KR20210055850A - 디스플레이 패널 - Google Patents

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KR20210055850A
KR20210055850A KR1020190141895A KR20190141895A KR20210055850A KR 20210055850 A KR20210055850 A KR 20210055850A KR 1020190141895 A KR1020190141895 A KR 1020190141895A KR 20190141895 A KR20190141895 A KR 20190141895A KR 20210055850 A KR20210055850 A KR 20210055850A
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synchronization
subpixel
disposed
display area
pixel electrode
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KR1020190141895A
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이상훈
김태우
강기녕
양태훈
조승환
최종현
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삼성디스플레이 주식회사
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Abstract

본 발명은 제품의 신뢰성이 향상된 디스플레이 패널을 위하여, 개구영역, 상기 개구영역을 둘러싸는 동기화 표시영역 및 상기 동기화 표시영역의 외곽에 배치된 표시영역을 포함하는, 기판; 상기 기판 상에 배치된, 복수의 신호라인들; 상기 표시영역 상에 배치된 제1 화소전극 및 상기 제1 화소전극 상에 배치된 제1 중간층을 포함하고, 제1 파장의 빛을 방출하는, 제1 부화소; 상기 동기화 표시영역 상에 배치된 제1 동기화 화소전극 및 상기 제1 동기화 화소전극 상에 배치된 제1 동기화 중간층을 포함하고, 상기 제1 부화소와 동일한 상기 제1 파장의 빛을 방출하는, 제1 동기화 부화소; 및 상기 제1 화소전극과 상기 제1 동기화 화소전극을 연결하는, 제1 도전층;을 구비하는, 디스플레이 패널을 제공한다.

Description

디스플레이 패널{Display panel}
본 발명은 디스플레이 패널에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 디스플레이 패널에 관한 것이다.
최근에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 점점 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 디스플레이 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
디스플레이 장치에 접목 또는 연계할 수 있는 기능을 증가하는 방법으로, 본 발명의 실시예는, 표시영역의 내측에 카메라, 센서 등이 배치될 수 있는 영역들을 구비한 디스플레이 패널을 제공할 수 있다.
본 발명의 일 관점에 따르면, 개구영역, 상기 개구영역을 둘러싸는 동기화 표시영역 및 상기 동기화 표시영역의 외곽에 배치된 표시영역을 포함하는, 기판; 상기 기판 상에 배치된, 복수의 신호라인들; 상기 표시영역 상에 배치된 제1 화소전극 및 상기 제1 화소전극 상에 배치된 제1 중간층을 포함하고, 제1 파장의 빛을 방출하는, 제1 부화소; 상기 동기화 표시영역 상에 배치된 제1 동기화 화소전극 및 상기 제1 동기화 화소전극 상에 배치된 제1 동기화 중간층을 포함하고, 상기 제1 부화소와 동일한 상기 제1 파장의 빛을 방출하는, 제1 동기화 부화소; 및 상기 제1 화소전극과 상기 제1 동기화 화소전극을 연결하는, 제1 도전층;을 구비하는, 디스플레이 패널이 제공된다.
본 실시예에 있어서, 상기 표시영역 상에 배치된 제2 화소전극 및 상기 제2 화소전극 상에 배치된 제2 중간층을 포함하고, 제2 파장의 빛을 방출하는, 제2 부화소; 상기 동기화 표시영역 상에 배치된 제2 동기화 화소전극 및 상기 제2 동기화 화소전극 상에 배치된 제2 동기화 중간층을 포함하고, 상기 제2 부화소와 동일한 상기 제2 파장의 빛을 방출하는, 제2 동기화 부화소; 및 상기 제2 화소전극과 상기 제2 동기화 화소전극을 연결하는, 제2 도전층;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 표시영역 상에 배치된 제3 화소전극 및 상기 제3 화소전극 상에 배치된 제3 중간층을 포함하고, 제3 파장의 빛을 방출하는, 제3 부화소; 상기 동기화 표시영역 상에 배치된 제3 동기화 화소전극 및 상기 제3 동기화 화소전극 상에 배치된 제3 동기화 중간층을 포함하고, 상기 제3 부화소와 동일한 상기 제3 파장의 빛을 방출하는, 제3 동기화 부화소; 및 상기 제3 화소전극과 상기 제3 동기화 화소전극을 연결하는, 제3 도전층;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 화소전극과 상기 제1 도전층은 동일 물질을 포함하고, 상기 제2 화소전극과 상기 제2 도전층은 동일 물질을 포함하며, 상기 제3 화소전극과 상기 제3 도전층은 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소는 상기 동기화 표시영역을 둘러싸도록 상기 표시영역 상에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 복수의 신호라인들과 적어도 일부 중첩하며, 상기 기판 상에 배치될 수 있다.
본 실시예에 있어서, 상기 기판 상에 배치되며, 제1 컨택홀, 제2 컨택홀 및 제3 컨택홀을 갖는, 평탄화층을 더 포함하고, 상기 제1 부화소는 상기 제1 컨택홀을 통해 상기 제1 화소전극과 전기적으로 연결되는, 제1 화소회로를 더 포함하고, 상기 제2 부화소는 상기 제2 컨택홀을 통해 상기 제2 화소전극과 전기적으로 연결되는, 제2 화소회로를 더 포함하며, 상기 제3 부화소는 상기 제3 컨택홀을 통해 상기 제3 화소전극과 전기적으로 연결되는, 제3 화소회로를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 화소회로, 상기 제2 화소회로 및 상기 제3 화소회로 각각은, 반도체층, 상기 반도체층과 절연된 게이트전극 및 상기 게이트전극과 절연된 소스전극과 드레인전극을 포함하는, 박막트랜지스터; 및 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터;를 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 신호라인들은, 제1 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제1 신호라인들을 포함하고, 상기 제1 신호라인들은 상기 게이트전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 신호라인들은, 상기 제1 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제2 신호라인들을 포함하고, 상기 제2 신호라인들은 상기 상부전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 신호라인들은, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제3 신호라인들을 포함하고, 상기 제3 신호라인들 중 이웃한 제3 신호라인들은 서로 다른 층에 배치될 수 있다.
본 실시예에 있어서, 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치되는, 격벽을 더 포함할 수 있다.
본 실시예에 있어서, 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치되는, 적어도 하나의 그루브를 더 포함하고, 상기 적어도 하나의 그루브는 상기 격벽을 기준으로 상기 표시영역과 인접하여 배치된, 제1 그루브; 및 상기 개구영역과 인접하여 배치된, 제2 그루브;를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소 상에 배치되며, 적어도 하나 이상의 무기봉지층 및 적어도 하나 이상의 유기봉지층을 포함하는 박막봉지층을 더 포함하고, 상기 적어도 하나 이상의 유기봉지층은 상기 동기화 표시영역으로 연장되어, 상기 제1 그루브를 덮을 수 있다.
본 발명의 다른 관점에 따르면, 개구영역, 상기 개구영역을 둘러싸는 동기화 표시영역 및 상기 동기화 표시영역의 외곽에 배치된 표시영역을 포함하는, 기판; 상기 기판 상에 배치된, 복수의 신호라인들; 상기 표시영역 상에 배치된 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치되되, 적어도 일부가 상기 동기화 표시영역으로 연장되는 대향전극을 포함하는, 부화소; 상기 동기화 표시영역 상에 배치된 동기화 화소전극, 상기 동기화 화소전극 상에 배치된 동기화 중간층 및 상기 동기화 중간층 상에 배치된 상기 대향전극을 포함하고, 상기 부화소와 동일한 파장의 빛을 방출하는, 동기화 부화소; 및 상기 화소전극과 상기 동기화 화소전극을 연결하는, 도전층;을 구비하는, 디스플레이 패널이 제공된다.
본 실시예에 따르면, 상기 부화소는 제1 부화소, 제2 부화소 및 제3 부화소를 포함하고, 상기 동기화 부화소는 제1 동기화 부화소, 제2 동기화 부화소 및 제3 동기화 부화소를 포함하며, 상기 제1 부화소와 상기 제1 동기화 부화소는 제1 파장의 빛을 방출하고, 상기 제2 부화소와 상기 제2 동기화 부화소는 제2 파장의 빛을 방출하며, 상기 제3 부화소와 상기 제3 동기화 부화소는 제3 파장의 빛을 방출할 수 있다.
본 실시예에 따르면, 상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소는 상기 동기화 표시영역을 둘러싸도록 상기 표시영역 상에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 복수의 신호라인들과 적어도 일부 중첩하며, 상기 기판 상에 배치될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 카메라나 센서 등과 같은 전자요소가 배치되는 영역과 표시영역 사이에 동기화 부화소를 배치함으로써, 데드 스페이스를 줄일 수 있고 동시에 제품의 신뢰성이 향상된 디스플레이 패널을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 나타낸 평면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 디스플레이 패널 중 어느 한 부화소를 나타낸 등가회로도들이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 패널의 어느 한 부화소를 나타낸 평면도이다.
도 7은 도 3의 AA 영역에 대응될 수 있는 일 실시예를 나타낸 확대 평면도이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 디스플레이 패널을 간략하게 나타낸 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 패널에서 복수의 화소들과 복수의 부화소들이 연결된 모습을 도시한 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 패널에서 복수의 화소들과 복수의 부화소들이 연결된 모습을 도시한 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 패널의 어느 한 부화소를 나타낸 평면도이다.
도 12는 본 발명의 일 실시예로서 개구영역 주변을 우회하는 복수의 신호라인들 중 일부를 나타낸 평면도이다.
도 13은 도 12의 VI-VI' 선에 따른 단면도이다.
도 14는 도 12의 VII-VII' 선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 비표시영역(NDA)을 포함할 수 있다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 부화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
디스플레이 장치(1)는 개구영역(OA)을 포함할 수 있다. 개구영역(OA)은 동기화 표시영역(SDA)에 의해 적어도 부분적으로 둘러싸일 수 있고, 동기화 표시영역(SDA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있다. 일 실시예로서 도 1은 개구영역(OA)이 동기화 표시영역(SDA)에 의해 전체적으로 둘러싸이고, 동기화 표시영역(SDA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 나타낸다.
개구영역(OA)은 후술할 도 2에 도시된 바와 같이 전자요소가 배치되는 위치일 수 있다. 개구영역(OA)은 전자요소로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)으로 이해될 수 있다. 본 발명의 일 실시예로, 개구영역(OA)을 통해 빛이 투과하는 경우, 광 투과율은 약 50% 이상, 보다 바람직하게 70% 이상이거나, 75% 이상이거나 80% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 개구영역(OA)이 사각형인 표시영역(DA)의 일측(우상측)에 배치된 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있으며, 개구영역(OA)의 위치도 다양하게 변경될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10), 디스플레이 패널(10) 상에 배치되는 입력감지층(40) 및 광학기능층(50)을 포함할 수 있으며, 이들은 윈도우(60)로 커버될 수 있다. 윈도우(60)는 광학 투명 점착제(OCA)와 같은 점착층을 통해 그 아래의 구성요소, 예를 들어 광학기능층(50)과 결합될 수 있다. 디스플레이 장치(1)는 휴대폰, 태블릿 PC, 노트북, 스마트 워치와 같은 다양한 전자 기기에 구비될 수 있다.
디스플레이 패널(10)은 표시영역(DA)에 배치되는 복수의 다이오드들을 포함할 수 있다. 입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(40)은 감지전극 및 감지전극과 연결된 트레이스 라인들을 포함할 수 있다. 입력감지층(40)은 디스플레이 패널(10) 상에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 디스플레이 패널(10) 상에 직접 배치될 수 있다. 또는, 입력감지층(40)은 광학 투명 점착제(OCA)와 같은 점착층을 통해 디스플레이 패널(10)과 결합될 수 있다. 일 실시예로, 도 2에 도시된 바와 같이, 입력감지층(40)은 디스플레이 패널(10) 바로 위에 배치될 수 있으며, 이 경우 점착층은 입력감지층(40)과 디스플레이 패널(10) 사이에 개재되지 않을 수 있다.
광학기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(60)를 통해 외부에서 디스플레이 패널(10)을 향해 입사하는 빛(외광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)와 같은 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들의 구조물을 포함할 수 있다. 컬러필터들은 디스플레이 패널(10)의 부화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외광 반사율이 감소될 수 있다.
광학기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 디스플레이 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
디스플레이 패널(10), 입력감지층(40) 및/또는 광학기능층(50)은 개구영역(OA)에 대응하는 개구를 포함할 수 있다. 이와 관련하여, 도 2에는 디스플레이 패널(10), 입력감지층(40) 및 광학기능층(50)이 각각 제1 내지 제3 개구(10H, 40H, 50H)를 포함하며, 제1 내지 제3 개구(10H, 40H, 50H)들이 서로 중첩되는 구조를 도시한다.
다른 실시예로, 디스플레이 패널(10), 입력감지층(40), 또는 광학기능층(50) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 디스플레이 패널(10), 입력감지층(40) 및 광학기능층(50) 중 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다. 또는, 디스플레이 패널(10), 입력감지층(40) 및 광학기능층(50)은, 개구를 포함하지 않을 수도 있다.
윈도우(60)와 광학기능층(50) 사이의 점착층이 광학 투명 점착제(OCA)를 포함하는 경우, 점착층은 개구영역(OA)에 대응하는 홀을 구비하지 않을 수 있다.
컴포넌트(20)는 개구영역(OA)에 배치될 수 있다. 컴포넌트(20)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 개구영역(OA)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛이 투과할 수 있는 투과영역(transmission area)일 수 있다.
다른 실시예에서, 디스플레이 장치(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(20)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘과 같은 부재일 수 있다. 디스플레이 장치(1)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(20)가 윈도우(60)를 관통하여 외부로 노출될 수 있으며, 윈도우(60)는 개구영역(OA)에 대응하는 개구를 포함할 수 있다.
컴포넌트(20)는 전술한 바와 같이 디스플레이 장치(1)에 소정의 기능을 부가할 수 있는 구성요소(들)를 포함하거나, 디스플레이 패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 디스플레이 패널(10)은 표시영역(DA)에 배치된 복수의 부화소들을 포함할 수 있다. 부화소들은 각각 유기발광다이오드와 같은 표시요소를 포함할 수 있다. 각 부화소는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 부화소라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소로 이해할 수 있다.
개구영역(OA)은 표시영역(DA)의 내측에 배치될 수 있으며, 개구영역(OA) 주변에는 복수의 부화소들이 배치될 수 있다. 복수의 부화소들은 개구영역(OA)을 둘러싸도록 표시영역(DA) 상에 배치될 수 있으며, 개구영역(OA)과 표시영역(DA) 사이에는 동기화 부화소들이 배치되는 동기화 표시영역(SDA)이 위치할 수 있다.
각 부화소는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결된다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔라인(SL)을 통해 각 부화소(Pb, Pg, Pr)에 스캔신호를 제공할 수 있다. 제1 스캔 구동회로(110)는 발광제어라인(EL)을 통해 각 부화소(Pb, Pg, Pr)에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 부화소(Pb, Pg, Pr) 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(120)는 생략될 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(110, 120)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원(ELVDD, ELVSS, 후술할 도 5 참조)을 제공할 수 있다. 제1 전원(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압라인(PL)을 통해 각 부화소에 제공되고, 제2 전원(ELVSS)은 제2 전원공급배선(170)과 연결된 부화소의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 부화소(Pb, Pg, Pr)에 제공될 수 있다. 도 3은 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 제1 방향(x방향)을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 디스플레이 패널 중 어느 한 부화소를 나타낸 등가회로도들이다.
도 4를 참조하면, 각 부화소(Pb, Pg, Pr)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스위칭 박막트랜지스터(Ts)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(Td)로 전달할 수 있다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1 전원전압의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(Td)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 4에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 5에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다. 도 5에서는 1개의 스토리지 커패시터를 포함한 것으로 도시하였으나, 화소회로(PC)는 2개 이상의 스토리지 커패시터를 포함할 수도 있다.
도 5를 참조하면, 각 부화소는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
도 5에서는 부화소가 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호라인(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
신호라인은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화 전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 할 수 있다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
도 5에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 상부전극(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 패널의 어느 한 부화소를 나타낸 평면도이다.
도 6을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치될 수 있다.
반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다. 본 실시예에서, 반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로,　디스플레이 장치에서 박막 트랜지스터의　반도체층으로 이용될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 다른 실시예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6) 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7) 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔라인(SL), 이전 스캔라인(SL-1), 발광제어라인(EL) 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔라인(SL)은 제1 방향(x방향)을 따라 연장될 수 있다. 스캔라인(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔라인(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔라인(SL-1)은 제1 방향(x방향)을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔라인(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
발광제어라인(EL)은 제1 방향(x방향)을 따라 연장된다. 발광제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔라인(SL), 이전 스캔라인(SL-1), 발광제어라인(EL) 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1 방향(x방향)을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(Cst1)이 되고, 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 상부전극(Cst2)이 될 수 있다.
스토리지 커패시터(Cst)의 상부전극(Cst2)은 구동전압라인(PL)과 전기적으로 연결될 수 있다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제1 방향(x방향)과 교차하는 제2 방향(y방향)을 따라 연장될 수 있고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제1 방향(x방향)을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173) 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL)은 제2 방향(y방향)으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2 방향(y방향)으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속될 수 있다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다.
초기화전압라인(VL)은 제1 방향(x방향)으로 연장될 수 있다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압라인(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압라인(VL)은 유기발광다이오드(OLED)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 6에서는 초기화전압라인(VL)이 화소전극(210)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VL)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
도 7은 도 3의 AA 영역에 대응될 수 있는 일 실시예를 나타낸 확대 평면도이다.
도 7을 참조하면, 기판(100)은 개구영역(OA), 개구영역(OA)을 둘러싸는 동기화 표시영역(SDA) 및 동기화 표시영역(SDA)의 외곽에 배치된 표시영역(DA)을 구비할 수 있다. 일 실시예로, 표시영역(DA)의 외곽에 배치된 비표시영역(NDA)을 더 구비할 수 있다.
표시영역(DA) 상에는 복수의 부화소들이 배치될 수 있다. 표시영역(DA) 상에 배치된 복수의 부화소들은 동기화 표시영역(SDA)을 둘러싸도록 배치될 수 있다. 일 실시예로, 표시영역(DA) 상에는 동기화 표시영역(SDA)을 둘러싸도록 제1 부화소(Pg), 제2 부화소(Pb) 및 제3 부화소(Pr)가 배치될 수 있다. 동기화 표시영역(SDA) 상에는 복수의 동기화 부화소들이 배치될 수 있다. 동기화 표시영역(SDA) 상에 배치된 복수의 동기화 부화소들은 개구영역(OA)을 둘러싸도록 배치될 수 있다. 일 실시예로, 동기화 표시영역(SDA) 상에는 개구영역(OA)을 둘러싸도록 제1 동기화 부화소(Psg), 제2 동기화 부화소(Psb) 및 제3 동기화 부화소(Psr)가 배치될 수 있다.
제1 부화소(Pg)는 제1 파장의 빛을 방출할 수 있고, 제1 동기화 부화소(Psg)는 제1 부화소(Pg)와 제1 도전층(212a)에 의해 연결되어, 제1 부화소(Pg)와 동일한 제1 파장의 빛을 방출할 수 있다. 제2 부화소(Pb)는 제2 파장의 빛을 방출할 수 있고, 제2 동기화 부화소(Psb)는 제2 부화소(Pb)와 제2 도전층(212b)에 의해 연결되어, 제2 부화소(Pb)와 동일한 제2 파장의 빛을 방출할 수 있다. 제3 부화소(Pr)는 제3 파장의 빛을 방출할 수 있고, 제3 동기화 부화소(Psr)는 제3 부화소(Pr)와 제3 도전층(212c)에 의해 연결되어, 제3 부화소(Pr)와 동일한 제3 파장의 빛을 방출할 수 있다. 예컨대, 제1 파장의 빛은 녹색일 수 있고, 제2 파장의 빛은 청색일 수 있으며, 제3 파장의 빛은 적색일 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 디스플레이 패널을 간략하게 나타낸 단면도들이다. 보다 구체적으로는, 도 8a는 도 7의 III-III' 선을 따라 취한 단면을 개략적으로 도시한 단면도이며, 도 8b는 도 7의 IV-IV' 선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 8c는 도 7의 V-V' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 8a를 참조하면, 기판(100) 상에는 버퍼층(101)이 배치될 수 있다. 기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다. 버퍼층(101)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(101) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 버퍼층(101)은 표시영역(DA)과 동기화 표시영역(SDA)에 걸쳐 배치될 수 있다.
기판(100) 상에는 표시영역(DA)과 대응하여 제1 화소회로(PC1) 및 제1 화소회로(PC1)와 전기적으로 연결된 제1 유기발광다이오드(OLED1)가 배치될 수 있다. 제1 화소회로(PC1)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 도 8a의 박막트랜지스터(TFT)는 예컨대, 구동 박막트랜지스터(T1)에 해당할 수 있다.
박막트랜지스터(TFT)는 반도체층(134), 게이트전극(136), 소스전극(137) 및 드레인전극(138)을 포함할 수 있다. 반도체층(134)은 게이트전극(136)과 중첩하는 채널영역(131), 채널영역(131)의 양측에 배치되되, 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132) 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 소스전극(137)과 드레인전극(138)과 전기적으로 연결될 수 있다.
반도체층(134)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 반도체층(134)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 반도체층(134)은 ITZO(InSnZnO), IGZO(InGaZnO) 등 일 수 있다. 반도체층(134)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
게이트전극(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 게이트전극(136)은 게이트전극(136)에 전기적 신호를 인가하는 게이트라인과 연결될 수 있다. 일 실시예로, 게이트전극(136)은 후술할 제1 신호라인들(SGL1, 도 12)과 동일한 물질을 포함할 수 있다.
반도체층(134)과 게이트전극(136) 사이에는 게이트절연층(103)이 배치되어, 반도체층(134)과 게이트전극(136)이 절연될 수 있다. 게이트절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 게이트절연층(103)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
스토리지 커패시터(Cst)는 하부전극(144) 및 하부전극(144) 상에 배치된 상부전극(146)을 포함할 수 있다. 스토리지 커패시터(Cst)의 하부전극(144) 및 상부전극(146)은 서로 중첩하며 배치될 수 있다. 일 실시예로, 상부전극(146)은 후술할 제2 신호라인들(SGL2, 도 12)과 동일한 물질을 포함할 수 있다.
하부전극(144)과 상부전극(146) 사이에는 제1 층간절연층(105)이 배치될 수 있다. 제1 층간절연층(105)은 소정의 유전율을 갖는 층으로서, 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다.
도 8a에서는 스토리지 커패시터(Cst)가 박막트랜지스터(TFT)와 중첩하며, 하부전극(144)이 박막트랜지스터(TFT)의 게이트전극(136)과 일체(一體)인 경우를 도시하고 있지만, 다른 실시예로, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있으며, 하부전극(144)은 박막트랜지스터(TFT)의 게이트전극(136)과 별개의 독립된 구성요소일 수도 있다.
제2 층간절연층(107)은 스토리지 커패시터(Cst)의 상부전극(146) 상에 배치될 수 있다. 제2 층간절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2) 등을 포함할 수 있으며, 단층 또는 다층일 수 있다.
제2 층간절연층(107) 상에는 소스전극(137)과 드레인전극(138)이 배치될 수 있다. 소스전극(137) 및 드레인전극(138)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 소스전극(137)과 드레인전극(138)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(137)과 드레인전극(138) 상에는 제1 평탄화층(111) 및 제2 평탄화층(113)을 포함하는 평탄화층이 배치될 수 있다. 평탄화층은 제1 컨택홀(CNT1)을 가질 수 있어, 제1 컨택홀(CNT1)을 통해 후술할 제1 화소전극(210a)과 제1 화소회로(PC1)가 전기적으로 연결될 수 있다.
제1 평탄화층(111) 및 제2 평탄화층(113)은 제1 화소회로(PC1)의 상면을 평탄화하게 하여, 제1 유기발광다이오드(OLED1)가 위치할 면을 평탄화하게 할 수 있다. 제1 평탄화층(111) 및 제2 평탄화층(113)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA) 나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 제1 평탄화층(111) 및 제2 평탄화층(113)은 무기물질을 포함할 수 있다. 이러한, 제1 평탄화층(111) 및 제2 평탄화층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 제1 평탄화층(111) 및 제2 평탄화층(113)이 무기물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 제1 평탄화층(111) 및 제2 평탄화층(113)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
기판(100)의 표시영역(DA)에 있어서, 제2 평탄화층(113) 상에는 제1 화소전극(210a), 제1 중간층(220a) 및 제1 중간층(220a)을 사이에 두고 제1 화소전극(210a)과 대향하여 배치된 대향전극(230)을 포함하는 제1 유기발광다이오드(OLED1)가 위치할 수 있다.
제2 평탄화층(113) 상에는 제1 화소전극(210a)이 배치될 수 있다. 제1 화소전극(210a)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 제1 화소전극(210a)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 제1 화소전극(210a)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제1 화소전극(210a)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제1 부화소(Pg)의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(180)은 제1 화소전극(210a)의 가장자리와 제1 화소전극(210a) 상부의 대향전극(230) 사이의 거리를 증가시킴으로써 제1 화소전극(210a)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(180) 상에는 스페이서(190)가 배치될 수 있다. 스페이서(190)는 마스크를 사용하는 제조공정에서 마스크의 처짐에 의해 유기발광다이오드(OLED)가 손상되는 것을 방지할 수 있다. 스페이서(190)는 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다.
화소정의막(180)에 의해 노출된 제1 화소전극(210a) 상에는 제1 중간층(220a)이 배치될 수 있다. 제1 중간층(220a)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다. 예컨대, 제1 중간층(220a)에 포함된 발광층은 녹색의 빛을 방출하는 물질을 포함할 수 있다.
발광층이 저분자 물질을 포함할 경우, 제1 중간층(220a)은 홀 주입층(HIL; hole injection layer), 홀 수송층(HTL; hole transport layer), 발광층(EML, Emission Layer), 전자 수송층(ETL; electron transport layer), 전자 주입층(EIL; electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층이 고분자 물질을 포함할 경우에는 제1 중간층(220a)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
제1 화소전극(210a)은 복수 개 구비될 수 있는데, 제1 중간층(220a)은 복수의 제1 화소전극(210a) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 제1 중간층(220a)은 복수의 제1 화소전극(210a)에 걸쳐서 일체(一體)인 층을 포함할 수 있는 등 다양한 변형이 가능하다. 일 실시예로, 제1 중간층(220a)은 복수의 제1 화소전극(210a) 각각에 대응하여 배치되며, 제1 중간층(220a)을 제외한 기능층(들)은 복수의 제1 화소전극(210a)에 걸쳐서 일체로 형성될 수 있다.
제1 중간층(220a) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 제1 중간층(220a) 상에 배치되되, 제1 중간층(220a)의 전부 덮는 형태로 배치될 수 있다. 대향전극(230)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)의 전면에 배치될 수 있다. 즉, 대향전극(230)은 복수의 화소들을 커버하도록 일체(一體)로 형성될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
제1 화소전극(210a)이 반사전극, 대향전극(230)이 투광성 전극으로 구비되는 경우, 제1 중간층(220a)에서 방출되는 광은 대향전극(230) 측으로 방출되어, 디스플레이 장치(1)는 전면(全面) 발광형이 될 수 있다. 다른 실시예로, 제1 화소전극(210a)이 투명 또는 반투명 전극으로 구성되고, 대향전극(230)이 반사 전극으로 구성되는 경우, 제1 중간층(220a)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치(1)는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며, 본 실시예의 디스플레이 장치(1)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
표시영역(DA) 상에 배치된 버퍼층(101), 게이트절연층(103), 제1 층간절연층(105), 제2 층간절연층(107), 제1 평탄화층(111) 및 제2 평탄화층(113)은 각각 동기화 표시영역(SDA) 측으로 연장되어 배치될 수 있다.
동기화 표시영역(SDA) 상에는 후술할 복수의 신호라인들(도 12)이 배치될 수 있다. 이에 대해서는 도 12에서 상세히 설명하기로 한다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 제1 동기화 화소전극(211a), 제1 동기화 중간층(221a) 및 제1 동기화 중간층(221a)을 사이에 두고 제1 동기화 화소전극(211a)과 대향하여 배치된 대향전극(230)을 포함하는 제1 동기화 유기발광다이오드(OLED1')가 위치할 수 있다.
표시영역(DA) 상에 배치된 제1 화소전극(210a)과 동기화 표시영역(SDA) 상에 배치된 제1 동기화 화소전극(211a)은 제1 도전층(212a)에 의해 연결될 수 있다. 일 실시예로, 제1 화소전극(210a), 제1 동기화 화소전극(211a) 및 제1 도전층(212a)은 동일한 물질을 포함할 수 있다. 예컨대, 제1 동기화 화소전극(211a) 및 제1 도전층(212a)은 제1 화소전극(210a)이 동기화 표시영역(SDA) 상으로 연장된 부분일 수 있다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제1 동기화 화소전극(211a)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제1 동기화 부화소(Psg)의 발광영역을 정의하는 역할을 할 수 있다. 화소정의막(180) 상에는 스페이서(190)가 배치될 수 있다.
화소정의막(180)에 의해 노출된 제1 동기화 화소전극(211a) 상에는 제1 동기화 중간층(221a)이 배치될 수 있고, 제1 동기화 중간층(221a) 상에는 대향전극(230)이 배치될 수 있다. 제1 동기화 중간층(221a)은 발광층을 포함할 수 있으며, 제1 동기화 중간층(221a)에 포함된 발광층은 표시영역(DA)에 배치된 제1 중간층(220a)의 발광층과 동일한 물질을 포함할 수 있다. 예컨대, 표시영역(DA)에 배치된 제1 중간층(220a)과 동기화 표시영역(SDA)에 배치된 제1 동기화 중간층(221a)이 동일한 물질을 포함하는 발광층을 구비함으로써, 제1 부화소(Pg)와 제1 동기화 부화소(Psg)가 동일한 파장의 빛을 방출할 수 있다.
일 실시예로, 제1 부화소(Pg)는 제1 화소회로(PC1) 및 제1 화소회로(PC1)와 연결된 제1 유기발광다이오드(OLED1)를 포함함으로써, 제1 파장의 빛을 방출할 수 있다. 제1 동기화 부화소(Psg)의 제1 동기화 화소전극(211a)이 제1 부화소(Pg)의 제1 화소전극(210a)과 제1 도전층(212a)으로 연결됨으로써, 제1 동기화 부화소(Psg)가 제1 부화소(Pg)와 동시에 발광할 수 있고, 제1 동기화 부화소(Psg)의 제1 동기화 중간층(221a)이 제1 부화소(Pg)의 제1 중간층(220a)과 동일한 물질을 포함함으로써, 제1 동기화 부화소(Psg)는 제1 부화소(Pg)와 동일한 제2 파장의 빛을 방출할 수 있다.
대향전극(230) 상에는 박막봉지층(TFE)이 배치되어, 유기발광다이오드(OLED)를 외부의 습기 및 산소로부터 보호할 수 있다. 박막봉지층(TFE)은 적어도 하나 이상의 유기봉지층과 적어도 하나 이상의 무기봉지층을 구비할 수 있다. 박막봉지층(TFE)은 표시영역(DA) 전체를 커버하며, 동기화 표시영역(SDA) 측으로 연장되어 동기화 표시영역(SDA)의 일부를 커버하도록 배치될 수 있다.
박막봉지층(TFE)은 제1 무기봉지층(310), 제1 무기봉지층(310) 상에 배치되는 제2 무기봉지층(330) 및 제1 무기봉지층(310)과 제2 무기봉지층(330) 사이에 개재되는 유기봉지층(320)을 포함할 수 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기물을 포함할 수 있다. 제1 무기봉지층(310) 및 제2 무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 제1 무기봉지층(310) 및 제2 무기봉지층(330) 서로 동일 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
유기봉지층(320)은 모노머(monomer)계열의 물질 또는 폴리머(polymer)계열의 물질을 포함할 수 있다. 유기봉지층(320)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
도 8b를 참조하면, 기판(100) 상에는 표시영역(DA)과 대응하여 제2 화소회로(PC2) 및 제2 화소회로(PC2)와 전기적으로 연결된 제2 유기발광다이오드(OLED2)가 배치될 수 있다. 제2 화소회로(PC2)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
박막트랜지스터(TFT)는 반도체층(134), 게이트전극(136), 소스전극(137) 및 드레인전극(138)을 포함할 수 있다. 기판(100) 상에는 버퍼층(101)이 배치될 수 있고, 버퍼층(101) 상에는 게이트절연층(103)이 배치될 수 있다. 반도체층(134)과 게이트전극(136) 사이에는 제1 층간절연층(105)이 배치될 수 있고, 게이트전극(136)과 소스전극(137) 사이에는 제2 층간절연층(107)이 배치될 수 있다.
소스전극(137)과 드레인전극(138) 상에는 제1 평탄화층(111) 및 제2 평탄화층(113)을 포함하는 평탄화층이 배치될 수 있다. 평탄화층은 제2 컨택홀(CNT2)을 가질 수 있어, 제2 컨택홀(CNT2)을 통해 후술할 제2 화소전극(210b)과 제2 화소회로(PC2)가 전기적으로 연결될 수 있다.
기판(100)의 표시영역(DA)에 있어서, 제2 평탄화층(113) 상에는 제2 화소전극(210b), 제2 중간층(220b) 및 제2 중간층(220b)을 사이에 두고 제2 화소전극(210b)과 대향하여 배치된 대향전극(230)을 포함하는 제2 유기발광다이오드(OLED2)가 위치할 수 있다.
제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제2 화소전극(210b)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제2 부화소(Pb)의 발광영역을 정의하는 역할을 할 수 있다. 화소정의막(180)에 의해 노출된 제2 화소전극(210b) 상에는 제2 중간층(220b)이 배치될 수 있다. 제2 중간층(220b)은 발광층을 포함할 수 있다. 예컨대, 제2 중간층(220b)은 청색의 빛을 방출하는 물질을 포함할 수 있다. 제2 중간층(220b) 상에는 대향전극(230)이 배치될 수 있다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 제2 동기화 화소전극(211b), 제2 동기화 중간층(221b) 및 제2 동기화 중간층(221b)을 사이에 두고 제2 동기화 화소전극(211b)과 대향하여 배치된 대향전극(230)을 포함하는 제2 동기화 유기발광다이오드(OLED2')가 위치할 수 있다.
표시영역(DA) 상에 배치된 제2 화소전극(210b)과 동기화 표시영역(SDA) 상에 배치된 제2 동기화 화소전극(211b)은 제2 도전층(212b)에 의해 연결될 수 있다. 일 실시예로, 제2 화소전극(210b), 제2 동기화 화소전극(211b) 및 제2 도전층(212b)은 동일한 물질을 포함할 수 있다. 예컨대, 제2 동기화 화소전극(211b) 및 제2 도전층(212b)은 제2 화소전극(210b)이 동기화 표시영역(SDA) 상으로 연장된 부분일 수 있다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제2 동기화 화소전극(211b)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제2 동기화 부화소(Psb)의 발광영역을 정의하는 역할을 할 수 있다. 화소정의막(180) 상에는 스페이서(190)가 배치될 수 있다.
화소정의막(180)에 의해 노출된 제2 동기화 화소전극(211b) 상에는 제2 동기화 중간층(221b)이 배치될 수 있고, 제2 동기화 중간층(221b) 상에는 대향전극(230)이 배치될 수 있다. 제2 동기화 중간층(221b)은 발광층을 포함할 수 있으며, 제2 동기화 중간층(221b)에 포함된 발광층은 표시영역(DA)에 배치된 제2 중간층(220b)의 발광층과 동일한 물질을 포함할 수 있다. 예컨대, 표시영역(DA)에 배치된 제2 중간층(220b)과 동기화 표시영역(SDA)에 배치된 제2 동기화 중간층(221b)이 동일한 물질을 포함하는 발광층을 구비함으로써, 제2 부화소(Pb)와 제2 동기화 부화소(Psb)가 동일한 파장의 빛을 방출할 수 있다.
일 실시예로, 제2 부화소(Pb)는 제2 화소회로(PC2) 및 제2 화소회로(PC2)와 연결된 제2 유기발광다이오드(OLED2)를 포함함으로써, 제2 파장의 빛을 방출할 수 있다. 제2 동기화 부화소(Psb)의 제2 동기화 화소전극(211b)이 제2 부화소(Pb)의 제2 화소전극(210b)과 제2 도전층(212b)으로 연결됨으로써, 제2 동기화 부화소(Psb)와 제2 부화소(Pb)가 동시에 발광할 수 있고, 제2 동기화 부화소(Psb)의 제2 동기화 중간층(221b)이 제2 부화소(Pb)의 제2 중간층(220b)과 동일한 물질을 포함함으로써, 제2 동기화 부화소(Psb)는 제2 부화소(Pb)와 동일한 제2 파장의 빛을 방출할 수 있다.
도 8c를 참조하면, 기판(100) 상에는 표시영역(DA)과 대응하여 제3 화소회로(PC3) 및 제3 화소회로(PC3)와 전기적으로 연결된 제3 유기발광다이오드(OLED3)가 배치될 수 있다. 제3 화소회로(PC3)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
박막트랜지스터(TFT)는 반도체층(134), 게이트전극(136), 소스전극(137) 및 드레인전극(138)을 포함할 수 있다. 기판(100) 상에는 버퍼층(101)이 배치될 수 있고, 버퍼층(101) 상에는 게이트절연층(103)이 배치될 수 있다. 반도체층(134)과 게이트전극(136) 사이에는 제1 층간절연층(105)이 배치될 수 있고, 게이트전극(136)과 소스전극(137) 사이에는 제2 층간절연층(107)이 배치될 수 있다.
소스전극(137)과 드레인전극(138) 상에는 제1 평탄화층(111) 및 제2 평탄화층(113)을 포함하는 평탄화층이 배치될 수 있다. 평탄화층은 제3 컨택홀(CNT3)을 가질 수 있어, 제3 컨택홀(CNT3)을 통해 후술할 제3 화소전극(210c)과 제3 화소회로(PC3)가 전기적으로 연결될 수 있다.
기판(100)의 표시영역(DA)에 있어서, 제2 평탄화층(113) 상에는 제3 화소전극(210c), 제3 중간층(220c) 및 제3 중간층(220c)을 사이에 두고 제3 화소전극(210c)과 대향하여 배치된 대향전극(230)을 포함하는 제3 유기발광다이오드(OLED3)가 위치할 수 있다.
제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제3 화소전극(210c)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제3 부화소(Pr)의 발광영역을 정의하는 역할을 할 수 있다. 화소정의막(180)에 의해 노출된 제3 화소전극(210c) 상에는 제3 중간층(220c)이 배치될 수 있다. 제3 중간층(220c)은 발광층을 포함할 수 있다. 예컨대, 제3 중간층(220c)은 적색의 빛을 방출하는 물질을 포함할 수 있다. 제3 중간층(220c) 상에는 대향전극(230)이 배치될 수 있다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 제3 동기화 화소전극(211c), 제3 동기화 중간층(221c) 및 제3 동기화 중간층(221c)을 사이에 두고 제3 동기화 화소전극(211c)과 대향하여 배치된 대향전극(230)을 포함하는 제3 동기화 유기발광다이오드(OLED3')가 위치할 수 있다.
표시영역(DA) 상에 배치된 제3 화소전극(210c)과 동기화 표시영역(SDA) 상에 배치된 제3 동기화 화소전극(211c)은 제3 도전층(212c)에 의해 연결될 수 있다. 일 실시예로, 제3 화소전극(210c), 제3 동기화 화소전극(211c) 및 제3 도전층(212c)은 동일한 물질을 포함할 수 있다. 예컨대, 제3 동기화 화소전극(211c) 및 제3 도전층(212c)은 제3 화소전극(210c)이 동기화 표시영역(SDA) 상으로 연장된 부분일 수 있다.
동기화 표시영역(SDA)의 제2 평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 제3 동기화 화소전극(211c)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 제3 동기화 부화소(Psr)의 발광영역을 정의하는 역할을 할 수 있다. 화소정의막(180) 상에는 스페이서(190)가 배치될 수 있다.
화소정의막(180)에 의해 노출된 제3 동기화 화소전극(211c) 상에는 제3 동기화 중간층(221c)이 배치될 수 있고, 제3 동기화 중간층(221c) 상에는 대향전극(230)이 배치될 수 있다. 제3 동기화 중간층(221c)은 발광층을 포함할 수 있으며, 제3 동기화 중간층(221c)에 포함된 발광층은 표시영역(DA)에 배치된 제3 중간층(220c)의 발광층과 동일한 물질을 포함할 수 있다. 예컨대, 표시영역(DA)에 배치된 제3 중간층(220c)과 제1 비표시영역(NDA1)에 배치된 제3 동기화 중간층(221c)이 동일한 물질을 포함하는 발광층을 구비함으로써, 제3 부화소(Pr)와 제3 동기화 부화소(Psr)가 동일한 파장의 빛을 방출할 수 있다.
일 실시예로, 제3 부화소(Pr)는 제3 화소회로(PC3) 및 제3 화소회로(PC3)와 연결된 제3 유기발광다이오드(OLED3)를 포함함으로써, 제3 파장의 빛을 방출할 수 있다. 제3 동기화 부화소(Psr)의 제3 동기화 화소전극(211c)이 제3 부화소(Pr)의 제3 화소전극(210c)과 제3 도전층(212c)으로 연결됨으로써, 제3 동기화 부화소(Psr)와 제3 부화소(Pr)가 동시에 발광할 수 있고, 제3 동기화 부화소(Psr)의 제3 동기화 중간층(221c)이 제3 부화소(Pr)의 제3 중간층(220c)과 동일한 물질을 포함함으로써, 제3 동기화 부화소(Psr)는 제3 부화소(Pr)와 동일한 제3 파장의 빛을 방출할 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 패널에서 복수의 화소들과 복수의 부화소들이 연결된 모습을 도시한 평면도이다.
도 9를 참조하면, 표시영역(DA)과 개구영역(OA) 사이에 배치된 제1 동기화 부화소(Psg), 제2 동기화 부화소(Psb) 및 제3 동기화 부화소(Psr)가 각각 복수 개 배치될 수 있다.
복수 개의 제1 동기화 부화소(Psg)들은 각각 제1 도전층(212a)에 의해 연결될 수 있으며, 동기화 표시영역(SDA)의 가장 외측에 배치된 제1 동기화 부화소(Psg)는 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에 배치된 제1 부화소(Pg)와 제1 도전층(212a)에 의해 연결될 수 있다.
도 9에는 펜타일 구조에서 제1 비표시영역(NDA1)과 가장 인접한 제1 부화소(Pg)만이 제1 도전층(212a)에 의해 동기화 표시영역(SDA) 상에 배치된 제1 동기화 부화소(Psg)들과 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 동기화 표시영역(SDA)과 가장 가까운 제1 부화소(Pg)와 제1 방향(x방향) 또는 제2 방향(y방향)으로 인접한 부화소도 도전층에 의해 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들과 연결될 수 있다.
복수 개의 제2 동기화 부화소(Psb)들은 제2 도전층(212b)에 의해 연결될 수 있으며, 동기화 표시영역(SDA)의 가장 외측에 배치된 제2 동기화 부화소(Psb)는 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에 배치된 제2 부화소(Pb)와 제2 도전층(212b)에 의해 연결될 수 있다.
복수 개의 제3 동기화 부화소(Psr)들은 각각 제3 도전층(212c)에 의해 연결될 수 있으며, 동기화 표시영역(SDA)의 가장 외측에 배치된 제3 동기화 부화소(Psr)는 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에 배치된 제3 부화소(Pr)와 제3 도전층(212c)에 의해 연결될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 패널에서 복수의 화소들과 복수의 부화소들이 연결된 모습을 도시한 평면도이다.
도 10을 참조하면, 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들의 면적을 표시영역(DA)에 배치된 부화소들의 면적보다 크게 함으로써, 표시영역(DA)에 배치된 부화소들과 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들의 이미지 왜곡을 최소화 할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 디스플레이 패널의 어느 한 부화소를 나타낸 평면도이다.
도 11을 참조하면, 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에 배치된 박막트랜지스터의 전류 분배를 조절함으로써, 표시영역(DA)에 배치된 부화소들과 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들의 휘도 편차를 최소화할 수 있다. 보다 구체적으로는, 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에 배치된 구동 박막트랜지스터(T1)의 채널의 두께를 표시영역(DA) 상에 배치된 구동 박막트랜지스터(T1)의 채널의 두께보다 크게 증가시킴으로써, 표시영역(DA)에 배치된 부화소들과 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들 간의 휘도 편차를 최소화할 수 있다.
또한, 도시되지는 않았지만, 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA)을 제외한 표시영역(DA) 상에는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 화소회로(PC)를 배치하되, 동기화 표시영역(SDA)과 가장 인접한 표시영역(DA) 상에는 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 화소회로(PC)를 배치함으로써, 표시영역(DA)에 배치된 부화소들과 동기화 표시영역(SDA) 상에 배치된 동기화 부화소들 간의 휘도 편차를 최소화할 수 있고, 동기화 부화소들이 배치될 수 있는 공간을 확보할 수 있다.
도 12는 본 발명의 일 실시예로서 개구영역 주변을 우회하는 복수의 신호라인들 중 일부를 나타낸 평면도이고, 도 13은 도 12의 VI-VI' 선에 따른 단면도이며, 도 14는 도 12의 VII-VII' 선에 따른 단면도이다.
도 12를 참조하면, 기판(100) 상에는 복수의 신호라인이 배치될 수 있으며, 제1 동기화 부화소(Psg), 제2 동기화 부화소(Psb) 및 제3 동기화 부화소(Psr)는 기판(100) 상에 배치된 복수의 신호라인과 적어도 일부 중첩할 수 있다.
복수의 신호라인들 중 제1 신호라인(SGL1)들은 제1 방향(x방향)을 따라 연장되되, 개구영역(OA)의 가장자리를 따라 우회하는 우회부분을 가질 수 있다. 일 실시예로, 제1 신호라인(SGL1)들은 발광제어라인(EL1, EL2)들 일 수 있으며, 발광제어라인(EL1, EL2)들은 제1 방향(x방향)을 따라 연장된 연장부분(EL1-SP, EL2-SP)과 개구영역(OA)의 가장자리를 따라 우회하는 우회부분(EL1-CP, EL2-CP)을 포함할 수 있다.
복수의 신호라인들 중 제2 신호라인(SGL2)들은 제1 방향(x방향)을 따라 연장되되, 개구영역(OA)의 가장자리를 따라 우회하는 우회부분을 가질 수 있다. 일 실시예로, 제2 신호라인(SGL2)들은 스캔라인(SL1, SL2)들 일 수 있으며, 스캔라인(SL1, SL2)들은 제1 방향(x방향)을 따라 연장된 연장부분(SL1-SP, SL2-SP)과 개구영역(OA)의 가장자리를 따라 우회하는 우회부분(SL1-CP, SL2-CP)을 포함할 수 있다.
복수의 신호라인들 중 제3 신호라인(SGL2)들은 제1 방향(x방향)과 교차하는 제2 방향(y방향)을 따라 연장되되, 개구영역(OA)의 가장자리를 따라 우회하는 우회부분을 가질 수 있다. 일 실시예로, 제3 신호라인(SGL3)들은 데이터라인(DL1, DL2, DL3, DL4)들 일 수 있으며, 데이터라인(DL1, DL2, DL3, DL4)들은 제2 방향(y방향)을 따라 연장된 연장부분(DL1-SP, DL2-SP, DL3-SP, DL4-SP)과 개구영역(OA)의 가장자리를 따라 우회하는 우회부분(DL1-CP, DL2-CP, DL3-CP, DL4-CP)을 포함할 수 있다.
도 13을 참조하면, 제1 발광제어라인(EL1)과 제2 발광제어라인(EL2)은 상호 이격되어 게이트절연층(103) 상에 배치될 수 있다. 일 실시예로, 제1 발광제어라인(EL1)과 제2 발광제어라인(EL2)은 전술한 게이트전극(136)과 동일한 물질을 포함할 수 있다. 제1 스캔라인(SL1)과 제2 스캔라인(SL2)은 상호 이격되어 제1 층간절연층(105) 상에 배치될 수 있다. 일 실시예로, 제1 스캔라인(SL1)과 제2 스캔라인(SL2)은 전술한 상부전극(146)과 동일한 물질을 포함할 수 있다.
제1 데이터라인(DL1)과 제3 데이터라인(DL3)은 상호 이격되어 제2 층간절연층(107) 상에 배치될 수 있고, 제2 데이터라인(DL2)과 제4 데이터라인(DL4)은 상호 이격되어 제1 평탄화층(111) 상에 배치될 수 있다. 일 실시예로, 이웃한 데이터라인들은 서로 다른 층에 배치되는 바, 커플링 발생에 따른 문제를 최소화할 수 있으며, 데이터라인들 간의 거리를 최소화하여 개구영역(OA) 주변의 데드 스페이스(Dead Space)를 최소화할 수 있다.
도 14를 참조하면, 개구영역(OA)을 둘러싸도록 동기화 표시영역(SDA) 상에 격벽(PW)이 배치될 수 있고, 개구영역(OA)을 둘러싸도록 동기화 표시영역(SDA) 상에 적어도 하나 이상의 그루브(G)가 배치될 수 있다. 동기화 표시영역(SDA) 상에 배치된 적어도 하나 이상의 그루브(G)는 격벽(PW)을 기준으로 표시영역(DA)과 인접하여 배치된 제1 그루브(G1) 및 개구영역(OA)과 인접하여 배치된 제2 그루브(G2)를 포함할 수 있다. 선택적 실시예로, 개구영역(OA)과 제2 그루브(G2) 사이에 배치되는 제3 그루브(G3)를 더 포함할 수 있다.
제1 그루브(G1), 제2 그루브(G2) 및 제3 그루브(G3)를 기판(100) 형성하는 과정에서 기판(100) 및 기판(100) 상에 배치된 버퍼층(101)의 일부가 제거될 수 있다. 따라서, 기판(100)의 하면에 추가로 버퍼층과 기판을 배치한 후, 제1 그루브(G1), 제2 그루브(G2) 및 제3 그루브(G3)를 형성할 수 있다.
표시영역(DA)에 배치된 제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)은 동기화 표시영역(SDA) 측으로 연장되어 배치될 수 있다. 일 실시예로, 유기봉지층(320)은 표시영역(DA)과 격벽(PW) 사이에 배치된 제1 그루브(G1)를 덮으며 배치되되, 격벽(PW) 상에는 배치되지 않을 수 있고, 제1 무기봉지층(310)과 제2 무기봉지층(330)은 격벽(PW) 상에서 접촉하고, 제2 그루브(G2) 및 제3 그루브(G3) 상에 배치될 수 있다.
대향전극(230)은 동기화 표시영역(SDA) 상 전반에 걸쳐 배치되되, 제1 그루브(G1), 제2 그루브(G2) 및 제3 그루브(G3)에 의해 단절될 수 있다. 제1 그루브(G1), 제2 그루브(G2) 및 제3 그루브(G3)를 이용하여 대향전극(230)을 단절함으로써, 투습과 디스플레이 장치 내부로 크랙이 전파되는 것을 방지할 수 있다.
도시되지는 않았으나, 대향전극(230)의 하부에는 홀 수송층, 홀 주입층, 전자 수송층 및 전자 주입층을 포함하는 기능층이 더 배치될 수 있고, 대향전극(230)의 상부에는 광추출 효율을 향상시키기 위한 캡핑층이 더 배치될 수 있다. 대향전극(230) 상하부에 배치된 기능층 및 캡핑층도 제1 그루브(G1), 제2 그루브(G2) 및 제3 그루브(G3)에 의해 단절될 수 있다.
본 발명의 일 실시예에 따르면, 카메라나 센서 등과 같은 전자요소가 배치되는 영역과 표시영역 사이에 동기화 부화소를 배치함으로써, 데드 스페이스를 줄일 수 있고 동시에 제품의 신뢰성이 향상된 디스플레이 패널을 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
10: 디스플레이 패널
101: 버퍼층
103: 게이트절연층
105: 제1 층간절연층
107: 제2 층간절연층
111: 제1 평탄화층
113: 제2 평탄화층
210a, 210b, 210c: 제1 화소전극, 제2 화소전극, 제3 화소전극
211a, 211b, 211c: 제1 동기화 화소전극, 제2 동기화 화소전극, 제3 동기화 화소전극
212a, 212b, 212c: 제1 도전층, 제2 도전층, 제3 도전층

Claims (20)

  1. 개구영역, 상기 개구영역을 둘러싸는 동기화 표시영역 및 상기 동기화 표시영역의 외곽에 배치된 표시영역을 포함하는, 기판;
    상기 기판 상에 배치된, 복수의 신호라인들;
    상기 표시영역 상에 배치된 제1 화소전극 및 상기 제1 화소전극 상에 배치된 제1 중간층을 포함하고, 제1 파장의 빛을 방출하는, 제1 부화소;
    상기 동기화 표시영역 상에 배치된 제1 동기화 화소전극 및 상기 제1 동기화 화소전극 상에 배치된 제1 동기화 중간층을 포함하고, 상기 제1 부화소와 동일한 상기 제1 파장의 빛을 방출하는, 제1 동기화 부화소; 및
    상기 제1 화소전극과 상기 제1 동기화 화소전극을 연결하는, 제1 도전층;
    를 구비하는, 디스플레이 패널.
  2. 제1항에 있어서,
    상기 표시영역 상에 배치된 제2 화소전극 및 상기 제2 화소전극 상에 배치된 제2 중간층을 포함하고, 제2 파장의 빛을 방출하는, 제2 부화소;
    상기 동기화 표시영역 상에 배치된 제2 동기화 화소전극 및 상기 제2 동기화 화소전극 상에 배치된 제2 동기화 중간층을 포함하고, 상기 제2 부화소와 동일한 상기 제2 파장의 빛을 방출하는, 제2 동기화 부화소; 및
    상기 제2 화소전극과 상기 제2 동기화 화소전극을 연결하는, 제2 도전층;
    을 더 포함하는, 디스플레이 패널.
  3. 제2항에 있어서,
    상기 표시영역 상에 배치된 제3 화소전극 및 상기 제3 화소전극 상에 배치된 제3 중간층을 포함하고, 제3 파장의 빛을 방출하는, 제3 부화소;
    상기 동기화 표시영역 상에 배치된 제3 동기화 화소전극 및 상기 제3 동기화 화소전극 상에 배치된 제3 동기화 중간층을 포함하고, 상기 제3 부화소와 동일한 상기 제3 파장의 빛을 방출하는, 제3 동기화 부화소; 및
    상기 제3 화소전극과 상기 제3 동기화 화소전극을 연결하는, 제3 도전층;
    을 더 포함하는, 디스플레이 패널.
  4. 제3항에 있어서,
    상기 제1 화소전극과 상기 제1 도전층은 동일 물질을 포함하고, 상기 제2 화소전극과 상기 제2 도전층은 동일 물질을 포함하며, 상기 제3 화소전극과 상기 제3 도전층은 동일 물질을 포함하는, 디스플레이 패널.
  5. 제3항에 있어서,
    상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치된, 디스플레이 패널.
  6. 제3항에 있어서,
    상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소는 상기 동기화 표시영역을 둘러싸도록 상기 표시영역 상에 배치된, 디스플레이 패널.
  7. 제3항에 있어서,
    상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 복수의 신호라인들과 적어도 일부 중첩하며, 상기 기판 상에 배치된, 디스플레이 패널.
  8. 제3항에 있어서,
    상기 기판 상에 배치되며, 제1 컨택홀, 제2 컨택홀 및 제3 컨택홀을 갖는, 평탄화층을 더 포함하고,
    상기 제1 부화소는 상기 제1 컨택홀을 통해 상기 제1 화소전극과 전기적으로 연결되는, 제1 화소회로를 더 포함하고, 상기 제2 부화소는 상기 제2 컨택홀을 통해 상기 제2 화소전극과 전기적으로 연결되는, 제2 화소회로를 더 포함하며, 상기 제3 부화소는 상기 제3 컨택홀을 통해 상기 제3 화소전극과 전기적으로 연결되는, 제3 화소회로를 더 포함하는, 디스플레이 패널.
  9. 제8항에 있어서,
    상기 제1 화소회로, 상기 제2 화소회로 및 상기 제3 화소회로 각각은,
    반도체층, 상기 반도체층과 절연된 게이트전극 및 상기 게이트전극과 절연된 소스전극과 드레인전극을 포함하는, 박막트랜지스터; 및
    하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터;를 포함하는, 디스플레이 패널.
  10. 제9항에 있어서,
    상기 복수의 신호라인들은,
    제1 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제1 신호라인들을 포함하고,
    상기 제1 신호라인들은 상기 게이트전극과 동일 물질을 포함하는, 디스플레이 패널.
  11. 제10항에 있어서,
    상기 복수의 신호라인들은,
    상기 제1 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제2 신호라인들을 포함하고,
    상기 제2 신호라인들은 상기 상부전극과 동일 물질을 포함하는, 디스플레이 패널.
  12. 제11항에 있어서,
    상기 복수의 신호라인들은,
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되되, 상기 개구영역의 가장자리를 따라 우회하는 우회부분을 갖는, 제3 신호라인들을 포함하고,
    상기 제3 신호라인들 중 이웃한 제3 신호라인들은 서로 다른 층에 배치된, 디스플레이 패널.
  13. 제3항에 있어서,
    상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치되는, 격벽을 더 포함하는, 디스플레이 패널.
  14. 제13항에 있어서,
    상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치되는, 적어도 하나의 그루브를 더 포함하고,
    상기 적어도 하나의 그루브는 상기 격벽을 기준으로 상기 표시영역과 인접하여 배치된, 제1 그루브; 및
    상기 개구영역과 인접하여 배치된, 제2 그루브;를 포함하는,
    디스플레이 패널.
  15. 제14항에 있어서,
    상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소 상에 배치되며, 적어도 하나 이상의 무기봉지층 및 적어도 하나 이상의 유기봉지층을 포함하는 박막봉지층을 더 포함하고,
    상기 적어도 하나 이상의 유기봉지층은 상기 동기화 표시영역으로 연장되어, 상기 제1 그루브를 덮는, 디스플레이 패널.
  16. 개구영역, 상기 개구영역을 둘러싸는 동기화 표시영역 및 상기 동기화 표시영역의 외곽에 배치된 표시영역을 포함하는, 기판;
    상기 기판 상에 배치된, 복수의 신호라인들;
    상기 표시영역 상에 배치된 화소전극, 상기 화소전극 상에 배치된 중간층 및 상기 중간층 상에 배치되되, 적어도 일부가 상기 동기화 표시영역으로 연장되는 대향전극을 포함하는, 부화소;
    상기 동기화 표시영역 상에 배치된 동기화 화소전극, 상기 동기화 화소전극 상에 배치된 동기화 중간층 및 상기 동기화 중간층 상에 배치된 상기 대향전극을 포함하고, 상기 부화소와 동일한 파장의 빛을 방출하는, 동기화 부화소; 및
    상기 화소전극과 상기 동기화 화소전극을 연결하는, 도전층;
    을 구비하는, 디스플레이 패널.
  17. 제16항에 있어서,
    상기 부화소는 제1 부화소, 제2 부화소 및 제3 부화소를 포함하고,
    상기 동기화 부화소는 제1 동기화 부화소, 제2 동기화 부화소 및 제3 동기화 부화소를 포함하며,
    상기 제1 부화소와 상기 제1 동기화 부화소는 제1 파장의 빛을 방출하고, 상기 제2 부화소와 상기 제2 동기화 부화소는 제2 파장의 빛을 방출하며, 상기 제3 부화소와 상기 제3 동기화 부화소는 제3 파장의 빛을 방출하는, 디스플레이 패널.
  18. 제17항에 있어서,
    상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 개구영역을 둘러싸도록 상기 동기화 표시영역 상에 배치된, 디스플레이 패널.
  19. 제17항에 있어서,
    상기 제1 부화소, 상기 제2 부화소 및 상기 제3 부화소는 상기 동기화 표시영역을 둘러싸도록 상기 표시영역 상에 배치된, 디스플레이 패널.
  20. 제17항에 있어서,
    상기 제1 동기화 부화소, 상기 제2 동기화 부화소 및 상기 제3 동기화 부화소는 상기 복수의 신호라인들과 적어도 일부 중첩하며, 상기 기판 상에 배치된, 디스플레이 패널.
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