KR20210032598A - 표시 패널 - Google Patents

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KR20210032598A
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전유진
이원세
김수경
장동현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 투과영역 및 상기 투과영역을 적어도 일부 감싸도록 배치된 표시영역, 상기 투과영역과 상기 표시영역 사이에 배치된 제1비표시영역을 포함하는 제1기판; 상기 표시영역에 배치된 표시요소들; 상기 제1비표시영역에 배치되며, 상기 투과영역을 우회하도록 배치된 제1우회 배선; 상기 제1기판과 마주보도록 배치된 제2기판; 상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 투과영역 주변을 둘러싸는 밀봉부; 및 상기 제1비표시영역에 배치되며, 상기 제1우회 배선 보다 상기 투과영역에 인접하도록 배치된 금속층;을 더 포함하며, 상기 금속층은 상기 제1우회 배선과 다른 층에 배치되고, 상기 제1우회 배선과 전기적으로 연결된, 표시 패널을 제공한다.

Description

표시 패널{Display panel}
본 발명의 실시예들은 표시 패널에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치가 다양하게 활용됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 표시 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
표시 장치에 접목 또는 연계할 수 있는 기능을 증가하는 방법으로, 본 발명의 실시예는, 표시영역의 내측에 카메라, 센서 등이 배치될 수 있는 투과영역을 구비한 표시 패널을 제공할 수 있다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 투과영역 및 상기 투과영역을 적어도 일부 감싸도록 배치된 표시영역, 상기 투과영역과 상기 표시영역 사이에 배치된 제1비표시영역을 포함하는 제1기판; 상기 표시영역에 배치된 표시요소들; 상기 제1비표시영역에 배치되며, 상기 투과영역을 우회하도록 배치된 제1우회 배선; 상기 제1기판과 마주보도록 배치된 제2기판; 상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 투과영역 주변을 둘러싸는 밀봉부; 및 상기 제1비표시영역에 배치되며, 상기 제1우회 배선 보다 상기 투과영역에 인접하도록 배치된 금속층;을 더 포함하며, 상기 금속층은 상기 제1우회 배선과 다른 층에 배치되고, 상기 제1우회 배선과 전기적으로 연결된, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 제1비표시영역에 배치되며, 상기 투과영역을 우회하도록 배치된 제2우회 배선을 더 포함하며, 상기 제2우회 배선은 상기 금속층과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1우회 배선과 상기 제2우회 배선은 서로 교차할 수 있다.
일 실시예에 있어서, 상기 제1우회 배선은 상기 투과영역의 중심을 향해 돌출된 연결부를 포함하며, 상기 금속층은 상기 연결부와 콘택홀을 통해 접속될 수 있다.
일 실시예에 있어서, 상기 연결부는 복수로 구비될 수 있다.
일 실시예에 있어서, 상기 제1우회 배선은 상기 표시영역에 구동전압을 제공하는 전극전압라인의 일부로 구비될 수 있다.
일 실시예에 있어서, 상기 제1우회 배선은 상기 표시영역에 배치된 스토리지 커패시터의 일 전극으로부터 연장될 수 있다.
일 실시예에 있어서, 상기 금속층 및 상기 밀봉부는 상기 투과영역을 둘러싸도록 배치된 링 형상으로 구비되며, 상기 밀봉부의 내측 직경은 상기 금속층의 내측 직경보다 작게 구비될 수 있다.
일 실시예에 있어서, 상기 금속층 및 상기 밀봉부는 상기 투과영역을 둘러싸도록 배치된 링 형상으로 구비되며, 상기 밀봉부의 외측 직경은 상기 금속층의 외측 직경과 동일하게 구비될 수 있다.
일 실시예에 있어서, 상기 제2기판 상에 배치된 터치스크린층을 더 포함하며, 상기 터치스크린층은 상기 투과영역에 대응하는 홀을 구비할 수 있다.
본 발명의 다른 실시예는, 제1관통홀이 구비된 제1기판; 상기 제1기판 상에 배치되며, 상기 제1관통홀을 적어도 일부 둘러싸도록 배치된 표시요소들; 상기 제1관통홀 가장자리를 따라 절곡되어 배치된 제1우회 배선; 상기 제1기판과 마주보도록 배치된 제2기판; 상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 제1관통홀 주변을 둘러싸는 제1밀봉부; 및 상기 제1밀봉부 하부에 배치되며, 상기 제1관통홀을 둘러싸도록 배치된 금속층;을 포함하며, 상기 금속층은 상기 제1우회 배선과 다른 층에 배치되어, 상기 제1우회 배선과 전기적으로 연결된, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 제1기판 상에는 제1스토리지 축전판, 및 상기 제1스토리지 축전판의 상부에 배치된 제2스토리지 축전판을 포함하는 스토리지 커패시터가 배치되며, 상기 제1우회 배선은 상기 제2스토리지 축전판과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제2스토리지 축전판은 구동전압라인과 콘택홀을 통해서 연결되며, 상기 금속층은 상기 구동전압라인과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1기판 상에는 상기 제1관통홀을 사이에 두고 서로 이격된 제1구동전압라인 및 제2구동전압라인이 배치될 수 있다.
일 실시예에 있어서, 상기 제1밀봉부의 폭은 상기 금속층의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 제1기판의 가장자리를 둘러싸도록 배치된 제2밀봉부;를 더 포함하며, 상기 제2밀봉부의 폭은 상기 제1밀봉부의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 제2기판에는 상기 제1관통홀과 대응되도록 구비된 제2관통홀이 구비될 수 있다.
일 실시예에 있어서, 상기 제1우회 배선은 상기 투과영역의 중심을 향해 돌출된 연결부를 포함하며, 상기 금속층은 상기 연결부와 콘택홀을 통해 접속될 수 있다.
일 실시예에 있어서, 상기 연결부는 복수로 구비될 수 있다.
일 실시예에 있어서, 상기 금속층은 복수의 관통홀을 구비할 수 있다.
상기와 같이, 본 발명의 실시예들은 밀봉부 하부에 우회 배선과 연결된 금속층을 배치하고 있는 바, 밀봉부의 접합을 강화하는 동시에 정전기로부터 표시 패널을 보호할 수 있다. 이러한 효과는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 1b는 도 1a의 I-I'선을 따라 취한 표시 패널의 개략적인 단면도이다.
도 2a 및 도 2b는 실시예들에 적용될 수 있는 화소의 등가회로도이다.
도 3은 본 실시예들에 적용될 수 있는 화소회로의 평면 배치도이다.
도 4는 본 발명의 일 실시예로서 투과영역 주변의 라인들 중 일부 배치를 개략적으로 나타낸 평면도이다.
도 5a는 투과영역 주변의 구성 중 제1밀봉부와 금속층의 관계를 도시한 평면도이다.
도 5b는 도 4의 III 부분을 확대한 확대도이다.
도 6은 도 4의 II-II'선에 따른 개략적인 단면도이다.
도 7은 일부 실시예에 따른 금속층의 형상을 나타낸 개략적인 평면도이다.
도 8은 일부 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다.
도 9는 일부 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1a은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도이고, 도 1b는 도 1a의 I-I'선을 따라 취한 표시 패널의 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 표시 패널은 표시부(10)가 배치된 제1기판(110) 및 제1기판(110)과 마주보도록 배치된 제2기판(310)을 포함한다. 제1기판(110)과 제2기판(310)은 밀봉부(500)에 의해서 밀봉될 수 있다.
제1기판(110) 및 제2기판(310)은 SiO2를 주성분으로 하는 투명 재질의 글라스재, 세라믹재, 플라스틱재 또는 금속재 등, 다양한 재질로 구비될 수 있다.
제1기판(110)은 표시영역(DA) 및 표시영역(DA)으로 적어도 일부 둘러싸인 투과영역(TA)을 포함한다. 또한, 제1기판(110)은 표시영역(DA)과 투과영역(TA) 사이에 배치된 제1비표시영역(NDA1) 및 표시영역(DA) 외곽의 제2비표시영역(NDA2)을 포함한다.
제1기판(110)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(P)들을 포함하는 표시부(10)가 배치된다. 화소(P)는 복수로 구성되며, 복수의 화소(P)는 스트라이프 배열, 펜타일 배열, 모자이크(mosaic) 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 각 화소(P)는 표시요소를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소로 이해할 수 있다.
투과영역(TA)은 전자요소(20)가 배치되는 위치이다. 투과영역(TA)은 전자요소(20)로부터 외부로 출력되거나 외부로부터 전자요소(20)를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 영역일 수 있다. 도 1a에서는 투과영역(TA)이 1개인 것을 도시하고 있으나, 투과영역(TA)은 복수로 구비될 수 있다. 또한, 투과영역(TA)의 형상, 크기, 및 위치는 다양하게 변형될 수 있다.
투과영역(TA)은 표시영역(DA)에 의해서 적어도 일부 둘러싸일 수 있다. 일부 실시예에서, 도 1a에서 도시된 바와 같이, 투과영역(TA)은 표시요소들에 의해서 전체적으로 둘러싸일 수 있다. 다른 실시예에서, 투과영역(TA)은 표시영역(DA)과 제2비표시영역(NDA2) 사이에 배치될 수 있으며, 이 경우, 투과영역(TA)은 표시요소들에 의해서 부분적으로 둘러싸일 수 있다.
본 실시예에서, 제1기판(110)은 투과영역(TA)에 대응하도록 제1관통홀(110H)을 구비할 수 있다. 또한, 제2기판(310)은 상기 제1기판(110)의 제1관통홀(110H)에 대응하도록 제2관통홀(310H)을 구비할 수 있다.
제1비표시영역(NDA1)은 투과영역(TA)과 표시영역(DA)에 배치된다. 제1비표시영역(NDA1)은 투과영역(TA)을 둘러싸도록 배치될 수 있다. 제1비표시영역(NDA1)은 이미지를 구현하는 화소들이 배치되지 않으며, 투과영역(TA)을 사이에 두고 이격된 화소들에 전기적 신호를 전달하는 배선들이 배치될 수 있다.
제2비표시영역(NDA2)은 표시 패널의 가장자리를 따라 연장되어, 표시영역(DA)을 둘러싸도록 배치된다. 제2비표시영역(NDA2)에는 이미지를 구현하는 화소들은 배치되지 않으며, 다양한 종류의 배선 및 내장회로부, 구동회로부(150) 등이 배치될 수 있다.
또한, 제2비표시영역(NDA2)의 일측에는 단자부(140)가 배치될 수 있다. 단자부(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 패널의 단자부(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(160)의 신호 또는 전원을 표시 패널로 전달할 수 있다.
표시영역(DA)에 배치된 화소(P)들은 제2비표시영역(NDA2)에 배치된 내장회로부, 구동회로부(150), 배선들과 연결되어 구동전압 및 전기적 신호를 인가받을 수 있다.
밀봉부(500)은 제1밀봉부(510) 및 제2밀봉부(520)을 포함할 수 있다. 밀봉부(500)은 제1기판(110)과 제2기판(310)을 서로 합착시켜, 표시부(10)로 산소, 수분 등이 유입되지 않도록 하는 역할 및 기구 강도를 향상시키는 역할을 할 수 있다.
제1밀봉부(510)는 제1비표시영역(NDA1)에 배치되어, 투과영역(TA)을 둘러싸도록 배치될 수 있다. 제2밀봉부(520)은 제2비표시영역(NDA2)에 배치되어, 표시영역(DA)의 가장자리를 따라 연속적으로 배치될 수 있다. 일부 실시예에서, 제1비표시영역(NDA1)의 면적을 축소하기 위해서 제1밀봉부(510)의 폭(SW1)은 상기 제2밀봉부(520)의 폭(SW2)에 비해서 작게 구비될 수 있다.
제1밀봉부(510) 및 제2밀봉부(520)는 무기물일 수 있으며, 예를 들면, 프릿(frit)일 수 있다. 제1밀봉부(510) 및 제2밀봉부(520)는 디스펜서 또는 스크린 인쇄법으로 도포하여 형성할 수 있다. 프릿은 일반적으로 파우더 형태의 유리 원료를 의미하지만, 본 개시에서 프릿은 SiO2 등의 주재료에 레이저 또는 적외선 흡수재, 유기 바인더, 열팽창 계수를 감소시키기 위한 필러(filler) 등이 포함된 페이스트 상태도 포함한다. 페이스트 상태의 프릿은 건조 또는 소성 과정을 거쳐 유기 바인더와 수분이 제거되어 경화될 수 있다. 레이저 또는 적외선 흡수재는 전이금속 화합물을 포함할 수 있다. 제1밀봉부(510) 및 제2밀봉부(520)를 경화시켜 제1기판(110)과 제2기판(310)을 합착하기 위한 열원으로는 레이저광을 사용할 수 있다.
이하에서는 편의상 표시요소로서 유기발광다이오드를 구비하는 표시 패널에 대해서 설명한다. 하지만, 본 발명의 실시예들은, 무기 EL 표시 패널, 퀀텀닷 표시 패널, 액정 표시 패널 등 다양한 방식의 표시 패널 및 이를 포함한 표시 장치에 적용될 수 있다.
도 2a 및 도 2b는 실시예들에 적용될 수 있는 화소의 등가회로도이다.
도 2a를 참조하면, 각 화소(P)는 화소회로(PC), 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 따라 데이터라인(DL)으로부터 입력된 데이터 전압을 구동 박막트랜지스터(T1)로 전달한다. 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압라인(PL)에 연결되며, 제2박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)는 공통전압(ELVSS)을 공급받을 수 있다.
도 2a는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다.
도 2b를 참조하면, 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호라인(SL, SIL, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결될 수 있다.
도 2b에서는 각 화소(P)가 신호라인(SL, SIL, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호라인(SL, SIL, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SIL), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)에 전기적으로 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔라인(SIL)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔라인(SIL)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 2b에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SIL)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2b에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 3은 본 실시예들에 적용될 수 있는 화소회로의 평면 배치도이다.
도 3을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역에 중첩하는 제1초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1초기화 소스전극(S4) 및 제1초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2초기화 박막트랜지스터(T7)는 제2초기화 채널영역에 중첩하는 제2초기화 게이트전극(G7), 및 양측에 위치하는 제2초기화 소스전극(S7) 및 제2초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호라인(SL, SIL, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔라인(SL), 이전 스캔라인(SIL), 발광 제어라인(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔라인(SL)은 제1방향을 따라 연장될 수 있다. 스캔라인(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔라인(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G4, G7)일 수 있다.
이전 스캔라인(SIL)은 제1방향을 따라 연장되되, 일부 영역들은 각각 제1 및 제2초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔라인(SIL) 중 제1 및 제2초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2초기화 게이트전극(G4, G7)일 수 있다.
발광 제어라인(EL)은 제1방향을 따라 연장된다. 발광 제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T5, T6)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔라인(SL), 이전 스캔라인(SIL), 발광 제어라인(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1방향을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제2방향(Y)을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제2방향(Y)에 교차하는 제1방향(X)을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL)은 제2방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2방향(Y)으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다.
초기화전압라인(VL)은 제1방향으로 연장된다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 제1 및 제2초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압라인(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압라인(VL)은 제2스토리지 축전판(CE2), 즉, 전극전압라인(HL)과 동일층 상에 배치되고, 동일한 물질을 포함할 수 있다. 표시영역(DA)에서, 유기발광다이오드(OLED)의 화소전극은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
한편, 도 3에 있어서, 각 박막트랜지스터들의 소스전극과 드레인전극은 박막트랜지스터들의 특성에 따라 서로 변경될 수 있다.
도 4는 본 발명의 일 실시예로서 투과영역(TA) 주변의 구성들 중 일부 배치를 개략적으로 나타낸 평면도이다. 도 5a는 투과영역(TA) 주변의 구성 중 제1밀봉부(510)와 금속층(ML)의 관계를 도시한 평면도이다. 도 5b는 도 4의 III 부분을 확대한 확대도이다. 도 6은 도 4의 II-II'선에 따른 개략적인 단면도이다.
먼저, 도 4를 참조하면, 투과영역(TA) 주변에는 다양한 배선들이 배치될 수 있다. 도 4에서는 투과영역(TA) 주변의 스캔라인(SL), 데이터라인(DL), 구동전압라인(PL), 및 전극전압라인(HL)들 중 일부를 나타내고 있다. 도면에서, 화소와 연결되는 일부 배선들은 생략되어 도시되고 있다.
스캔라인(SL)들 및 전극전압라인(HL)들은 제1방향(X)을 따라 연장되되, 제1비표시영역(NDA1)에서 투과영역(TA)의 가장자리를 따라 우회하도록 배치될 수 있다.
즉, 제1비표시영역(NDA1)에서 스캔라인(SL)들은 투과영역(TA) 주변에서 우회할 수 있다. 또는, 스캔라인(SL)들 및 전극전압라인(HL)들은 제1방향(X)을 따라 연장되되, 제1관통홀(110H)의 가장자리를 따라 절곡되어 배치될 수 있다.
예컨대, 일부 스캔라인(SL)들은 투과영역(TA)의 상측 가장자리를 따라 커브지고, 다른 일부는 투과영역(TA)의 하측 가장자리를 따라 커브질 수 있다. 투과영역(TA)의 좌측과 우측에 위치하는 화소(P)들은 투과영역(TA)을 우회하는 스캔라인(SL)들에 전기적으로 연결될 수 있다.
제1비표시영역(NDA1)에서 전극전압라인(HL)들은 투과영역(TA) 주변에서 우회할 수 있다. 예컨대, 일부 전극전압라인(HL)들은 투과영역(TA)의 상측 가장자리를 따라 커브지고, 다른 일부는 투과영역(TA)의 하측 가장자리를 따라 커브질 수 있다. 투과영역(TA)의 좌측과 우측에 위치하는 화소(P)들은 투과영역(TA)을 우회하는 전극전압라인(HL)들에 전기적으로 연결될 수 있다.
데이터라인(DL)들은 제2방향(Y)을 따라 연장되되, 제1비표시영역(NDA1)에서 투과영역(TA)의 가장자리를 따라 우회하도록 배치될 수 있다. 예컨대, 일부 데이터라인(DL)들은 투과영역(TA)의 좌측 가장자리를 따라 커브지고, 다른 일부는 투과영역(TA)의 우측 가장자리를 따라 커브질 수 있다. 투과영역(TA)의 상측과 하측에 위치하는 화소(P)들은 투과영역(TA)을 우회하는 데이터라인(DL)들에 전기적으로 연결될 수 있다.
한편, 투과영역(TA) 주변의 구동전압라인(PLa, PLb)들은 투과영역(TA)을 중심으로 단선될 수 있다. 즉, 제2방향(Y)으로 동일선상에 배치된 제1구동전압라인(PLa) 및 제2구동전압라인(PLb)은 투과영역(TA)을 사이에 두고 이격되어 배치될 수 있다. 투과영역(TA)을 지나지 않는 구동전압라인(PL)은 표시영역(DA)에서 연속적으로 배치될 수 있다.
구동전압라인(PLa, PLb, PL)과 전극전압라인(HL)들은 각 화소(P)마다 콘택홀(CNT)을 통해서 접속될 수 있다. 구동전압라인(PLa, PLb, PL)들은 제2방향을 따라 연장되고, 구동전압라인(PLa, PLb, PL)과 전기적으로 연결된 전극전압라인(HL)은 제2방향에 교차하는 제1방향을 따라 연장되므로, 복수의 구동전압라인(PLa, PLb, PL)들과 복수의 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다. 이에 따라, 투과영역(TA) 주변의 구동전압라인(PLa, PLb)이 투과영역(TA)을 우회하지 않고 단선되어 구비되어도, 구동전압(ELVDD)은 복수의 화소(P)들에게 균일하게 인가될 수 있다.
전극전압라인(HL)은 도 3을 참조하여 설명한 것과 같이 스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)으로부터 연장되어 구비될 수 있다.
일부 실시예에서, 투과영역(TA) 주변을 우회하는 배선들은 표시영역(DA)에 배치된 배선들과 일체로 구비될 수 있다. 다른 실시예에서, 투과영역(TA) 주변을 우회하는 배선들은 표시영역(DA)에 배치된 배선들과 동일층 또는 다른 층에 배치된 연결배선으로 구비될 수 있다.
도 4 내지 도 6을 참조하면, 본 실시예에서, 투과영역(TA)을 둘러싸도록 제1밀봉부(510)가 배치되며, 제1밀봉부(510) 하부에는 금속층(ML)이 배치된다. 제1밀봉부(510) 및 금속층(ML)은 투과영역(TA)을 둘러싸도록 배치되는 바, 링(ring) 형상 또는 도넛 형상으로 구비될 수 있다. 제1밀봉부(510) 및 금속층(ML)의 형상은 투과영역(TA)의 형상에 따라 변형될 수 있다. 예컨대, 투과영역(TA)이 타원 형상인 경우, 제1밀봉부(510) 및 금속층(ML)도 타원 형상의 링으로 구비될 수 있다.
도 1b에서 설명한 바와 같이, 제1밀봉부(510)의 폭을 작게 구비하게 됨에 따라, 제1밀봉부(510)에 의한 접합력이 약하게 구비될 수 있다. 본 실시예에서는, 제1밀봉부(510) 하부에 금속층(ML)을 도입함으로써, 제1밀봉부(510)에 의한 밀봉특성을 향상시킬 수 있다.
금속층(ML)은 제1밀봉부(510)와의 접합력이 높은 물질로 이루어져, 제1밀봉부(510)에 의한 밀봉특성을 향상시킬 수 있다. 또한, 제1밀봉부(510)를 레이저에 의해 경화시킬 경우, 금속층(ML)은 레이저 광을 흡수 또는/및 반사하여 제1밀봉부(510)에 열을 전달하여 경화를 돕는 역할을 할 수 있다.
금속층(ML)의 내측 가장자리는 제1밀봉부(510)에 의해서 덮이도록 구비될 수 있다. 즉, 금속층(ML)의 내측 직경(d1)은 제1밀봉부(510)의 내측 직경(d2)에 비해서 크게 구비될 수 있다. (d1 > d2)
이는 금속층(ML)이 투과영역(TA)으로 노출되는 것을 방지하기 위한 것일 수 있다. 만일, 금속층(ML)의 내측 가장자리의 일부가 제1밀봉부(510)에 의해 덮이지 않고 노출된다면, 투과영역(TA)으로부터 유입될 수 있는 수분 등에 의해서 부식될 수 있다. 본 실시예에서는 금속층(ML)의 내측 가장자리를 제1밀봉부(510)가 덮도록 하여, 금속층(ML)이 부식되는 것을 방지할 수 있다.
금속층(ML)의 외측 직경(od1)은 제1밀봉부(510)의 외측 직경(od2)과 실질적으로 동일하게 구비될 수 있다. (od1 = od2)
이는 제1비표시영역(NDA1)의 면적을 줄이는 동시에 제1밀봉부(510)의 경화를 효율적으로 하기 위한 것일 수 있다. 금속층(ML)의 외측 직경(od1)이 제1밀봉부(510)의 외측 직경(od2) 보다 크게 구비되는 경우, 제1비표시영역(NDA1)에 배치되는 배선들을 고려할 때, 제1비표시영역(NDA1)의 면적 또한 크게 구비될 수 있다. 한편, 금속층(ML)의 외측 직경(od1)이 제1밀봉부(510)의 외측 직경(od2) 보다 작게 구비되는 경우, 금속층(ML)에 의해서 제1밀봉부(510)에 전달하는 열 에너지가 줄어들 수 있다. 본 실시예에서는 금속층(ML)의 외측 직경(od1)은 제1밀봉부(510)의 외측 직경(od2)과 실질적으로 동일하게 구비하여, 제1비표시영역(NDA1)을 최소화하는 동시에 제1밀봉부(510)의 경화를 효율적으로 할 수 있다.
한편, 금속층(ML)은 제1밀봉부(510)와의 접합을 위한 것으로 제1밀봉부(510)의 하부에만 배치되어도 되는 바, 금속층(ML)의 폭(W1)은 제1밀봉부(510)의 폭(W2)에 비해서 작게 구비될 수 있다. (W1 < W2)
또한, 도시되고 있지 않으나, 제2밀봉부(520)의 하부에도 금속층이 배치될 수 있음은 물론이다.
도 4 및 도 5b를 참조하면, 금속층(ML)은 투과영역(TA)을 우회하는 우회 배선과 전기적으로 연결될 수 있다. 금속층(ML)이 전기적으로 플로팅(floating)되어 있는 경우, 정전하들이 금속층(ML)에 모여있을 수 있으며, 이로부터 정전기 방전에 의한 손상이 발생할 수 있다.
그러나, 본 실시예에서는 금속층(ML)과 적어도 하나의 우회 배선과 전기적으로 연결함으로써 이러한 정전기 방전에 의한 현상을 방지할 수 있다. 상기 우회 배선은 전극전압라인(HL) 중 금속층(ML)에 인접한 배선일 수 있다. 이에 따라, 금속층(ML)은 정전압인 구동전압(ELVDD)를 인가 받을 수 있다.
상기 우회 배선과 금속층(ML)은 연결부(CP)에 의해서 연결될 수 있다. 연결부(CP)는 우회 배선으로부터 투과영역(TA)의 중심으로 연장된 도전층일 수 있다.
일부 실시예에서, 연결부(CP)는 우회 배선인 전극전압라인(HL)으로부터 투과영역(TA)의 중심 방향으로 돌출되어 금속층(ML)까지 연장되어 구비될 수 있다. 즉, 상기 연결부(CP)는 전극전압라인(HL)과 일체로 형성될 수 있다. 상기 연결부(CP)는 금속층(ML)과 중첩되며, 금속층(ML)은 콘택홀(CNT')을 통해서 연결부(CP)와 연결될 수 있다.
상기 연결부(CP)는 복수로 구비되며, 금속층(ML)의 가장자리를 따라 배치될 수 있다. 또한, 금속층(ML)과 연결되는 우회 배선도 복수로 구비될 수 있다. 예컨대, 금속층(ML)은 투과영역(TA)의 상측을 따라 우회하는 전극전압라인(HL) 중 금속층(ML)과 가장 인접하게 배치된 배선 및 투과영역(TA)의 하측을 따라 우회하는 전극전압라인(HL) 중 금속층(ML)과 가장 인접하게 배치된 배선과 연결될 수 있다.
다른 실시예에서, 연결부(CP)는 전극전압라인(HL) 및 금속층(ML)과 다른 층에 배치되어 각각 전극전압라인(HL) 및 금속층(ML)과 콘택홀로 연결될 수 있다.
도 6을 참조하면, 표시 패널의 투과영역(TA)에 대응하도록 전자요소(20)가 배치될 수 있다.
전자요소(20)는 투과영역(TA)에 위치할 수 있다. 일부 실시예에서, 도면에 도시된 바와 같이, 전자요소(20)는 제1기판(110)의 제1관통홀(110H)에 적어도 일부 삽입되도록 배치될 수 있다. 다른 실시예에서, 전자요소(20)는 투과영역(TA)에 대응하도록 제1기판(110)의 하부에 배치될 수 있다.
전자요소(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다.
본 실시예에 따른 표시 패널은 투과영역(TA), 표시요소가 배치된 표시영역(DA), 및 제1비표시영역(NDA1)을 구비한 제1기판(110), 제1기판(110)과 마주보도록 배치된 제2기판(310), 투과영역(TA) 주변에서 제1기판(110)과 제2기판(310) 사이에 배치된 제1밀봉부(510), 및 상기 제1밀봉부(510) 하부에 배치된 금속층(ML)을 포함한다. 또한, 금속층(ML)은 투과영역(TA)을 우회하는 적어도 하나의 우회 배선과 전기적으로 연결된다.
제1기판(110) 및 제2기판(310)은 글래스재를 포함하거나 고분자 수지를 포함할 수 있다. 예컨대, 제1기판(110)은 SiO2를 주성분으로 하는 글래스재를 포함하거나, 강화 플라스틱과 같은 수지를 포함할 수 있다. 제2기판(310)은 표시요소들을 덮도록 제1기판(110)과 마주보도록 배치된다.
제1기판(110)의 표시영역(DA)에는 적어도 하나의 박막트랜지스터(TFT), 스토리지 커패시터(Cst), 및 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다.
박막트랜지스터(TFT)는 반도체층(Act), 게이트전극(G), 소스전극(S), 및 드레인전극(D)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1스토리지 축전판(CE1) 및 제2스토리지 축전판(CE2)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220), 및 대향전극(230)을 포함할 수 있다.
이하, 이들의 구성을 적층 순서대로 살펴보도록 한다.
제1기판(110) 상에는 버퍼층(111)이 배치되어, 제1기판(110)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 제1기판(110) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
제1기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 제1기판(110) 등으로부터의 불순물이 반도체층(Act)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 반도체층(Act)이 배치될 수 있다. 반도체층(Act)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(Act)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또 다른 실시예에서, 반도체층(Act)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 반도체층(Act)은 채널영역과 상기 채널영역의 양옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(Act)은 단층 또는 다층으로 구성될 수 있다.
반도체층(Act) 상에는 제1게이트절연층(112)을 사이에 두고, 상기 반도체층(Act)과 적어도 일부 중첩되도록 게이트전극(G)이 배치된다. 게이트전극(G)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G)은 Mo의 단층일 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트전극(G)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)은 박막트랜지스터(TFT)와 중첩할 수 있다. 예컨대, 박막트랜지스터(TFT)의 게이트전극(G)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 제2게이트절연층(113)을 사이에 두고 제1스토리지 축전판(CE1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제2스토리지 축전판(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2스토리지 축전판(CE2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
도면에서, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)과 중첩하는 것으로 도시하고 있으나, 다른 실시예로서, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)과 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)을 덮도록 층간절연층(115)이 구비될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
소스전극(S) 및 드레인전극(D)은 층간절연층(115) 상에 배치될 수 있다. 소스전극(S) 및 드레인전극(D)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S)과 드레인전극(D)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(S)과 드레인전극(D) 상에는 비아층(117, Via layer)이 위치하며, 비아층(117) 상부에는 유기발광다이오드(OLED)가 위치할 수 있다.
비아층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 일부 실시예에서, 비아층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 비아층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
일부 실시예에서, 비아층(117)은 무기 물질을 포함할 수 있다. 이러한, 비아층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 비아층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 비아층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
제1기판(110)의 표시영역(DA)에 있어서, 비아층(117) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
비아층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 표시영역(DA)에서 각 화소전극(210)들에 대응하는 개구부, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구부(OP)를 가짐으로써 화소의 발광영역을 정의할 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 일부 실시예에서, 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 다른 실시예에서, 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있다. 예컨대, 유기발광층은 복수의 화소전극(210) 각각에 대응하여 배치되고, 유기발광층 위 및/또는 아래에 배치되는 기능층은 복수의 화소들에 걸쳐 일체로 구비될 수 있다. 또 다른 실시예에서, 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체로 구비될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.
대향전극(230) 상부에는 광추출 효율을 향상시키기 위한 캡핑층(Capping layer, 미도시) 및/또는 후속 공정으로부터 유기발광다이오드(OLED)를 보호하기 위해 LiF 등으로 형성된 보호층(미도시)이 더 배치될 수 있다.
제1기판(110)의 제1비표시영역(NDA1)에는 우회 배선부(DWL), 제1밀봉부(510), 및 금속층(ML)이 배치될 수 있다. 제1밀봉부(510) 및 금속층(ML)은 우회 배선부(DWL)보다 투과영역(TA)에 인접하게 배치될 수 있다.
우회 배선부(DWL)은 스캔라인(SL), 전극전압라인(HL), 데이터라인(DL)을 포함할 수 있다. 또한, 도시되고 있지 않지만 우회 배선부(DWL)은 발광제어라인, 이전 스캔라인 등을 더 포함할 수 있다.
스캔라인(SL)은 게이트전극(G)과 동일층인 제1게이트절연층(112) 상에 배치될 수 있다. 전극전압라인(HL)은 제2스토리지 축전판(CE2)과 동일층인 제2게이트절연층(113) 상에 배치될 수 있다. 데이터라인(DL)은 소스전극(S) 및/또는 드레인전극(D)과 동일층인 층간절연층(115) 상에 배치될 수 있다.
금속층(ML)은 데이터라인(DL)과 동일층 배치되며, 데이터라인(DL)과 이격되어 배치될 수 있다. 금속층(ML)은 층간절연층(115) 상에 배치될 수 있다. 금속층(ML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
금속층(ML)은 우회 배선부(DWL) 보다 투과영역(TA)에 인접하게 배치될 수 있다. 금속층(ML)은 제2게이트절연층(113)을 관통하는 콘택홀(CNT)을 통해서 연결부(CP)와 접속될 수 있다. 연결부(CP)는 전극전압라인(HL)로부터 연장되어 구비될 수 있다. 금속층(ML)이 전극전압라인(HL)과 연결됨에 따라 정전기 방전에 의한 손상을 방지할 수 있다.
제1밀봉부(510)는 층간절연층(115) 상부에서 금속층(ML)을 덮도록 배치될 수 있다. 제1밀봉부(510)는 제1기판(110)과 제2기판(310) 사이에 배치되어, 제1기판(110)과 제2기판(310)을 밀봉함으로써, 투과영역(TA)을 통해서 산소 나 수분 등이 표시영역(DA)으로 유입되지 않도록 할 수 있다.
제1밀봉부(510)는 레이저 광에 의해 경화되는 물질일 수 있다. 제1밀봉부(510)은 프릿(frit)을 포함할 수 있다.
제1밀봉부(510)는 무기절연물질인 층간절연층(115)보다 금속물질을 포함하는 금속층(ML)과의 접합력이 더 강할 수 있다. 본 실시예에서는 층간절연층(115)과 제1밀봉부(510) 사이에 금속층(ML)을 도입함으로써, 제1밀봉부(510)에 의한 밀봉이 더욱 효율적으로 이루어질 수 있다.
제1기판(110)은 투과영역(TA)에 대응하는 제1관통홀(110H)을 포함할 수 있다. 제1기판(110)이 제1관통홀(110H)을 포함함에 따라, 전자요소(20)에서 출력하거나 전자요소(20)가 수신하는 빛이나 음향을 더욱 효과적으로 활용할 수 있다.
버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113), 및 층간절연층(115)을 무기절연층(IL)이라 할 때, 무기절연층(IL)은 투과영역(TA)에 대응하도록 제1홀(H1)을 구비할 수 있다. 제1홀(H1)의 크기는 상기 제1관통홀(110H)보다 크게 구비될 수 있다.
비아층(117)은 투과영역(TA)에 대응하도록 제2홀(H2)을 구비할 수 있다. 제2홀(H2)은 금속층(ML)을 노출하도록 구비될 수 있다. 즉, 제2홀(H2) 내부에는 금속층(ML) 및 제1밀봉부(510)이 배치될 수 있다.
화소정의막(119)은 투과영역(TA)에 대응하도록 제3홀(H3)을 구비할 수 있다. 제3홀(H3)은 금속층(ML)을 노출하도록 구비될 수 있다. 즉, 제3홀(H3) 내부에는 금속층(ML) 및 제1밀봉부(510)이 배치될 수 있다.
대향전극(230)은 투과영역(TA)에 대응하도록 제4홀(H4)을 구비할 수 있다. 제4홀(H4)은 금속층(ML)을 노출하도록 구비될 수 있다. 제4홀(H4)의 가장자리는 금속층(ML)가 이격되도록 구비될 수 있다. 이에 따라, 대향전극(230)과 금속층(ML)이 전기적 쇼트(short)가 발생하지 않도록 할 수 있다.
제2기판(310)은 도면에 도시된 바와 같이, 투과영역(TA)에 대응하는 제2관통홀(310H)을 구비할 수 있다. 제1기판(110)의 제1관통홀(110H) 및 제2기판(310)의 제2관통홀(310H)는, 제1기판(110) 및 제2기판(310)을 밀봉부(500, 도 1 참조)에 의해 합착한 후, 레이저를 이용하여 동시에 형성할 수 있다. 이에 따라, 제2관통홀(310H)의 크기는 제1관통홀(110H)의 크기와 실질적으로 동일하게 구비될 수 있다.
도 7은 일부 실시예에 따른 금속층의 형상을 나타낸 개략적인 평면도이다.
도 7을 참조하면, 금속층(ML)은 복수의 관통홀(CH)들을 포함할 수 있다. 관통홀(CH)의 형상 및 개수는 다양하게 구비될 수 있다. 예컨대, 관통홀(CH)은 평면상 다각형, 원형, 타원형, 비정형 형상으로 구비될 수 있다. 금속층(ML)에 관통홀(CH)가 형성됨에 따라, 관통홀(CH)들 내부에 제1밀봉부(510)가 배치되어 입체적인 결합이 가능할 수 있다. 이에 따라, 제1밀봉부(510)와 금속층(ML) 사이의 접합력이 강화될 수 있다.
도 8은 일부 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다. 도 8에 있어서, 도 6과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 8을 참조하면, 표시 패널은 투과영역(TA), 표시요소가 배치된 표시영역(DA), 및 제1비표시영역(NDA1)을 구비한 제1기판(110), 제1기판(110)과 마주보도록 배치된 제2기판(310), 투과영역(TA) 주변에서 제1기판(110)과 제2기판(310) 사이에 배치된 제1밀봉부(510), 및 상기 제1밀봉부(510) 하부에 배치된 금속층(ML)을 포함한다. 또한, 금속층(ML)은 투과영역(TA)을 우회하는 적어도 하나의 우회 배선과 전기적으로 연결된다.
본 실시예에서, 제2기판(310) 상부에는 터치스크린 기능을 위한 다양한 패턴의 터치전극(710)을 포함하는 터치스크린층(700)이 구비될 수 있다. 이러한 터치전극(710)은 터치스크린층(700) 하부에 배치되는 화소들의 발광영역으로부터의 빛이 투과될 수 있도록 투명전극물질로 구비될 수 있다. 또는, 터치전극(710)은 화소들의 발광영역으로부터의 빛이 투과될 수 있도록 메쉬(mesh) 형상으로 구비될 수 있다. 이 경우, 터치전극(710)은 투명전극물질로 한정되지 않는다. 예컨대, 터치전극(710)은 알루미늄(A1), 구리(Cu), 및/또는 티타늄(Ti) 등을 포함하는 도전물질로 이루어진 단일막 또는 다층막일 수 있다.
터치전극(710)은 제1터치 도전층(711) 및 제2터치 도전층(713)을 포함할 수 있다. 본 발명의 일 실시예에 따른 터치스크린층(700)은 제1터치 도전층(711), 제1절연층(712), 제2터치 도전층(713), 제2절연층(714)이 순차 적층된 구조를 가질 수 있다.
일부 실시예에서, 제2터치 도전층(713)은 접촉 여부를 감지하는 센서부로 작용하고, 제1터치 도전층(711)은 패터닝된 제2터치 도전층(713)을 일 방향으로 연결하는 연결부의 역할을 할 수 있다.
일부 실시예에서, 제1터치 도전층(711) 및 제2터치 도전층(713) 모두 센서부로 작용할 수 있다. 예컨대, 제1절연층(712)은 상기 제1터치 도전층(711)의 상면을 노출 시키는 비아홀을 포함하고, 상기 비아홀을 통해서 제1터치 도전층(711)과 상기 제2터치 도전층(713)이 연결될 수 있다. 이와 같이 제1터치 도전층(711)과 제2터치 도전층(713)을 사용함에 따라서, 터치전극(710)의 저항이 감소하여, 터치스크린층(700)의 응답 속도가 향상될 수 있다.
일부 실시예에서, 터치전극(710)은 유기발광다이오드(OLED)로부터 방출되는 빛이 통과할 수 있도록 메쉬구조로 형성될 수 있다. 이에 따라, 터치전극(710)의 제1터치 도전층(711) 및 제2터치 도전층(713)은 유기발다이오드(OLED)의 발광영역과 중첩되지 않도록 배치될 수 있다.
제1터치 도전층(711) 및 제2터치 도전층(713)은 각각 전도성이 좋은 도전물질로 이루어진 단일막 또는 다층막일 수 있다. 예를 들어, 제1터치 도전층(711) 및 제2터치 도전층(713)은 각각 투명 도전층, 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그래핀 등을 포함할 수 있다. 일부 실시예에서, 제1터치 도전층(711) 및 제2터치 도전층(713)은 각각 Ti/Al/Ti의 적층 구조를 가질 수 있다.
제1절연층(712) 및 제2절연층(714)는 각각 무기물 또는 유기물로 구비될 수 있다. 상기 무기물은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 또는 실리콘 산화질화물 중 적어도 어느 하나일 수 있다. 상기 유기물은 아크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 중 적어도 어느 하나일 수 있다.
도시되지 않았지만, 제2기판(310)과 터치스크린층(700) 사이에는 터치 버퍼층이 더 구비될 수 있다. 터치 버퍼층은 터치스크린층(700)의 구동시 발생할 수 있는 간섭 신호를 차단하기 위한 역할을 할 수 있다. 터치 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 형성될 수 있다.
터치 버퍼층 및/또는 터치스크린층(700)은 제2기판(310) 상에 증착 등에 의해 직접 형성되므로, 제2기판(310) 상에 별도의 접착층을 필요로 하지 않는다. 따라서, 표시 패널의 두께가 감소할 수 있다.
상기 터치스크린층(700) 상부에는 광학 기능부(optical functional section, 800) 및 윈도우(900)가 배치될 수 있다. 윈도우(900)은 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 그 아래의 구성요소, 예컨대 광학 기능부(800)과 결합될 수 있다.
광학 기능부(800)는 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(900)를 통해 외부에서 표시 패널을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)와 같은 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들의 구조물을 포함할 수 있다. 컬러필터들은 표시 패널의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학 기능부(800)는 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능부(800)는 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
터치스크린층(700)과 광학 기능부(800)는 투과영역(TA)에 대응하는 홀을 구비할 수 있다.
윈도우(900)는 광학 기능부(800)상에 배치되어 그 하부에 배치된 구성들을 보호할 수 있다. 윈도우(900)는 투명한 글라스재, 고분자 수지 등으로 구비될 수 있다. 윈도우(900)와 광학 기능부(800) 사이의 점착층이 광학 투명 점착제(OCA, optical clear adhesive)를 포함하는 경우, 점착층은 투과영역(TA)에 대응하는 홀을 구비하지 않을 수 있다.
도 9는 일부 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다. 도 8에 있어서, 도 6과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복설명은 생략한다.
도 9를 참조하면, 표시 패널은 투과영역(TA), 표시요소가 배치된 표시영역(DA), 및 제1비표시영역(NDA1)을 구비한 제1기판(110), 제1기판(110)과 마주보도록 배치된 제2기판(310), 투과영역(TA) 주변에서 제1기판(110)과 제2기판(310) 사이에 배치된 제1밀봉부(510), 및 상기 제1밀봉부(510) 하부에 배치된 금속층(ML)을 포함한다. 또한, 금속층(ML)은 투과영역(TA)을 우회하는 적어도 하나의 우회 배선과 전기적으로 연결된다.
본 실시예에서, 제1기판(110)은 투과영역(TA)에 대응하여 연속적으로 배치되고, 관통홀을 구비하지 않을 수 있다. 이 경우, 전자요소(20)는 제1기판(110)의 하부에 배치될 수 있다.
또한, 제2기판(310)은 투과영역(TA)에 대응하여 연속적으로 배치되고, 관통홀을 구비하지 않을 수 있다. 이 경우, 제1밀봉부(510)는 제1기판(110)과 제2기판(310)을 지지해주는 역할을 할 수 있다.
또한, 제1기판(110) 및 제2기판(310) 중 하나만 투과영역(TA)에 대응하여 관통홀을 구비할 수 있는 등 다양한 변형이 가능하다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DA: 표시영역
NDA1: 제1비표시영역
NDA2: 제2비표시영역
TA: 투과영역
ML: 금속층
PL: 구동전압라인
DL: 데이터라인
SL: 스캔라인
HL: 전극전압라인
500: 밀봉부

Claims (20)

  1. 투과영역 및 상기 투과영역을 적어도 일부 감싸도록 배치된 표시영역, 상기 투과영역과 상기 표시영역 사이에 배치된 제1비표시영역을 포함하는 제1기판;
    상기 표시영역에 배치된 표시요소들;
    상기 제1비표시영역에 배치되며, 상기 투과영역을 우회하도록 배치된 제1우회 배선;
    상기 제1기판과 마주보도록 배치된 제2기판;
    상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 투과영역 주변을 둘러싸는 밀봉부; 및
    상기 제1비표시영역에 배치되며, 상기 제1우회 배선 보다 상기 투과영역에 인접하도록 배치된 금속층;을 더 포함하며,
    상기 금속층은 상기 제1우회 배선과 다른 층에 배치되고, 상기 제1우회 배선과 전기적으로 연결된, 표시 패널.
  2. 제1항에 있어서,
    상기 제1비표시영역에 배치되며, 상기 투과영역을 우회하도록 배치된 제2우회 배선을 더 포함하며, 상기 제2우회 배선은 상기 금속층과 동일층에 배치된, 표시 패널.
  3. 제2항에 있어서,
    상기 제1우회 배선과 상기 제2우회 배선은 서로 교차하는, 표시 패널.
  4. 제1항에 있어서,
    상기 제1우회 배선은 상기 투과영역의 중심을 향해 돌출된 연결부를 포함하며, 상기 금속층은 상기 연결부와 콘택홀을 통해 접속된, 표시 패널.
  5. 제3항에 있어서,
    상기 연결부는 복수로 구비된, 표시 패널.
  6. 제1항에 있어서,
    상기 제1우회 배선은 상기 표시영역에 구동전압을 제공하는 전극전압라인의 일부로 구비된, 표시 패널.
  7. 제1항에 있어서,
    상기 제1우회 배선은 상기 표시영역에 배치된 스토리지 커패시터의 일 전극으로부터 연장된, 표시 패널.
  8. 제1항에 있어서,
    상기 금속층 및 상기 밀봉부는 상기 투과영역을 둘러싸도록 배치된 링 형상으로 구비되며,
    상기 밀봉부의 내측 직경은 상기 금속층의 내측 직경보다 작게 구비된, 표시 패널.
  9. 제1항에 있어서,
    상기 금속층 및 상기 밀봉부는 상기 투과영역을 둘러싸도록 배치된 링 형상으로 구비되며,
    상기 밀봉부의 외측 직경은 상기 금속층의 외측 직경과 동일하게 구비된, 표시 패널.
  10. 제1항에 있어서,
    상기 제2기판 상에 배치된 터치스크린층을 더 포함하며, 상기 터치스크린층은 상기 투과영역에 대응하는 홀을 구비한, 표시 패널.
  11. 제1관통홀이 구비된 제1기판;
    상기 제1기판 상에 배치되며, 상기 제1관통홀을 적어도 일부 둘러싸도록 배치된 표시요소들;
    상기 제1관통홀 가장자리를 따라 절곡되어 배치된 제1우회 배선;
    상기 제1기판과 마주보도록 배치된 제2기판;
    상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 제1관통홀 주변을 둘러싸는 제1밀봉부; 및
    상기 제1밀봉부 하부에 배치되며, 상기 제1관통홀을 둘러싸도록 배치된 금속층;을 포함하며,
    상기 금속층은 상기 제1우회 배선과 다른 층에 배치되어, 상기 제1우회 배선과 전기적으로 연결된, 표시 패널.
  12. 제11항에 있어서,
    상기 제1기판 상에는 제1스토리지 축전판, 및 상기 제1스토리지 축전판의 상부에 배치된 제2스토리지 축전판을 포함하는 스토리지 커패시터가 배치되며,
    상기 제1우회 배선은 상기 제2스토리지 축전판과 동일층에 배치된, 표시 패널.
  13. 제12항에 있어서,
    상기 제2스토리지 축전판은 구동전압라인과 콘택홀을 통해서 연결되며,
    상기 금속층은 상기 구동전압라인과 동일층에 배치된, 표시 패널.
  14. 제11항에 있어서,
    상기 제1기판 상에는 상기 제1관통홀을 사이에 두고 서로 이격된 제1구동전압라인 및 제2구동전압라인이 배치된, 표시 패널.
  15. 제11항에 있어서,
    상기 제1밀봉부의 폭은 상기 금속층의 폭보다 큰, 표시 패널.
  16. 제11항에 있어서,
    상기 제1기판과 상기 제2기판을 접합시키는 것으로, 상기 제1기판의 가장자리를 둘러싸도록 배치된 제2밀봉부;를 더 포함하며, 상기 제2밀봉부의 폭은 상기 제1밀봉부의 폭보다 큰, 표시 패널.
  17. 제11항에 있어서,
    상기 제2기판에는 상기 제1관통홀과 대응되도록 구비된 제2관통홀이 구비된, 표시 패널.
  18. 제11항에 있어서,
    상기 제1우회 배선은 상기 투과영역의 중심을 향해 돌출된 연결부를 포함하며, 상기 금속층은 상기 연결부와 콘택홀을 통해 접속된, 표시 패널.
  19. 제18항에 있어서,
    상기 연결부는 복수로 구비된, 표시 패널.
  20. 제11항에 있어서,
    상기 금속층은 복수의 관통홀을 구비한, 표시 패널.

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