KR101427585B1 - 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법 - Google Patents

박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법 Download PDF

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Abstract

본 발명은 제1 제어 전극, 상기 제1 제어 전극 위에 형성되어 있는 제1 반도체, 그리고 상기 제1 반도체 위에서 서로 마주하는 제1 입력 전극 및 제1 출력 전극을 포함하는 제1 박막 트랜지스터, 그리고 제2 제어 전극, 상기 제2 제어 전극 위에 형성되어 있는 제2 반도체, 상기 제2 반도체 위에서 서로 마주하는 제2 입력 전극 및 제2 출력 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제1 반도체는 다결정 규소를 포함하는 제1 하부 반도체, 그리고 상기 제1 하부 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제1 상부 반도체를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터, 표시부, 구동부, 다결정 반도체, 레이저, 배면 노광

Description

박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치 및 그 제조 방법{THIN FILM TRANSISTOR, DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 표시 장치는 복수의 화소를 포함한다. 각각의 화소는 한 쌍의 전기장 생성 전극과 그 사이에 들어 있는 광학 활성층을 포함한다. 예를 들면 액정 표시 장치는 전기장 생성 전극 사이에 광학 활성층으로 액정층이 있는 액정 축전기를 포함하고, 유기 발광 표시 장치는 전기장 생성 전극 사이에 광학 활성층으로 유기 발광층이 있는 유기 발광 소자를 포함한다.
이러한 표시 장치는 또한 한 쌍을 이루는 전기장 생성 전극 중 하나에 연결되어 전기 신호를 단속하는 스위칭 소자를 포함하며, 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다. 이 때 스위칭 소자는 게이트선으 로부터 주사 신호에 따라 데이터 신호를 데이터선으로부터 받아 화소 전극에 전달하며, 주로 박막 트랜지스터이다.
이러한 전기장 생성 전극과 스위칭 소자, 게이트선 및 데이터선은 하나 이상의 표시판에 형성된다.
스위칭 소자를 포함하는 표시 장치는 또한 게이트선에 주사 신호를 인가하는 게이트 구동부와 데이터선에 데이터 신호를 인가하는 데이터 구동부를 포함한다. 게이트 구동부 및 데이터 구동부도 신호 제어부 따위에서 전송되는 신호에 따라 동작하는데, 최근 들어 전기장 생성 전극 및 스위칭 소자 등과 함께 표시판에 형성되는 경우가 많아지고 있다. 이 경우 이들 구동부는 박막 트랜지스터로 만들어진 복수의 능동 소자를 포함한다.
한편 유기 발광 표시 장치는 스위칭 소자 외에 스위칭 소자로부터 받은 데이터 신호에 따라 유기 발광 소자에 전류를 흘리는 구동 트랜지스터를 더 포함한다.
그런데 화소의 박막 트랜지스터와 구동부의 박막 트랜지스터는 필요한 특성이 서로 다르고, 유기 발광 표시 장치에서 스위칭 트랜지스터와 구동 트랜지스터 또한 갖춰야 할 특성이 서로 다르다. 예컨대 어떤 박막 트랜지스터는 높은 온/오프 전류 비(Ion/Ioff)가 요구되는 반면, 다른 어떤 박막 트랜지스터는 높은 전하 이동도가 요구된다. 그러나 이러한 특성들은 서로 이율배반(trade off) 관계에 있으 므로, 동일한 구조의 박막 트랜지스터가 이러한 특성들을 동시에 충족하기는 어렵다.
이와 같이 서로 다른 특성을 가진 여러 개의 박막 트랜지스터를 하나의 표시판에 형성하기 위하여 서로 다른 구조의 박막 트랜지스터를 서로 다른 공정 및 설비로 형성할 수는 있지만, 이 경우 제조 공정이 복잡해지고 비용 및 시간이 현저하게 늘어난다.
따라서 본 발명이 해결하고자 하는 과제는 서로 다른 특성을 갖춘 복수의 박막 트랜지스터를 하나의 제조 공정 및 설비로 형성하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 제어 전극, 상기 제어 전극 위에 형성되어 있으며 다결정 규소를 포함하는 제1 반도체, 상기 제1 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제2 반도체, 그리고 상기 제2 반도체 위에서 서로 마주하는 입력 전극 및 출력 전극을 포함한다.
상기 제1 반도체의 폭은 상기 제어 전극의 폭과 같거나 작을 수 있다.
상기 제1 반도체의 두께는 100 내지 700Å일 수 있다.
상기 제2 반도체는 상기 입력 전극과 상기 출력 전극 사이에 위치하는 제1 부분, 그리고 상기 입력 전극 또는 상기 출력 전극 하부에 위치하는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 두께가 얇을 수 있다.
상기 박막 트랜지스터는 게이트 구동부 및 데이터 구동부 중 적어도 하나에 위치할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는 제1 제어 전극, 상기 제1 제어 전극 위에 형성되어 있는 제1 반도체, 그리고 상기 제1 반도체 위에서 서로 마주하는 제1 입력 전극 및 제1 출력 전극을 포함하는 제1 박막 트랜지스터, 그리고 제2 제어 전극, 상기 제2 제어 전극 위에 형성되어 있는 제2 반도체, 상기 제2 반도체 위에서 서로 마주하는 제2 입력 전극 및 제2 출력 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제1 반도체는 다결정 규소를 포함하는 제1 하부 반도체, 그리고 상기 제1 하부 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제1 상부 반도체를 포함한다.
상기 제1 하부 반도체의 폭은 상기 제1 제어 전극의 폭과 같거나 작을 수 있다.
상기 제1 상부 반도체는 상기 제1 입력 전극과 상기 제1 출력 전극 사이에 위치하는 제1 부분, 그리고 상기 제1 입력 전극 또는 상기 제1 출력 전극 하부에 위치하는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 두께가 얇을 수 있다.
상기 제2 반도체는 상기 제2 제어 전극과 중첩하며 비정질 규소를 포함하는 제2 하부 반도체, 그리고 상기 제2 하부 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제2 상부 반도체를 포함하고, 상기 제2 하부 반도체의 폭은 상기 제2 제어 전극의 폭과 같거나 작을 수 있다.
상기 제2 상부 반도체는 상기 제2 입력 전극과 상기 제2 출력 전극 사이에 위치하는 제3 부분, 그리고 상기 제2 입력 전극 또는 상기 제2 출력 전극 하부에 위치하는 제4 부분을 포함하고, 상기 제3 부분은 상기 제4 부분보다 두께가 얇을 수 있다.
상기 제1 하부 반도체 및 제2 하부 반도체의 두께는 100 내지 700Å일 수 있다.
상기 표시 장치는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 위에 형성되어 있는 보호막을 더 포함하고, 상기 제1 하부 반도체 및 상기 제2 하부 반도체 중 적어도 하나는 상기 보호막과 접촉되어 있을 수 있다.
상기 제1 박막 트랜지스터는 구동부에 위치하고, 상기 제2 박막 트랜지스터는 표시부에 위치하며, 상기 구동부는 제1 신호선과 연결되어 있는 게이트 구동부, 그리고 상기 제1 신호선과 교차하는 제2 신호선과 연결되어 있는 데이터 구동부를 포함하며, 상기 제1 신호선 및 상기 제2 신호선은 상기 제2 박막 트랜지스터와 연결되어 있을 수 있다.
상기 표시 장치는 상기 제1 박막 트랜지스터와 연결되어 있는 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 개재되어 있는 유기 발광층을 더 포함하고, 상기 제1 제어 전극은 상기 제2 출력 전극과 전기적으로 연결되어 있을 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 제조 방법은 제1 및 제2 제어 전극을 형성하는 단계, 상기 제1 및 제2 제어 전극 위에 게이트 절연막 및 제1 비정질 규소층을 형성하는 단계, 상기 제1 비정질 규소층을 패터닝하여 상기 제1 및 제2 제어 전극과 각각 중첩하며 상기 제1 및 제2 제어 전극의 폭과 같거나 작은 제1 하 부 반도체 및 제2 하부 반도체를 각각 형성하는 단계, 상기 제1 하부 반도체를 결정화하는 단계, 상기 결정화된 제1 하부 반도체 및 상기 제2 하부 반도체 위에 제2 비정질 규소층 및 저항성 접촉층을 형성하는 단계, 상기 제2 비정질 규소층 및 상기 저항성 접촉층을 패터닝하여 상기 제1 하부 반도체 위에 위치하는 제1 상부 반도체 및 제1 저항성 접촉층과 상기 제2 하부 반도체 위에 위치하는 제2 상부 반도체 및 제2 저항성 접촉층을 각각 형성하는 단계, 상기 제1 저항성 접촉층 위에 위치하는 한 쌍의 제1 입력 전극 및 제1 출력 전극과 상기 제2 저항성 접촉층 위에 위치하는 한 쌍의 제2 입력 전극 및 제2 출력 전극을 각각 형성하는 단계, 그리고 상기 제1 입력 전극과 상기 제1 출력 전극 사이 및 상기 제2 입력 전극과 상기 제2 출력 전극 사이에서 노출되어 있는 제1 및 제2 저항성 접촉층을 제거하는 단계를 포함한다.
상기 제1 하부 반도체와 상기 제2 하부 반도체를 형성하는 단계는 상기 제1 제어 전극 및 상기 제2 제어 전극을 마스크로 배면 노광할 수 있다.
상기 제1 하부 반도체를 결정화하는 단계는 레이저를 조사하여 수행할 수 있다.
상기 제1 하부 반도체를 결정화하는 단계 후에 수소 플라스마 처리하는 단계를 더 포함할 수 있다.
상기 제조 방법은 상기 노출된 제1 및 제2 저항성 접촉층을 제거하는 단계 후에 상기 제1 및 제2 입력 전극과 상기 제1 및 제2 출력 전극 위에 절연막을 형성하는 단계, 그리고 상기 절연막 위에 상기 제1 및 제2 출력 전극과 각각 연결되는 제1 및 제2 도전체를 형성하는 단계를 더 포함하고, 상기 절연막을 형성하는 단계 또는 상기 도전체를 형성하는 단계 후에 질소 분위기에서 어닐링하는 단계를 더 포함할 수 있다.
제1 박막 트랜지스터는 상기 제1 제어 전극, 상기 제1 하부 반도체, 상기 제1 상부 반도체, 상기 제1 저항성 접촉층, 상기 제1 입력 전극 및 상기 제1 출력 전극을 포함하고, 제2 박막 트랜지스터는 상기 제2 제어 전극, 상기 제2 하부 반도체, 상기 제2 상부 반도체, 상기 제2 저항성 접촉층, 상기 제2 입력 전극 및 상기 제2 출력 전극을 포함하며, 상기 제1 박막 트랜지스터는 구동부에 위치하고, 상기 제2 박막 트랜지스터는 표시부에 위치할 수 있다.
상기 제조 방법은 상기 제1 출력 전극과 연결되어 있는 제1 전극을 형성하는 단계, 상기 제1 전극 위에 유기 발광층을 형성하는 단계, 그리고 상기 유기 발광층 위에 제2 전극을 형성하는 단계를 더 포함할 수 있다.
하나의 기판 위에 다른 특성이 요구되는 복수의 박막 트랜지스터를 동일한 제조 방법 및 설비를 사용하여 제조할 수 있다.
또한 레이저를 사용하여 반도체를 결정화할 때 제어 전극의 단차 부분에서 반도체에 크랙이 발생할 염려도 없을 뿐만 아니라 결정화가 균일하게 진행될 수 있다. 또한 이로 인해 유효 에너지 밀도가 높아지므로 결정화도가 개선되어 전하 이동도를 높일 수 있다.
또한 결정화의 균일도를 높이기 위해 제어 전극의 두께를 낮출 필요가 없어 서 추가적인 공정이 필요없고 공정 마진을 충분히 확보할 수 있을 뿐만 아니라 게이트 절연막의 두께를 두껍게 할 필요가 없어서 이동 전류를 높이고 유지 용량을 확보할 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
[실시예 1]
먼저, 도 1을 참고하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 개략도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 하나 또는 두 개의 표시판으로 이루어진 표시판부(panel unit)(300)를 포함한다.
표시판부(300)는 복수의 화소(pixel), 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 게이트 구동부(400) 및 데이터 구동부(500)를 포함한다.
게이트선(G1-Gn)은 게이트 신호를 전달하고, 데이터선(D1-Dm)은 데이터 신호를 전달하며 게이트선(G1-Gn)과 교차한다.
화소(PX)는 게이트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며 대략 행렬의 형태로 배열되어 있다. 각각의 화소(PX)는 박막 트랜지스터로 만들어진 스위칭 소자(도시하지 않음)를 포함한다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 있으며, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 데이터 신호를 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400) 및 데이터 구동부(500)는 신호를 생성하고 제어하기 위한 복수의 박막 트랜지스터(도시하지 않음)를 포함한다.
그럼 도 2를 참고하여 본 발명의 한 실시예에 따른 액정 표시 장치에 대하여 상세하게 설명한다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소를 나타낸 등 가 회로도이다.
우선, 본 실시예에 따른 액정 표시 장치의 표시판부(300)는 서로 마주하는 하부 표시판(100) 및 상부 표시판(200)과 그 사이에 들어 있는 액정층(3)을 포함한다.
각 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)에 연결된 스위칭 소자인 박막 트랜지스터(Qp)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.
스위칭 박막 트랜지스터(Qp)는 하부 표시판(100)에 구비되어 있는 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.
그러면 도 3을 참고하여, 본 발명의 한 실시예에 따른 표시 장치에서 구동부의 박막 트랜지스터와 표시부에 위치하는 화소의 스위칭 박막 트랜지스터의 구조에 대하여 설명한다.
도 3은 본 발명의 한 실시예에 따른 표시 장치에서 구동부 및 화소에 각각 형성되어 있는 박막 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
이하, 구동부의 박막 트랜지스터(Qd)와 화소의 박막 트랜지스터(Qp)를 구별하기 위하여, 구동부의 박막 트랜지스터(Qd)에는 '회로'라는 용어를 붙이고, 화소 의 박막 트랜지스터(Qp)에는 '화소'라는 용어를 붙인다.
절연 기판(110) 위에 회로 제어 전극(124a) 및 화소 제어 전극(124b)이 형성되어 있다. 화소 제어 전극(124b)은 게이트선(도시하지 않음)과 연결되어 있다.
회로 제어 전극(124a) 및 화소 제어 전극(124b) 위에는 질화규소 또는 산화규소 따위로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 회로 반도체(154a)와 화소 반도체(154b)가 형성되어 있다.
회로 반도체(154a)는 회로 제어 전극(124a)과 중첩하며 다결정 규소(polycrystalline silicon)로 만들어진 하부 회로 반도체(155a)와 수소화 비정질 규소(hydrogenated amorphous silicon)로 만들어진 상부 회로 반도체(156a)를 포함한다. 하부 회로 반도체(155a)의 다결정 규소는 비정질 규소를 레이저 조사 등으로 결정화함으로써 만들어질 수 있다.
화소 반도체(154b)는 화소 제어 전극(124b)과 중첩하며 수소화 비정질 규소로 만들어진 하부 화소 반도체(155b)와 상부 화소 반도체(156b)를 포함한다.
이 때 하부 회로 반도체(155a)의 폭은 회로 제어 전극(124a)의 폭과 같거나 그보다 작을 수 있으며, 하부 화소 반도체(155b)의 폭은 화소 제어 전극(124b)의 폭과 같거나 그보다 작을 수 있다. 이러한 하부 회로 반도체(155a) 및 하부 화소 반도체(155b)는 후술하는 바와 같이 회로 제어 전극(124a) 및 화소 제어 전극(124b)을 마스크로 하여 배면 노광함으로써 형성될 수 있다.
이와 같이 하부 회로 반도체(155a)의 폭이 회로 제어 전극(124a)의 폭과 같 거나 그보다 작게 함으로써 하부 회로 반도체(155a)를 레이저를 조사하여 결정화할 때 회로 제어 전극(124a)으로 인해 하부 회로 반도체(155a)가 단락되거나 불균일하게 결정화되는 것을 방지할 수 있다.
만일 하부 회로 반도체(155a)의 폭이 회로 제어 전극(124a)의 폭보다 큰 경우, 하부 회로 반도체(155a)는 회로 제어 전극(124a) 상부뿐만 아니라 회로 제어 전극(124a)이 위치하지 않는 부분까지 덮게 된다. 이 경우, 회로 반도체(155a)에 레이저를 조사할 때 회로 반도체(155a) 중 회로 제어 전극(124a)의 경사진 부분의 상부에 위치하는 부분에 스트레스(stress)가 집중되면서 크랙이 발생하여 반도체가 단락될 수 있다. 또한 회로 반도체(155a)에 레이저를 조사할 때, 회로 반도체(155a) 하부에 회로 제어 전극(124a)이 위치하는 부분과 위치하지 않는 부분 사이에 열전도율 및 열용량이 달라져서 결정성이 불균일해질 수 있다. 이 경우 전하 이동성(mobility)에 영향을 미쳐 박막 트랜지스터 특성이 불량해질 수 있다.
이러한 단락 또는 결정성 불균일을 해결하기 위하여 제어 전극의 두께를 얇게 형성하는 방안을 고려해 볼 수 있으나 이 경우 게이트선의 저항이 증가하여 신호 지연을 발생시킬 수 있다. 또한 제어 전극의 단차를 낮추기 위하여 경사각(tapered angle)을 작게 할 수는 있지만 이 경우 제어 전극을 식각하기 위한 추가적인 공정 방안이 필요할 뿐만 아니라 공정 마진이 작아질 수 있다. 또한 회로 제어 전극(124a)이 위치하는 부분과 그렇지 않은 부분 사이에 열전도율 및 열용량 차이를 줄이기 위하여 게이트 절연막을 두껍게 형성할 수 있으나 이 경우 절연막 두께가 두꺼워짐에 따라 이동 전류가 감소될 수 있고 게이트 절연막을 사이에 두고 형성되는 유전체의 유지 용량이 줄어들어 별도의 유지 전극을 크게 형성해야 하고 이로 인해 개구율이 줄어들 수 있다. 따라서 이러한 해결책은 상술한 문제점을 근본적으로 해결할 수 없다.
본 발명의 실시예에서는 하부 회로 반도체(155a)의 폭이 회로 제어 전극(124a)의 폭과 같거나 그보다 작게 형성함으로써 하부 회로 반도체(155a)는 회로 제어 전극(124a)의 상부에만 위치하고 하부 회로 반도체(155a)가 형성되지 않은 부분 및 회로 제어 전극(124a)의 경사진 부분의 상부에는 위치하지 않는다. 이에 따라 하부 회로 반도체(155a)는 회로 제어 전극(124a)의 단차 부분에서 크랙이 발생할 염려가 없을 뿐만 아니라, 회로 제어 전극(124a) 위에만 존재하게 되므로 결정화가 균일하게 진행될 수 있다. 또한 이로 인해 하부 회로 반도체(155a)에 레이저 조사시 유효 에너지 밀도가 높아지므로 결정화도가 개선되어 전하 이동도를 높일 수 있다. 또한 제어 전극의 두께를 낮출 필요가 없어서 추가적인 공정이 필요없고 공정 마진을 충분히 확보할 수 있다. 또한 게이트 절연막의 두께를 두껍게 할 필요가 없어서 이동 전류를 높이고 유지 용량을 확보할 수 있다.
하부 회로 반도체(155a)와 하부 화소 반도체(155b)는 약 100 내지 700Å 두께를 가질 수 있다. 두께가 100Å보다 얇은 경우 박막 트랜지스터의 채널 형성이 불완전할 수 있고, 700Å보다 두꺼운 경우 회로 반도체(154a)에 레이저 빔을 조사하여 결정화할 때 레이저 빔이 회로 반도체(154a)의 하부까지 침투하지 못하여 규소의 용융(melting) 및 재결정화가 효율적으로 이루어지지 못하고 이에 따라 결정화가 불완전하게 이루어져 박막 트랜지스터의 특성에 영향을 미칠 수 있다.
회로 반도체(154a), 화소 반도체(154b) 및 게이트 절연막(140) 위에는 회로 입력 전극(173a), 회로 출력 전극(175a), 화소 입력 전극(173b) 및 화소 출력 전극 (175b)이 형성되어 있다.
회로 입력 전극(173a)과 회로 출력 전극(175a)은 상부 회로 반도체(156a) 위에 위치하고 간격을 두고 서로 마주하며 그 간격을 통하여 상부 회로 반도체(156a)의 일부가 노출된다. 그러나 경우에 따라 하부 회로 반도체(155a)의 일부가 노출될 수도 있다.
이 때 상부 회로 반도체(156a)는 회로 입력 전극(173a)과 회로 출력 전극(175a) 사이에 위치하는 제1 부분과 회로 입력 전극(173a) 및 회로 출력 전극(175a) 하부에서 이들과 각각 중첩하는 제2 부분을 포함하며, 이 때 제1 부분은 제2 부분보다 두께가 얇다. 그러나 경우에 따라 상부 회로 반도체(156a)의 제1 부분이 완전히 제거될 수도 있다. 이는 후술하는 백 채널 에치(back channel etch, BCE)에 의한 것이다.
화소 입력 전극(173b)과 화소 출력 전극(175b)은 상부 화소 반도체(156b) 위에 위치하고 간격을 두고 서로 마주하며 그 간격을 통해서 상부 화소 반도체(156b)의 일부가 노출된다. 그러나 경우에 따라 하부 화소 반도체(155b)의 일부가 노출될 수도 있다.
상부 화소 반도체(156b)는 화소 입력 전극(173b)과 화소 출력 전극(175b) 사이에 위치하는 제3 부분과 화소 입력 전극(173b) 및 화소 출력 전극(175b) 하부에 위치하며 이들과 각각 중첩하는 제4 부분을 포함하며, 이 때 제3 부분은 제4 부분 보다 두께가 얇다. 그러나 경우에 따라 상부 화소 반도체(156b)의 제3 부분이 완전히 제거될 수도 있다. 이는 후술하는 백 채널 에치에 의한 것이다.
회로 입력 전극(173a)과 상부 회로 반도체(156a) 사이, 회로 출력 전극(175a)과 상부 회로 반도체(156a) 사이, 화소 입력 전극(173b)과 상부 화소 반도체(156b) 사이, 화소 출력 전극(175b)과 상부 화소 반도체(156b) 사이에는 각각 저항성 접촉 부재(163a, 165a, 163b, 165b)가 형성되어 있다. 저항성 접촉 부재(163a, 165a, 163b, 165b)는 인(P) 따위의 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소, n+ 결정화 규소 또는 실리사이드 따위로 만들어질 수 있다.
저항성 접촉 부재(163a, 165a, 163b, 165b)는 화소 입력 전극(173b)을 포함하는 데이터선, 화소 출력 전극(175b), 회로 입력 전극(173a) 및 회로 출력 전극(175a)과 실질적으로 동일한 평면 모양을 가질 수 있다.
상부 회로 반도체(156a)는 회로 입력 전극(173a)과 회로 출력 전극(175a) 사이를 제외하고는 회로 입력 전극(173a) 및 회로 출력 전극(175a)과 실질적으로 동일한 평면 모양을 가질 수 있으며, 상부 화소 반도체(156b)는 화소 입력 전극(173b)과 화소 출력 전극(175b) 사이를 제외하고는 화소 입력 전극(173b)과 화소 출력 전극(175b)과 실질적으로 동일한 평면 모양을 가질 수 있다.
회로 입력 전극(173a), 회로 출력 전극(175a), 화소 입력 전극(173b) 및 화소 출력 전극(175b) 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 회로 입력 전극(173a), 회로 출력 전극(175a) 및 화소 출력 전극(175b)을 각각 드러내는 복수의 접촉 구멍(183, 184, 185)이 형성되어 있다.
보호막(180) 위에는 접촉 구멍(183, 184)을 통하여 회로 입력 전극(173a) 및 회로 출력 전극(175a)과 각각 연결되어 있는 도전체(192, 193)와 접촉 구멍(185)을 통하여 화소 출력 전극(175b)과 연결되어 있는 화소 전극(191)이 형성되어 있다.
이러한 표시 장치에서, 회로 제어 전극(124a), 회로 입력 전극(173a) 및 회로 출력 전극(175a)은 회로 반도체(154a)와 함께 구동부의 박막 트랜지스터(Qd)를 이룬다. 이 때 구동부의 박막 트랜지스터(Qd)의 채널은 다결정 규소로 만들어진 하부 회로 반도체(155a)에 형성된다.
마찬가지로, 화소 제어 전극(124b), 화소 입력 전극(173b) 및 화소 출력 전극(175b)은 화소 반도체(154b)와 함께 화소의 스위칭 박막 트랜지스터(Qp)를 이룬다. 이 때 화소의 스위칭 박막 트랜지스터(Qp)의 채널은 비정질 규소로 만들어진 하부 화소 반도체(155b)에 형성된다.
이와 같이 본 발명의 실시예에 따르면, 구동부의 박막 트랜지스터(Qd)의 채널은 다결정 규소에 형성되고 화소의 박막 트랜지스터(Qp)의 채널은 비정질 규소에 형성되므로 구동부의 박막 트랜지스터(Qd)와 화소의 박막 트랜지스터(Qp)의 채널은 결정질이 다른 반도체에 형성된다.
구동부의 박막 트랜지스터(Qd)의 채널은 다결정 규소에 형성됨으로써 높은 전하 이동도(carrier mobility) 및 안정성(stability)을 확보할 수 있다. 또한 구동시 계속적인 양(positive) 전압의 인가에 의해 발생하는 게이트 바이어스 및 열에 의한 스트레스를 받더라도 트랜지스터의 열화가 적고, 이에 따라 문턱 전압(threshold voltage, Vth)을 균일하게 유지하고 잔상(image sticking) 및 수명 단축을 방지할 수 있다.
한편, 화소의 박막 트랜지스터(Qp)의 채널은 비정질 규소에 형성됨으로써 온/오프 전류 비(Ion/Ioff ratio)를 높일 수 있고 누설 전류를 줄일 수 있다. 따라서 데이터 전압의 감소를 방지하고 크로스 토크를 줄일 수 있다.
본 실시예에서는 설명의 편의상 구동부의 박막 트랜지스터(Qd) 1개와 화소의 박막 트랜지스터(Qp) 1개 만을 도시하였지만 이들 외에 적어도 하나의 박막 트랜지스터를 더 포함할 수 있다.
그러면 도 3에 도시한 표시 장치를 제조하는 방법에 대하여 도 4 내지 도 12를 참고하여 상세하게 설명한다.
도 4 내지 도 12는 도 3의 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 단면도이다.
도 4를 참고하면, 절연 기판(110) 위에 화소 제어 전극(124b)을 포함하는 게이트선(도시하지 않음)과 회로 제어 전극(124a)을 형성한다.
다음 도 5를 참고하면, 회로 제어 전극(124a)과 화소 제어 전극(124b) 위에 게이트 절연막(140) 및 하부 반도체 층(150p)을 적층하고, 그 위에 감광막(30)을 도포한다.
이어서 기판(110) 하부에서 광을 조사하는 배면 노광을 실시한다. 이 때 배면 노광은 화소 제어 전극(124b)을 포함하는 게이트선과 회로 제어 전극(124a)을 마스크로 하여 수행된다. 이어서 감광막(30)을 현상한 후, 감광 패턴(도시하지 않 음)을 사용하여 하부 반도체 층(150p)을 식각하여 하부 회로 반도체(155a) 및 하부 화소 반도체(155b)를 형성한다.
이 때 하부 회로 반도체(155a)는 회로 제어 전극(124a)과 실질적으로 동일한 평면 모양으로 형성되고, 하부 회로 반도체(155a)의 폭은 회로 제어 전극(124a)의 폭과 같거나 측면 식각을 고려하여 그보다 작을 수 있다. 마찬가지로 하부 화소 반도체(155b)는 화소 제어 전극(124b)을 포함한 게이트선과 실질적으로 동일한 평면 모양으로 형성되고, 하부 화소 반도체(155b)의 폭은 화소 제어 전극(124a)을 포함한 게이트선의 폭과 같거나 측면 식각을 고려하여 그보다 작을 수 있다.
다음 도 6을 참고하면, 구동부의 박막 트랜지스터(Qd) 위에서 레이저를 조사하여 하부 회로 반도체(155a)를 결정화한다. 이 때 레이저는 기판 상부에 배치되고 구동부 위에서 주사(scanning)하는 방식으로 수행되므로 표시부에는 조사되지 않는다. 레이저는 특히 한정되지 않으나, 예컨대 엑시머 레이저(excimer laser) 또는 파장이 약 450nm 이상인 펄스 타입의 다이오드 펌프 고체 레이저(diode pumped solid state laser, DPSS) 등을 사용할 수 있다.
이 때 상술한 바와 같이 하부 회로 반도체(155a)의 폭이 회로 제어 전극(124a)의 폭과 같거나 그보다 작기 때문에 하부 회로 반도체(155a)에 레이저를 조사하여 결정화할 때 회로 제어 전극(124a)으로 인해 하부 회로 반도체(155a)가 단락되거나 불균일하게 결정화되는 것을 방지할 수 있다.
이어서, 기판 전면에 수소 플라스마 처리를 한다. 수소 플라스마 처리는 결정화된 하부 회로 반도체(155a)에 존재하는 결함(defect)을 줄일 수 있다.
다음 도 7을 참고하면, 하부 회로 반도체(155a) 및 하부 화소 반도체(155b) 위에 상부 반도체 층(150q), 저항성 접촉층(160) 및 도전층(170)을 차례로 적층하고, 그 위에 감광막(40)을 도포한다.
이어서 감광막(40) 위에 마스크(50)를 배치하고 노광한다. 이 때 마스크(50)는 투광 영역(50a)과 차광 영역(50b) 외에 반투광 영역(50c)을 가진다. 반투광 영역(50c)에는 슬릿 패턴(slit pattern), 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비될 수 있다. 슬릿 패턴을 사용할 때에는 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다.
다음 도 8을 참고하면, 마스크(50)를 제거하고 노광된 감광막(40)을 현상하여 제1 감광 패턴(41a)과 제1 감광 패턴(41a)보다 두께가 얇은 제2 감광 패턴(41b)을 형성한다. 제1 감광 패턴(41a)은 화소 입력 전극(173b)을 포함한 데이터선(도시하지 않음), 화소 출력 전극(175b), 회로 입력 전극(173a) 및 회로 출력 전극(175a)이 형성될 위치에 형성되고, 제2 감광 패턴(41b)은 화소 입력 전극(173b)과 화소 출력 전극(175b)이 형성될 부분의 사이 및 회로 입력 전극(173a)과 회로 출력 전극(175a)이 형성될 부분의 사이에 형성된다.
제1 감광 패턴(41a)과 제2 감광 패턴(41b)의 두께 비는 공정 조건에 따라 달라질 수 있으나, 제2 감광 패턴(41b)의 두께를 제1 감광 패턴(41a)의 1/2 이하로 하는 것이 바람직하다.
이어서, 제1 및 제2 감광 패턴(41a, 41b)을 마스크로 하여 도전층(170), 저 항성 접촉층(160) 및 상부 반도체 층(150q)을 차례로 식각하여 복수의 도전 패턴(174a, 174b), 복수의 저항성 접촉 패턴(164a, 164b), 상부 회로 반도체(156a) 및 상부 화소 반도체(156b)를 형성한다. 이 때 하부 회로 반도체(155a) 및 하부 화소 반도체(155b) 중 제1 및 제2 감광 패턴(41a, 41b)으로 덮이지 않은 부분도 함께 식각된다.
다음 도 9를 참고하면, 애싱(ashing)과 같은 에치 백(etch back) 공정을 사용하여 제2 감광 패턴(41b)을 제거한다. 이 때 제1 감광 패턴(41a)도 어느 정도 얇아진다.
다음 도 10을 참고하면, 남아있는 제1 감광 패턴(41a)을 마스크로 하여 도전 패턴(174a, 174b)을 식각하여 회로 입력 전극(173a), 회로 출력 전극(175a), 화소 입력 전극(173b) 및 화소 출력 전극(175b)을 형성하고, 회로 입력 전극(173a)과 회로 출력 전극(175a) 사이에 위치한 저항성 접촉 패턴(164a) 및 화소 입력 전극(173b)과 화소 출력 전극(175b) 사이에 위치한 저항성 접촉 패턴(164b)을 노출한다.
이어서 저항성 접촉 패턴(164a, 164b)의 노출 부분을 건식 식각하고 그 하부에 위치한 상부 회로 반도체(156a) 및 상부 화소 반도체(156b)를 각각 노출한다. 이 때 저항성 접촉 패턴(164a, 164b) 하부에 위치한 상부 회로 반도체(156a)와 상부 화소 반도체(156b)도 함께 식각될 수 있으므로 상부 회로 반도체(156a) 및 상부 화소 반도체(156b)의 노출된 부분은 두께가 어느 정도 얇아질 수 있다. 이를 백 채널 에치라고 한다.
다음 도 12를 참고하면, 기판 전면에 보호막(180)을 적층하고 사진 식각하여 회로 입력 전극(173a), 회로 출력 전극(175a) 및 화소 출력 전극(175b)을 각각 노출하는 접촉 구멍(183, 184, 185)을 형성한다.
다음, 도 3을 참고하면, 보호막(180) 위에 도전층을 적층하고 사진 식각하여 접촉 구멍(183, 184)을 통하여 회로 입력 전극(173a) 및 회로 출력 전극(175a)과 각각 연결되는 도전체(192, 193)와 접촉 구멍(185)을 통하여 화소 출력 전극(175b)과 연결되는 화소 전극(191)을 형성한다.
이 때, 보호막(180)을 형성하는 단계 후 또는 도전체(192, 193) 및 화소 전극(191)을 형성하는 단계 후에 기판을 어닐링(annealing)할 수 있다. 어닐링은 질소 기체와 같은 불활성 분위기에서 약 300도의 온도에서 수행할 수 있다. 어닐링은 회로 반도체(154a)와 화소 반도체(154b)의 규소들을 재배열함으로써 규소들 결합 사이에 존재하는 결함을 줄여 누설 전류를 줄일 수 있다.
이와 같이 본 발명의 실시예에 따른 박막 트랜지스터는 하나의 기판 위에 다른 특성이 요구되는 구동부 박막 트랜지스터와 표시부 박막 트랜지스터를 동일한 제조 방법 및 설비를 사용하여 제조할 수 있다. 이에 따라 이러한 구동부 박막 트랜지스터를 포함하는 게이트 구동부 및 데이터 구동부를 기판 위에 집적할 수 있으므로 표시 장치의 제조 원가를 낮출 수 있다.
또한 본 실시예에서는 반도체 층과 데이터선을 하나의 마스크로 제조하는 4매 마스크 방법에 대하여만 설명하였지만, 이에 한정되지 않고 반도체 층과 데이터선을 별도의 마스크로 제조하는 5매 마스크 방법 또는 보호막과 화소 전극을 하나 의 마스크로 제조하는 3매 마스크 방법에도 동일하게 적용할 수 또한 본 실시예에서는 액정 표시 장치를 예시적으로 설명하였지만, 이에 한정되지 않고 유기 발광 표시 장치 및 전기 영동 표시 장치 따위의 구동부와 표시부를 포함하는 모든 표시 장치에 동일하게 적용할 수 있다.
[실시예 2]
이하, 본 발명의 다른 실시예에 대하여 도 13 내지 도 15를 참고하여 설명한다. 본 실시예는 능동형 유기 발광 표시 장치에 관한 것이다. 전술한 실시예와 중복되는 설명은 생략하며, 동일한 구성 요소는 동일한 도면 부호를 사용하여 설명한다.
도 20은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 20을 참고하면, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함한다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 복수의 게이트선(121), 데이터 신호를 전달하는 복수의 데이터선(171) 및 구동 전압을 전달하는 복수의 구동 전압선(driving voltage line)(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)과 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 스위칭 트랜지스터(Qs), 구동 트랜지스터(Qdd), 유지 축전 기(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)(LD)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qdd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)에 인가되는 주사 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 트랜지스터(Qdd)에 전달한다.
구동 트랜지스터(Qdd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(LD)에 연결되어 있다. 구동 트랜지스터(Qdd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qdd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qdd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(LD)는 구동 트랜지스터(Qdd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(LD)는 구동 트랜지스터(Qdd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qdd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이다. 그러나 스위칭 트랜지스터(Qs)와 구동 트랜지스터(Qdd) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs, Qdd), 축전기(Cst) 및 유기 발광 다이오드(LD)의 연결 관계가 바뀔 수 있다.
그러면 도 13에 도시한 유기 발광 표시 장치의 상세 구조에 대하여 도 14 및 도 15를 도 13과 함께 참고하여 상세하게 설명한다.
도 14는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 15는 도 14의 유기 발광 표시 장치를 XV-XV 선을 따라 자른 단면도이다.
이하, 스위칭 박막 트랜지스터(Qs)에는 '스위칭'이라는 용어를 붙이고, 구동 박막 트랜지스터(Qdd)에는 '구동'이라는 용어를 붙인다.
절연 기판(110) 위에 복수의 게이트선(121)과 복수의 구동 제어 전극(124d)을 포함한다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 뻗어 있는 스위칭 제어 전극(124c)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다.
구동 제어 전극(124d)은 게이트선(121)과 분리되어 있으며 어느 한쪽으로 길게 뻗은 유지 전극(127)을 포함한다.
게이트선(121) 및 구동 제어 전극(124d) 위에는 질화규소 또는 산화규소 따 위로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 스위칭 반도체(154c)와 구동 반도체(154d)가 형성되어 있다.
스위칭 반도체(154c)는 스위칭 제어 전극(124c)과 중첩하며 비정질 규소로 만들어진 하부 스위칭 반도체(157c)와 상부 스위칭 반도체(158c)를 포함한다.
구동 반도체(154d)는 구동 제어 전극(124d)과 중첩하며 다결정 규소로 만들어진 하부 구동 반도체(157d)와 비정질 규소로 만들어진 상부 구동 반도체(158d)를 포함한다. 하부 구동 반도체(157d)의 다결정 규소는 비정질 규소를 레이저 조사 등으로 결정화함으로써 만들어질 수 있다.
이 때 하부 스위칭 반도체(157c)의 폭은 스위칭 제어 전극(124c)의 폭과 같거나 그보다 작을 수 있으며, 하부 구동 반도체(157d)의 폭은 화소 제어 전극(124d)의 폭과 같거나 그보다 작을 수 있다.
이와 같이 하부 구동 반도체(157d)의 폭이 구동 제어 전극(124d)의 폭과 같거나 그보다 작게 함으로써 하부 구동 반도체(157d)에 레이저를 조사하여 결정화할 때 구동 제어 전극(124d)으로 인해 하부 구동 반도체(157d)가 단락되거나 불균일하게 결정화되는 것을 방지할 수 있다.
하부 스위칭 반도체(157c)와 하부 구동 반도체(157d)는 약 100 내지 700Å 두께를 가질 수 있다.
상부 스위칭 반도체(158c) 위에는 한 쌍의 저항성 접촉 부재(163c, 165c)가 형성되어 있고, 상부 구동 반도체(158d) 위에는 한 쌍의 저항성 접촉 부재(163d, 165d)가 형성되어 있다.
저항성 접촉 부재(163c, 163c, 165d, 165d) 및 게이트 절연막(140) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172), 복수의 스위칭 출력 전극(175c) 및 복수의 구동 출력 전극(175d)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 스위칭 제어 전극(124c)을 향하여 뻗은 복수의 스위칭 입력 전극(173c)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다.
구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 구동 전압선(172)은 구동 제어 전극(124d)을 향하여 뻗은 복수의 구동 입력 전극(173d)을 포함하며, 유지 전극(127)과 중첩된 부분을 포함한다.
스위칭 출력 전극(175c)과 구동 출력 전극(175d)은 서로 분리되어 있고 데이터선(171) 및 구동 전압선(172)과도 분리되어 있다.
스위칭 입력 전극(173c)과 스위칭 출력 전극(175c)은 상부 스위칭 반도체(158c) 위에서 소정 간격을 두고 마주하며 그 사이에서 상부 스위칭 반도체(158c)의 일부를 노출한다. 그러나 경우에 따라 하부 스위칭 반도체(157c)의 일부가 노출될 수도 있다.
상부 스위칭 반도체(158c)는 스위칭 입력 전극(173c)과 스위칭 출력 전극(175c) 사이에 위치하는 제1 부분과 스위칭 입력 전극(173c) 및 스위칭 출력 전 극(175c) 하부에서 이들과 각각 중첩하는 제2 부분을 포함하며, 이 때 제1 부분은 제2 부분보다 두께가 얇다. 그러나 경우에 따라 상부 스위칭 반도체(158c)의 제1 부분이 완전히 제거될 수도 있다. 이는 백 채널 에치에 의한 것이다.
구동 입력 전극(173d)과 구동 출력 전극(175d)은 상부 구동 반도체(158d) 위에서 소정 간격을 두고 마주하며 그 사이에서 상부 구동 반도체(158d)를 노출한다. 그러나 경우에 따라 하부 구동 반도체(157d)의 일부가 노출될 수도 있다.
상부 구동 반도체(158d)는 구동 입력 전극(173d)과 구동 출력 전극(175d) 사이에 위치하는 제3 부분과 구동 입력 전극(173d) 및 구동 출력 전극(175d)과 각각 중첩하는 제4 부분을 포함하며, 이 때 제3 부분은 제4 부분보다 두께가 얇다. 그러나 경우에 따라 상부 구동 반도체(158d)의 제3 부분이 완전히 제거될 수도 있다. 이는 후술하는 백 채널 에치에 의한 것이다.
스위칭 입력 전극(173c)을 포함하는 데이터선(171), 스위칭 출력 전극(175c), 구동 입력 전극(173d)을 포함하는 구동 전압선(172) 및 구동 출력 전극(175d) 위에는 보호막(180)이 형성되어 있다. 보호막(180)에는 데이터선(171)의 끝 부분(179), 스위칭 출력 전극(175c) 및 구동 출력 전극(175d)을 각각 드러내는 복수의 접촉 구멍(182, 185c, 185d)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)과 구동 제어 전극(124d)을 각각 드러내는 복수의 접촉 구멍(181, 186)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(191), 복수의 연결 부재(85) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(191)은 접촉 구멍(185d)을 통하여 구동 출력 전극(175d)과 물리적·전기적으로 연결되어 있고, 연결 부재(85)는 접촉 구멍(186, 185c)을 통하여 구동 제어 전극(124d) 및 스위칭 출력 전극(175c)과 연결되어 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결되어 있다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
화소 전극(191) 및 보호막(180) 위에는 절연막(361)이 형성되어 있다. 절연막(361)은 화소 전극(191) 가장자리 주변을 둘러싸는 개구부(365)를 가진다.
개구부(365)에는 유기 발광 부재(370)가 형성되어 있다. 유기 발광 부재(370)는 발광층(도시하지 않음) 및 발광층의 효율을 개선하기 위한 복수의 부대층(도시하지 않음)을 포함한다.
유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다.
공통 전극(270) 위에는 밀봉층(encapsulation layer)(도시하지 않음)이 형성될 수 있다. 밀봉층은 유기 발광 부재(370) 및 공통 전극(270)을 밀봉(encapsulation)하여 외부로부터 수분 및/또는 산소가 침투하는 것을 방지할 수 있다.
이러한 유기 발광 표시 장치에서, 게이트선(121)에 연결되어 있는 스위칭 제어 전극(124c), 데이터선(171)에 연결되어 있는 스위칭 입력 전극(173c) 및 스위칭 출력 전극(175c)은 스위칭 반도체(154c)와 함께 스위칭 박막 트랜지스터(Qs)를 형성하며, 스위칭 박막 트랜지스터(Qs)의 채널은 비정질 규소로 만들어진 하부 스위칭 반도체(157c)에 형성된다.
마찬가지로, 스위칭 출력 전극(175c)에 연결되어 있는 구동 제어 전극(124d), 구동 전압선(172)에 연결되어 있는 구동 입력 전극(173d) 및 화소 전극(191)에 연결되어 있는 구동 출력 전극(175d)은 구동 반도체(154d)와 함께 구동 박막 트랜지스터(Qdd)를 형성하며, 구동 박막 트랜지스터(Qdd)의 채널은 다결정 규소로 만들어진 하부 구동 반도체(157d)에 형성된다.
화소 전극(191), 유기 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 애노드, 공통 전극(270)이 캐소드가 되거나 반대로 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 된다. 또한 서로 중첩하는 유지 전극(127)과 구동 전압선(172)은 유지 축전기(Cst)를 이룬다.
이와 같이 스위칭 박막 트랜지스터(Qs)의 채널은 비정질 규소에 형성됨으로써 누설 전류를 줄이고 데이터 전압이 감소되는 것을 방지할 수 있으며, 구동 박막 트랜지스터(Qdd)의 채널은 다결정 규소에 형성됨으로써 높은 전하 이동도 및 안정성을 가질 수 있고 이에 따라 발광 소자에 흐르는 전류량을 늘릴 수 있어서 휘도를 높일 수 있다.
본 실시예에 따른 유기 발광 표시 장치에서 스위칭 박막 트랜지스터(Qs)는 전술한 실시예의 표시부의 박막 트랜지스터(Qp)와 동일한 방법으로 제조될 수 있고, 구동 박막 트랜지스터(Qdd)는 전술한 실시예의 구동부의 박막 트랜지스터(Qd)와 동일한 방법으로 제조될 수 있으며, 여기서 제조 방법에 대한 설명은 생략한다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 개략도이고,
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 하나의 화소에 대한 등가 회로도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치에서 구동부 및 표시부에 각각 형성되어 있는 박막 트랜지스터(Qd, Qp)의 구조를 개략적으로 보여주는 단면도이고,
도 4 내지 도 12는 도 3의 표시 장치를 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 단면도이고,
도 13은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 등가 회로도이고,
도 14는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 배치도이고,
도 15는 도 14의 유기 발광 표시 장치를 XV-XV 선을 따라 자른 단면도이다.
<도면 부호의 설명>
110: 절연 기판 124a: 회로 제어 전극
124b: 화소 제어 전극 124c: 스위칭 제어 전극
124d: 구동 제어 전극 140: 게이트 절연막
154a: 회로 반도체 154b: 화소 반도체
154c: 스위칭 반도체 154d: 구동 반도체
155a: 하부 회로 반도체 155b: 하부 화소 반도체
156a: 상부 회로 반도체 156b: 상부 화소 반도체
157c: 하부 스위칭 반도체 157d: 하부 구동 반도체
158c: 상부 스위칭 반도체 158d: 상부 구동 반도체
163a,163b,163c,163d,165a,165b,165c,165d: 저항성 접촉 부재
173a: 회로 입력 전극 173b: 화소 입력 전극
173c: 스위칭 입력 전극 173d: 구동 입력 전극
175a: 회로 출력 전극 175b: 화소 출력 전극
175c: 스위칭 출력 전극 175d: 구동 출력 전극
85: 연결 부재
181, 182, 183, 184, 185, 185d, 186: 접촉 구멍
191: 화소 전극 270: 공통 전극
361: 절연막 370: 유기 발광 부재
Qp: 표시부의 박막 트랜지스터 Qd: 구동부의 박막 트랜지스터
Qs: 스위칭 박막 트랜지스터 Qdd: 구동 박막 트랜지스터
LD: 유기 발광 다이어드 Vss: 공통 전압
Cst: 유지 축전기

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 절연 기판 위에 배치되어 있는 제1 제어 전극 및 제2 제어 전극,
    상기 제1 제어 전극 및 상기 제2 제어 전극 위에 배치되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 배치되어 있는 제1 반도체 및 제2 반도체,
    상기 제1 반도체 위에 배치되어 있는 제1 저항성 접촉 부재,
    상기 제2 반도체 위에 배치되어 있는 제2 저항성 접촉 부재,
    상기 제1 저항성 접촉 부재 위에 배치되어 있으며, 서로 마주하는 제1 입력 전극 및 제1 출력 전극,
    상기 제2 저항성 접촉 부재 위에 배치되어 있으며, 서로 마주하는 제2 입력 전극 및 제2 출력 전극을 포함하고,
    상기 제1 제어 전극, 상기 제1 반도체, 상기 제1 입력 전극 및 상기 제1 출력 전극은 제1 박막 트랜지스터를 이루고,
    상기 제2 제어 전극, 상기 제2 반도체, 상기 제2 입력 전극 및 상기 제2 출력 전극은 제2 박막 트랜지스터를 이루며,
    상기 제1 반도체는
    다결정 규소를 포함하는 제1 하부 반도체, 그리고
    상기 제1 하부 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제1 상부 반도체를 포함하고,
    상기 제2 반도체는
    비정질 규소를 포함하는 제2 하부 반도체, 그리고
    상기 제2 하부 반도체 위에 형성되어 있으며 비정질 규소를 포함하는 제2 상부 반도체를 포함하고,
    상기 제1 하부 반도체 및 상기 제2 하부 반도체는 동일한 층에 배치되어 있는 표시 장치.
  7. 제6항에서,
    상기 제1 하부 반도체의 폭은 상기 제1 제어 전극의 폭과 같거나 작은 표시 장치.
  8. 제7항에서,
    상기 제1 상부 반도체는
    상기 제1 입력 전극과 상기 제1 출력 전극 사이에 위치하는 제1 부분, 그리고
    상기 제1 입력 전극 또는 상기 제1 출력 전극 하부에 위치하는 제2 부분
    을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 두께가 얇은 표시 장치.
  9. 제8항에서,
    상기 제2 하부 반도체의 폭은 상기 제2 제어 전극의 폭과 같거나 작은 표시 장치.
  10. 제9항에서,
    상기 제2 상부 반도체는
    상기 제2 입력 전극과 상기 제2 출력 전극 사이에 위치하는 제3 부분, 그리고
    상기 제2 입력 전극 또는 상기 제2 출력 전극 하부에 위치하는 제4 부분
    을 포함하고,
    상기 제3 부분은 상기 제4 부분보다 두께가 얇은 표시 장치.
  11. 제9항에서,
    상기 제1 하부 반도체 및 제2 하부 반도체의 두께는 100 내지 700Å인 표시 장치.
  12. 제9항에서,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 위에 형성되어 있는 보호막을 더 포함하고,
    상기 제1 하부 반도체 및 상기 제2 하부 반도체 중 적어도 하나는 상기 보호막과 접촉되어 있는 표시 장치.
  13. 제7항에서,
    상기 제1 박막 트랜지스터는 구동부에 위치하고,
    상기 제2 박막 트랜지스터는 표시부에 위치하며,
    상기 구동부는
    제1 신호선과 연결되어 있는 게이트 구동부, 그리고
    상기 제1 신호선과 교차하는 제2 신호선과 연결되어 있는 데이터 구동부
    를 포함하며,
    상기 제1 신호선 및 상기 제2 신호선은 상기 제2 박막 트랜지스터와 연결되어 있는 표시 장치.
  14. 제7항에서,
    상기 제1 박막 트랜지스터와 연결되어 있는 제1 전극,
    상기 제1 전극과 마주하는 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 개재되어 있는 유기 발광층
    을 더 포함하고,
    상기 제1 제어 전극은 상기 제2 출력 전극과 전기적으로 연결되어 있는
    표시 장치.
  15. 절연 기판 위에 제1 및 제2 제어 전극을 형성하는 단계,
    상기 제1 및 제2 제어 전극 위에 게이트 절연막 및 제1 비정질 규소층을 형성하는 단계,
    상기 제1 비정질 규소층을 패터닝하여 상기 제1 및 제2 제어 전극과 각각 중첩하며 상기 제1 및 제2 제어 전극의 폭과 같거나 작은 제1 하부 반도체 및 제2 하부 반도체를 각각 형성하는 단계,
    상기 제1 하부 반도체를 결정화하여 다결정 규소를 형성하는 단계,
    상기 결정화된 제1 하부 반도체 및 상기 제2 하부 반도체 위에 제2 비정질 규소층 및 저항성 접촉층을 형성하는 단계,
    상기 제2 비정질 규소층 및 상기 저항성 접촉층을 패터닝하여 상기 제1 하부 반도체 위에 위치하는 제1 상부 반도체 및 제1 저항성 접촉층과 상기 제2 하부 반도체 위에 위치하는 제2 상부 반도체 및 제2 저항성 접촉층을 각각 형성하는 단계,
    상기 제1 저항성 접촉층 위에 위치하는 한 쌍의 제1 입력 전극 및 제1 출력 전극과 상기 제2 저항성 접촉층 위에 위치하는 한 쌍의 제2 입력 전극 및 제2 출력 전극을 각각 형성하는 단계, 그리고
    상기 제1 입력 전극과 상기 제1 출력 전극 사이 및 상기 제2 입력 전극과 상기 제2 출력 전극 사이에서 노출되어 있는 제1 및 제2 저항성 접촉층을 제거하는 단계
    를 포함하는 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 제1 하부 반도체와 상기 제2 하부 반도체를 형성하는 단계는 상기 제1 제어 전극 및 상기 제2 제어 전극을 마스크로 배면 노광하는 표시 장치의 제조 방법.
  17. 제16항에서,
    상기 제1 하부 반도체를 결정화하는 단계는 레이저를 조사하여 수행하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 제1 하부 반도체를 결정화하는 단계 후에 수소 플라스마 처리하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 노출된 제1 및 제2 저항성 접촉층을 제거하는 단계 후에
    상기 제1 및 제2 입력 전극과 상기 제1 및 제2 출력 전극 위에 절연막을 형성하는 단계, 그리고
    상기 절연막 위에 상기 제1 및 제2 출력 전극과 각각 연결되는 제1 및 제2 도전체를 형성하는 단계
    를 더 포함하고,
    상기 절연막을 형성하는 단계 또는 상기 제1 및 제2 도전체를 형성하는 단계 후에 불활성 기체 분위기에서 어닐링하는 단계를 더 포함하는
    표시 장치의 제조 방법.
  20. 제16항에서,
    제1 박막 트랜지스터는 상기 제1 제어 전극, 상기 제1 하부 반도체, 상기 제1 상부 반도체, 상기 제1 저항성 접촉층, 상기 제1 입력 전극 및 상기 제1 출력 전극을 포함하고,
    제2 박막 트랜지스터는 상기 제2 제어 전극, 상기 제2 하부 반도체, 상기 제2 상부 반도체, 상기 제2 저항성 접촉층, 상기 제2 입력 전극 및 상기 제2 출력 전극을 포함하며,
    상기 제1 박막 트랜지스터는 구동부에 위치하고,
    상기 제2 박막 트랜지스터는 표시부에 위치하는
    표시 장치의 제조 방법.
  21. 제16항에서,
    상기 제1 출력 전극과 연결되어 있는 제1 전극을 형성하는 단계,
    상기 제1 전극 위에 유기 발광층을 형성하는 단계, 그리고
    상기 유기 발광층 위에 제2 전극을 형성하는 단계
    를 더 포함하는 표시 장치의 제조 방법.
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