CN113851485A - 一种薄膜晶体管、栅极行驱动电路及阵列基板 - Google Patents

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Abstract

本公开提供一种薄膜晶体管、栅极行驱动电路及阵列基板，该薄膜晶体管包括：源极，包括源极走线和多个源极分支；漏极，包括漏极走线和多个漏极分支；栅极；半导体层，包括多个半导体分支；多个源极分支、多个漏极分支与多个半导体分支接触，分为多个单元；源极走线和漏极走线平行间隔设置，源极走线和漏极走线中的一个的数量m为大于或等于2的整数，另一个的数量n为大于或等于1的整数；多个单元排列为至少两个单元行，每一单元行内的源极分支连接同一根源极走线，每一单元行内的漏极分支连接同一根漏极走线。本公开提供的薄膜晶体管、栅极行驱动电路及阵列基板，解决薄膜晶体管源、漏极分支高聚集布置导致热量聚集的问题。

Description

一种薄膜晶体管、栅极行驱动电路及阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管、栅极行驱动电路及阵列基板。
背景技术
在显示技术领域的开关元件对高画质显示装置起着重要的作用。例如开关元件薄膜晶体管(Thin Film Transistor，TFT)的导电性能直接影响TFT的开启程度，影响液晶分子的偏转程度，从而影响图像的显示画面。
目前主要是对TFT的充电电流提出更高的要求。一般地，通过增加TFT沟道的宽长比，以增加TFT的充电电流。例如，尤其是针对制作在阵列基板上非显示区域的栅极行驱动电路(GOA电路)，对其电路中的TFT的充电电流要求更高，并且制作在阵列基板的非显示区域的中的TFT，其TFT的尺寸要求相比较在像素中的设计会低一些，因此，设计出了面积较大充电电流较高的TFT。
TFT半导体层的材料主要包括非晶硅(a-Si)或氧化物(如IGZO，即Indium GalliumZinc Oxide，铟镓锌氧化物)等，随着人们对高PPI(Pixels Per Inch，像素密度)、高刷新频率、窄边框产品的需要，传统的a-Si薄膜晶体管产品已经无法满足器件性能的需求，而氧化物技术作为最可能替代a-Si薄膜晶体管产品的新型技术成为目前各个显示厂商研究的重点。
目前，常规IGZO TFT的迁移率在10以下，但随着对更高分辨率，更高刷新频率产品来说，高迁移率氧化物存在非常大的器件特性不稳定的问题，尤其是大的宽长比会导致离子迁移率(Ion)的大幅增加，器件发热问题突出，最终导致显示器件信赖性差的问题。
发明内容
本公开实施例提供了一种薄膜晶体管、栅极行驱动电路及阵列基板，能够解决相关技术中薄膜晶体管器件的源、漏极分支以高聚集性形式布置，容易导致热量聚集，导致显示器件信赖性差的问题。
本公开实施例所提供的技术方案如下：
本公开实施例提供了一种薄膜晶体管，包括：
源极，包括源极走线和多个源极分支；
漏极，包括漏极走线和多个漏极分支；
与所述源极和所述漏极相绝缘的栅极；
及与所述源极分支和所述漏极分支相接触连接的半导体层，包括多个半导体分支；
其中，多个所述源极分支、多个所述漏极分支与多个所述半导体分支接触，而分为多个单元，每一单元包括M个源极分支、N个漏极分支和Q个半导体分支，M、N和Q均为大于或等于1的整数；
所述源极走线和所述漏极走线平行且间隔设置，所述源极走线和所述漏极走线中的一个的数量m为大于或等于2的整数，另一个的数量n为大于或等于1的整数；
多个所述单元设置在所述源极走线与相邻的所述漏极走线之间的区域，以将多个所述单元排列为至少两个单元行，每一所述单元行内各单元的所述源极分支电连接同一根所述源极走线，每一所述单元行内各单元的所述漏极分支电连接同一根所述漏极走线。
示例性的，所述源极走线和所述漏极走线交替设置，相邻两个所述单元行内各单元的所述漏极分支共用同一根所述漏极走线。
示例性的，所述漏极分支和/或所述漏极走线的线宽为3～15μm。
示例性的，所述源极走线和所述漏极走线交替设置，相邻两个所述单元行内各单元的所述源极分支共用同一根所述源极走线。
示例性的，所述源极走线的数量大于或等于2，所述漏极走线的数量大于或等于2，一个所述源极走线和一个所述漏极走线相邻设置，并形成为一组走线；同一组走线内的所述源极走线和所述漏极走线之间设置一个所述单元行，且不同组走线之间，所述源极走线和所述漏极走线不共用。
示例性的，每一个所述单元行包括至少两个所述单元，且每一所述单元行内各单元之间保持预定间距。
示例性的，所述薄膜晶体管内所述单元的数量q大于或等于3，和/或，所述预定间距d的大小为20μm≤d≤500μm。
示例性的，每一所述单元行内仅包括一个所述单元。
示例性的，每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置；且每一所述半导体分支的沟道在衬底基板上的正投影呈连续带状，所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列。
示例性的，每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置；
且每一所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支和至少一个漏极分支。
示例性的，每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置，且至少一个所述半导体分支的沟道在衬底基板上的正投影呈连续带状，
至少一个所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道，
所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列，其中每一段所述沟道上连接至少一个所述源极分支和至少一个所述漏极分支。
示例性的，所述单元内包括至少三个所述半导体分支，且至少一个所述半导体分支的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道时，呈连续带状的所述半导体分支位于呈不连续带状的所述半导体分支的两侧。
示例性的，所述单元内至少一个所述半导体分支为补偿半导体分支，该补偿半导体分支的沟道总长度小于其他半导体分支的沟道总长度。
示例性的，每一所述单元内，所述半导体分支的数量Q等于1，且所述半导体分支在衬底基板上的正投影呈连续带状，所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列。
示例性的，每一所述单元内，所述半导体分支的数量Q等于1，且所述半导体分支在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支和至少一个漏极分支。
示例性的，每一所述半导体分支中，相邻设置的所述漏极分支和所述源极分支所对应的沟道宽度W为2～20μm，沟道长度L为2～20μm。
示例性的，所述栅极在衬底基板上的正投影与所述源极走线在所述衬底基板上的正投影不重叠，且所述栅极在所述衬底基板上的正投影与所述漏极走线在所述衬底基板上的正投影重叠。
示例性的，所述源极走线的第一端连接至时钟脉冲信号走线，
所述栅极在所述衬底基板上的正投影与所述时钟脉冲信号走线在所述衬底基板上的正投影不重叠，所述栅极上连接有栅极走线，所述栅极走线在所述衬底基板上的正投影与所述时钟脉冲信号走线在所述衬底基板上的正投影交叉设置。
示例性的，相邻两个所述单元之间设有采用所述漏极的金属层所形成的漏极电极块，所述漏极电极块与所述栅极在衬底基板上的正投影重叠。
本公开实施例还提供了一种栅极行驱动电路，包括：
多个如上所述的薄膜晶体管；
信号输出端，所述薄膜晶体管内各所述漏极走线连接至同一所述信号输出端；
及时钟脉冲信号线，所述薄膜晶体管内各所述源极走线连接至同一所述时钟脉冲信号线。
一种阵列基板，包括如上所述的栅极行驱动电路。
本公开实施例所带来的有益效果如下：
本公开实施例提供的薄膜晶体管、栅极行驱动电路及阵列基板，源极走线和漏极走线中的至少一个数量设计为2个或2个以上，也就是说，所述源极走线和所述漏极走线中，至少一个为双走线或多走线设计，薄膜晶体管中源极分支、漏极分支和半导体分支分割为多组，每组为一个单元，各单元排布在相邻设置的源极走线和漏极走线之间的区域，从而各单元被分为至少两行，也就是，形成至少两个单元行，这样，通过多走线设计，可提升薄膜晶体管的中央向四周的散热能力，降低每根走线上的热汇聚能力，从而减少电流汇聚对源、漏极与半导体层的接触位置的发热影响；并且，通过将源极走线或漏极走线的数量增加，可实现薄膜晶体管中单元分割数目的增加，而减少了每个单元的发热能量，从而大幅改善薄膜晶体管的稳定性。
附图说明
图1表示本公开提供的薄膜晶体管的一些示例性实施例的结构示意图；
图2表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图3表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图4表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图5表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图6表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图7表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图8表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图9表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图10表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图11表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图12表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图13表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图14表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图15表示本公开提供的薄膜晶体管的另一些示例性实施例的结构示意图；
图16表示本公开实施例提供的薄膜晶体管中相邻单元之间的预定间距与薄膜晶体管的稳定性关系示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在对本公开实施例所提供的薄膜晶体管、栅极行驱动电路、阵列基板及显示装置进行详细说明之前，有必要对相关技术进行以下说明：
在相关技术中，GOA(Gate Driver on array，阵列基板行驱动)技术是指将栅极驱动器(Gate Driver)集成在阵列基板上，形成对面板的扫描驱动。相比传统覆晶薄膜(ChipOn Flex/Film，COF)和直接绑定在玻璃上(Chip On Glass，COG)的工艺，GOA技术的主要特点是依靠集成在阵列基板上的GOA驱动单元连续触发实现其移位寄存功能，替代了原来的Gate Driver IC的绑定(Bonding)区域以及Fan-out布线空间，使得面板可以做到两边对称美观设计，实现了窄边框的设计，降低了成本，同时对产能和良品率提升也比较有利。
GOA电路中，TFT半导体层的材料主要包括非晶硅(a-Si)或氧化物(如IGZO，即Indium Gallium Zinc Oxide，铟镓锌氧化物)等，随着人们对高PPI(Pixels Per Inch，像素密度)、高刷新频率、窄边框产品的需要，传统的a-Si薄膜晶体管产品已经无法满足器件性能的需求，而氧化物技术作为最可能替代aSi薄膜晶体管产品的新型技术成为目前各个显示厂商研究的重点。
通常，GOA电路中包括多个薄膜晶体管，各薄膜晶体管包括多个源极分支、多个漏极分支、多个半导体分支、源极走线和漏极走线，多个源极分支连接至源极走线上，多个漏极分支连接至漏极走线上，多个源极分支和多个漏极分支被分割为多个单元(TFT unit)，各单元之间几乎无间距的分布。
由于源极分支和漏极分支上的电流大小，与热量的大小关系密切，因此，通过增加分支数，来减小每个分支上的电流，进而减小每个分支的热量，是解决GOA电路发热最直接和有效的方法。但是，这种方法只适合于迁移率小的非晶硅薄膜晶体管(a-si TFT)，对于大尺寸氧化物薄膜晶体管(Oxide TFT)来说，由于Oxide TFT的离子(Ion)迁移率高，容易发热，发热问题更加严重，主要原因在于，一是，源、漏极分支数量增多，以高聚集形式布置，这种高聚集布置形式容易导致热量聚集，热量无法散失；二是，氧化物半导体层与源、漏极分支接触位置发热最严重，同时，由于源、漏极分支与半导体层的接触部分都在电流汇聚的导线上，电流聚集的导线也容易产生高热，进一步加重了热量的聚集，而聚集的热量会降低显示面板的信赖性。
目前GOA电路中TFT的源极走线和漏极走线均为单走线设计，TFT中所有单元的源极分支均连接至相同的一根源极走线上，所有单元的漏极分支均连接至相同的一根漏极走线上，该设计的弊端就是，源、极分支，尤其是漏极分支，有电流汇聚的效果，导致走线电流发热严重，而源、漏极走线分布在源极分支和漏极分支的四周，外围的高热量阻挡了内部热量向四周的散失，加剧了薄膜晶体管的恶化。
针对上述技术问题，本公开实施例中提供了一种薄膜晶体管、栅极行驱动电路(GOA电路)、阵列基板及显示装置，能够解决相关技术中薄膜晶体管器件的源、漏极分支以高聚集性形式布置，容易导致热量聚集，导致显示器件信赖性差的问题。
如图1至图15所示，本公开实施例所提供的薄膜晶体管包括衬底基板、及设置于衬底基板上的源极100、漏极200、栅极300和半导体层400，所述源极100包括源极走线110和多个源极分支120，所述漏极200包括漏极走线210和多个漏极分支220，所述栅极300位于所述源极100、所述漏极200的靠近所述衬底基板的一侧或远离所述衬底基板的一侧，并与所述源极100和所述漏极200相绝缘，所述半导体层400与所述源极分支120和所述漏极分支220相接触连接，所述半导体层400包括多个半导体分支410；
其中，多个所述源极分支120、多个所述漏极分支220与多个所述半导体分支410接触，并被分割为多组，每组为一个单元(TFT unit)10，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410，M、N和Q均为大于或等于1的整数；
所述源极走线110和所述漏极走线210平行且间隔设置，所述源极走线110和所述漏极走线210中的一个的数量m为大于或等于2的整数，另一个的数量n为大于或等于1的整数；
多个所述单元10设置在所述源极走线110与相邻的所述漏极走线210之间的区域，以将多个所述单元10排列为至少两个单元行1，每一所述单元行1内各单元10的所述源极分支120电连接同一根所述源极走线110，每一所述单元行1内各单元10的所述漏极分支220电连接同一根所述漏极走线210。
上述公开实施例中，通过将源极走线110和漏极走线210中的至少一个的走线数量设计为2个或2个以上，也就是说，所述源极走线110和所述漏极走线210中，至少一个为双走线或多走线设计，另一个可以为单走线或双走线或多走线设计，薄膜晶体管中源极分支120、漏极分支220和半导体分支410分割为多组，每组为一个单元10，各单元10排布在相邻设置的源极走线110和漏极走线210之间的区域，从而各单元10被分为至少两行，也就是，形成至少两个单元行1，这样，通过多走线设计，可提升薄膜晶体管中央向四周的散热能力；同时，以所述薄膜晶体管应用于栅极行驱动电路(GOA电路)，且漏极走线210有至少两根为例，栅极行驱动电路包括信号输出端和时钟脉冲信号线(CLK线)，薄膜晶体管的源极走线110连接所述时钟脉冲信号线600，各漏极走线210可均连接至同一信号输出端500，这样，可减少每根漏极走线210上的电流累计，薄膜晶体管单元10内部的电流累计也不会全部聚集到同一根走线上，降低每根走线上的热汇聚能力，从而减少电流汇聚对源、漏极200与半导体层400的接触位置的发热影响；并且，通过将源极走线110或漏极走线210的数量增加，可实现薄膜晶体管中分割单元10数目的增加，而减少每个单元10的发热能量，从而大幅改善薄膜晶体管稳定性，尤其对于半导体层沟道宽度W>0μm的薄膜晶体管。
需要说明的是，本公开实施例所提供的栅极行驱动电路薄膜晶体管中，所述半导体层400为氧化物半导体层400，例如IGZO，也就是，栅极行驱动电路薄膜晶体管为氧化物薄膜晶体管，主要针对解决氧化物薄膜晶体管散热问题。
但是，并不以此限定本公开实施例，在实际应用中，所述半导体层400也可以是非晶硅层(a-si)，或者，还可以是非晶氧化物与结晶氧化物叠层结构，也可以是其他，这里不做具体限制，也不再赘述。
其中非晶氧化物与结晶氧化物叠层结构中，尤其是顶层结晶氧化物叠层结构的薄膜晶体管，顶层结晶氧化物与源、漏极200金属之间的接触电阻高于非晶氧化物与源、漏极200金属之间的接触电阻，发热现象更为严重，可适用本公开实施例提供的薄膜晶体管方案解决其发热现象。
此外，在相关技术中，GOA电路中薄膜晶体管的多个源极分支120和多个漏极分支220被分割为若干个单元10，但是单元10分割数目小于或等于3，且相邻单元10之间无间距(space)设计，这种聚集设计模式导致散热问题凸显，尤其是对于氧化物薄膜晶体管来说，散热问题更为严重。
针对上述问题，在本公开实施例中，所述薄膜晶体管中单元10分割数量q大于或等于3，也就是，将多个源极分支120和多个漏极分支220、多个半导体分支410进行多分割设计，以使得源极分支120和漏极分支220、所述半导体分支410分割形成的单元10数量数目大于或等于3个，也就是，相较于相关技术中薄膜晶体管的单元10分割数目小于或等于3个来说，在源极分支120和漏极分支220总数目相同的情况下，本公开实施例提供的栅极行驱动电路薄膜晶体管的单元10分割数目增加，并且，在单元10之间形成预定间距，通过每个单元10内较少的源极分支120、漏极分支220个数，以及单元10彼此之间形成的间距，为热量散发提供空间，提高热量的散热效率，以增加薄膜晶体管的散热能力。
其中，本公开实施例提供的薄膜晶体管中，每一单元行1内的相邻单元10之间的预定间距(space)d越大，散热能力越强，薄膜晶体管的稳定性越好，其中预定间距d与薄膜晶体管的稳定性关系如图16所示。由图16所示可知，在相同工艺条件下，所述预定间距d对电流稳定性整体呈线性规律，为了达到最佳散热效果，所述预定间距d至少应大于或等于20μm，同时考虑边框影响，所述预定间距d应小于或等于500μm，进一步的，所述预定间距d的取值可以在50μm～450μm之间。
以下对本公开提供的薄膜晶体管的进行更为详细的说明。
图1所示为本公开提供的一种具体的示例性实施例中的薄膜晶体管的结构示意图。
如图1所示，在一种示例性的实施例中，由于漏极走线210上电流热汇聚能力强，为了减少漏极走线210上的热聚集，在一些实施例中，将所述漏极走线210设计为双走线或多走线，其中，所述漏极走线210的数量m为至少2根，各根所述漏极走线210均连接至同一信号输出端500；
所述源极走线110的数量n为至少1根；
所述源极走线110和所述漏极走线210交替地间隔设置，在相邻漏极走线210和源极走线110之间的区域间隔分布所述多个单元10，以使得每个薄膜晶体管的多个单元10排列为至少两个单元行1，且相邻两个所述单元行1内的各单元10的所述源极100共用同一根所述源极走线110。
在上述示例性实施例中，漏极走线210设计为双走线或多走线，且多个漏极走线210均连接至同一信号输出端500，这样，一方面，薄膜晶体管单元10的数量可以增多，源极分支120、漏极分支220数量增多，可减小每个分支的热量；另一方面，可减少每根漏极走线210上的电流累计，薄膜晶体管的单元10内部的电流累计不会全部聚集到同一根走线上，降低每根走线上的热汇聚能力，从而减少电流汇聚对源、漏极200与半导体层400的接触位置的发热影响。
具体地，如图1所示，在一些示例性实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120和第一源极走线110a，所述漏极200包括多个漏极分支220、第一漏极走线210a和第二漏极走线210b，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFT unit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410，M、N和Q均为大于或等于1的整数；
所述第一源极走线110a、所述第一漏极走线210a和第二漏极走线210b平行且间隔设置；且所述第一源极走线110a位于第一漏极走线210a和第二漏极走线210b之间，在所述第一源极走线110a和第一漏极走线210a之间间隔排布多个单元10，形成第一单元行11；在所述第一源极走线110a和第二漏极走线210b之间间隔排布多个单元10，而形成第二单元行12；
其中，所述第一单元行11内各单元10的漏极分支220均连接至所述第一漏极走线210a，所述第二单元行12内各单元10的漏极分支220均连接至所述第二漏极走线210b上；所述第一单元行11内各单元10的源极分支120均连接至所述第一源极走线110a的一侧，所述第二单元行12内各单元10的源极分支120均连接至所述第一源极走线110a的另一侧，也就是，所述第一单元行11内的源极分支120与第二单元行12内的源极分支120共用同一根所述第一源极走线110a。
此外，在图1所示的一些实施例中，为了增加薄膜晶体管散热能力，还可以增加漏极分支220的线宽，漏极分支220的线宽大约在3～15μm之间，通过增加漏极分支220线宽，也可以提升薄膜晶体管本身的散热能力；此外，在本公开的另一些实施例中，还可以通过增加所述漏极走线210的线宽，以提升散热能力，例如，所述漏极走线210的线宽为3～15μm。
此外，在上述公开实施例中，所述薄膜晶体管中所述单元10的数量q大于或等于3，例如，图1所示例的薄膜晶体管中，所述第一单元行11内的单元10数量为4个，所述第二单元行12内的单元10数量q为4个，该薄膜晶体管内单元10数量总共为8个，当然可以理解的是，每个所述单元行1内的单元10数量q不限于此，例如，每个所述单元行1内的单元10数量也可以仅2个，这样，薄膜晶体管中两个单元行1的单元10数量总数仍大于3个，以提高薄膜晶体管的散热性能，或者，根据实际需求，该薄膜晶体管内的单元10数量也可以小于或等于3个。
此外，根据不同产品及边框要求，每一所述单元行1内各单元10之间保持预定间距d可在20～500μm之间，进一步的，所述预定间距d的取值为50～450μm之间，例如，图1所示例的薄膜晶体管中，所述预定间距d的大小为70μm，当然以上仅是一种具体示例，在实际应用中，每个单元行1内的单元10之间的预定间距d大小不限于此。
此外，在图1所示例的薄膜晶体管中，每一所述单元10内，所述半导体分支410的数量Q大于或等于2，且各所述半导体分支410平行且间隔设置；每一所述半导体分支410的沟道在衬底基板上的正投影呈连续带状，所述源极分支120和所述漏极分支220中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支120和所述漏极分支220沿所述半导体分支410的带状延伸方向交替排列，而呈叉指状电极排列。
上述方案中，每个所述单元10内的半导体层400包括多个半导体分支410，且每个半导体分支410呈连续带状，也就是说，每个半导体分支410的沟道为不间断的，每个单元10内的源极分支120和漏极分支220均呈叉指状电极排布，即，每个源极分支120、漏极分支220平行且交替排列，并与半导体分支410的带状延伸方向相垂直的连接在半导体分支410上。
此外，在图1所示的实施例中，每个单元10中的源极分支120的数目M和漏极分支220数目N不限定，例如，每个单元10中的源极分支120的数目M可以为1～5个，所述漏极分支220数目N可以为1～5个，当然，根据薄膜晶体管的尺寸等，每个单元10内的源漏极分支120、漏极分支220数可以做出调整，这里不进行限制。
例如，在图1所示的示例性实施例中，每个单元10中的源极分支120数目M为4个，漏极分支220数目N为5个，对于每个薄膜晶体管单元10中的源极分支120数目M、漏极分支220数目N，可以根据实际产品选择，具体地，可根据薄膜晶体管的宽长比W总/L总来确定，以达到散热能力最大化。
需要说明的是，在薄膜晶体管中，半导体层上正对源极和漏极之间间隔的区域，即为半导体层的沟道，沟道长度是指源极和漏极之间间隔的距离，沟道宽度是指半导体层在垂直于所述长度方向上的尺寸。示例性的，本公开的至少一个实施例中，沟道长度指的是相邻的源极分支和漏极分支之间间隔的距离，沟道总长度指的是多个沟道长度之和。
在图1所示的实施例中，每一所述半导体分支410中，相邻设置的所述漏极分支220和所述源极分支120所对应的沟道宽度W’为2～20μm，沟道长度L’为2～20μm，但是对此不进行限定，例如，根据薄膜晶体管的宽长比W总/L总，为了实现薄膜晶体管散热能力最大化，在图1所示的一种实施例中，相邻设置的所述漏极分支220和所述源极分支120所对应的沟道宽度W’为5μm，沟道长度L’为8.5μm。
以图1所示为例，在每一所述单元10内，至少一个所述半导体分支410设计为补偿半导体分支411，该补偿半导体分支411的沟道总长度小于其他半导体分支410的沟道总长度，这样，根据所述薄膜晶体管的总沟道长度L总，来对源极分支120、漏极分支220及半导体分支410进行分割而形成N个单元10时，每个单元10的单元沟道长度为L总/N，因为一个单元10内有Q个半导体分支410，若L总/(N*Q)为整数时，则一个单元10内每个半导体分支410的沟道长度均相同，均为L总/(N*Q)；若L总/(N*Q)为非整数时，则一个单元10内，其中(Q-1)个半导体分支410的长度相同，均为L1，剩下1个半导体分支410为补偿半导体分支411，其沟道总长度L2为L2＝L总/N-(Q-1)*L1。
此外，如图1所示的实施例中，所述补偿半导体分支411可以设置于靠近共用走线的一侧，也就是，靠近薄膜晶体管的中心位置，这样，由于补偿半导体分支411的沟道长度小于其他半导体分支410的沟道长度，更有利于散热。
当然，在实际应用中，所述补偿半导体分支411的具体位置不以此为限，且对所述单元10内各半导体分支410的沟道总长度不限定，同一单元10内各半导体分支410的沟道总长度也可以均相同。
此外，在图1所示的实施例中，所述栅极300在衬底基板上的正投影与所述源极走线110在所述衬底基板上的正投影不重叠，且所述栅极300在所述衬底基板上的正投影与所述漏极走线210在所述衬底基板上的正投影重叠。
在上述实施例中，所述栅极300在衬底基板上的正投影与所述第一源极走线110a在所述衬底基板上的正投影不重叠，例如，图1中所示例的，所述栅极300在布置所述第一源极走线110a的位置镂空设计，这样，可以减少所述栅极300与所述第一源极走线110a的重叠面积，从而减少CGS电容，即，减少栅极300和第一源极走线110a之间的电容，以减少信号DELAY(延迟)；而所述栅极300在所述衬底基板上的正投影与所述第一漏极走线210a、所述第二漏极走线210b在所述衬底基板上的正投影重叠，例如，图1中所示的，所述薄膜晶体管的各单元10内的源极分支120和漏极分支220以及第一漏极走线210a、第二漏极走线210b在所述衬底基板上的正投影均落入所述栅极300在所述衬底基板上的正投影上，这样，可以增加CGD电容，即，所述漏极200与所述栅极300之间的电容，以减少信号噪音。
此外，在图1所示的实施例中，所述薄膜晶体管应用中，例如，应用于GOA电路中时，所述第一源极走线110a的第一端连接至GOA电路中的时钟脉冲信号走线600上，所述栅极300在所述衬底基板上的正投影与所述时钟脉冲信号走线600在所述衬底基板上的正投影不重叠，且所述栅极300上连接有栅极走线310，所述栅极走线310在所述衬底基板上的正投影与所述时钟脉冲信号走线600在所述衬底基板上的正投影交叉重叠。
在上述实施例中，一方面，减少所述栅极300与所述时钟脉冲信号走线600之间的的重叠面积，可以进一步减少CGS电容，即，减少栅极300和时钟脉冲信号走线600之间的电容，以减少信号DELAY(延迟)；
另一方面，如图1所示，当GOA电路中包括多个薄膜晶体管时，以图1所示的薄膜晶体管为例，该薄膜晶体管与其他的薄膜晶体管的栅极300之间通过栅极走线310连接，所述栅极走线310设置在所述栅极300的靠近所述时钟脉冲信号走线600的一侧，所述栅极300在所述时钟脉冲信号走线600所在一侧具有镂空图形，以与所述时钟脉冲信号走线600之间不重叠，而仅栅极走线310与所述时钟脉冲信号线600交叉重叠，这样，该镂空图形处可以增大相邻薄膜晶体管的栅极300之间的间距，从而减少栅极300发热问题。
此外，图1所示的实施例中，相邻两个所述单元10之间设有采用所述漏极200的金属层所形成的漏极电极块230，所述漏极电极块230与所述栅极300在衬底基板上的正投影重叠，这样，可增加CGD电容，即，所述漏极200的金属层与栅极300之间的电容，以进一步的减少信号噪音。
当然可以理解的是，在其他实施例中，根据实际需求，也可以在相邻两个所述单元10之间不设置所述漏极电极块230。
此外，在图1所示的实施例中，所述漏极走线210的一端连接至信号输出端500，在衬底基板上还设有由栅极300的金属层所形成的第一栅金属图形320，该第一栅金属图形320位于所述信号输出端500的一侧，并与所述栅极300之间相互独立且绝缘；所述信号输出端500上设多个第一过孔510，所述第一栅金属图形320上设有多个第二过孔321，且所述信号输出端500通过所述第一过孔510连接至一ITO层(氧化铟锡)330，所述第一栅金属图形320通过第二过孔321连接至所述ITO层330，以实现所述信号输出端500与所述第一栅金属图形320之间的电连接，且所述第一栅金属图形320又通过所述第二过孔321与显示器件的像素电极电连接。
此外，如图1所示，所述第一源极走线110a的一端与所述时钟脉冲信号走线600连接，所述时钟脉冲信号走线600的走线方向为垂直于所述第一源极走线110a设置；所述信号输出端500连接在所述第一漏极走线210a和第二漏极走线210b的同一端，并与所述第一漏极走线210a垂直设置，且所述时钟脉冲信号走线600与所述信号输出端500分别位于该薄膜晶体管的相对两侧。
需要说明的是，本公开中的实施例中的垂直，不仅包括夹角为90°，也允许其夹角在一定误差范围内，例如夹角在90°±5°范围内，90°±10°范围内等。
需要说明的是，本公开中的实施例中的平行，不仅包括所述的二者夹角为0°，也允许其夹角在一定误差范围内，例如夹角在0°±5°范围内，0°±10°范围内等。
图2所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图2所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，图1所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影为连续带状，而图2所示的薄膜晶体管中，每一所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支120和至少一个漏极分支220。
上述实施例中，通过将每一单元10内的半导体分支410分段设计，以进一步利于提升散热能力。
其中，在一些实施例中，如图2所示，所述半导体分支410中每一段沟道的两侧分别仅连接一个漏极分支220和一个源极100，但是并不以此为限，在实际应用中，根据薄膜晶体管的沟道宽长比等实际需求，每一段沟道上也可以选择连接两个或两个以上的源极分支120或漏极分支220。
图3所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图3所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，图1所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影为连续带状，而图3所示的薄膜晶体管中，在一个单元10内，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，而形成相互独立的多段沟道，所述源极分支120和所述漏极分支220中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支120和所述漏极分支220沿所述半导体分支410的带状延伸方向交替排列，而呈叉指状电极排列，其中每一段所述沟道上连接至少一个所述源极分支120和至少一个所述漏极分支220。
上述实施例中，通过将每一单元10内一部分半导体分支410为连续带状，另一部分半导体分支410为不连续带状，也就是进行分段设计，以根据实际散热需求，提升散热能力。
为了便于理解，在图3中将呈连续带状的半导体分支标记为410a，呈不连续带状的半导体分支标记为410b。
如图3所示，在一些实施例中，当所述单元10内包括至少三个半导体分支410时，每一单元10的中心位置更不容易散热，因此，所述单元10内包括至少三个所述半导体分支410，且至少一个所述半导体分支410的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道时，呈连续带状的所述半导体分支410a位于呈不连续带状的所述半导体分支410b的两侧，也就是，将分段设计的呈不连续带状的半导体分支410b设置在单元10的中心位置，以利于中心部位的散热。
图4所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图4所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，图1所示的薄膜晶体管中，每个单元10内的半导体分支410的数量Q大于或等于2，而图4所示的薄膜晶体管中，每个单元10内的半导体分支410的数量Q等于1，也就是，一个所述单元10中仅包括一个独立的半导体分支410，不同单元10内的半导体分支410相互独立，且该所述半导体分支410在衬底基板上的正投影呈连续带状，所述源极分支120和所述漏极分支220中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支120和所述漏极分支220沿所述半导体分支410的带状延伸方向交替排列，而呈叉指状电极排列。
本公开实施例所提供的薄膜晶体管中，将薄膜晶体管每个单元10内的半导体层400进行独立设计，即，每一单元10内设置独立的一个半导体分支410，通过这种独立的沟道设计结构，可以进一步避免热量聚集，实现散热。
图5所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图5所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图4所示例的薄膜晶体管的不同之处在于，图4所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影为连续带状，而图5所示的薄膜晶体管中，将每个单元10内独立的半导体分支410进一步进行分段设计，所述半导体分支410在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支120和至少一个漏极分支220。
本公开实施例所提供的薄膜晶体管中，将薄膜晶体管每个单元10内的半导体层400进行独立设计的同时，将每个半导体分支410进一步分段设计，通过这种进一步独立的沟道设计结构，可以进一步避免热量聚集，实现散热。
其中如图5所示，在一些实施例中，每一所述单元10内，所述半导体分支410的每一段沟道的两侧分别连接一个源极分支120和一个漏极分支220，这样通过沟道半导体分支410的独立，进一步减少沟道的发热，以达到热量散失的最大化。
此外，需要说明的是，在上述各实施例中，每一所述单元行1内均包括至少两个单元行1，在本公开所提供的其他实施例中，在显示器件中布置空间满足条件时，每一所述单元行1内还可以仅包括一个单元10，以进一步的提高热量散失最大化。
此外，图6所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图6所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，图1所示的薄膜晶体管中，相邻的两个单元行1的源极分支120共用同一根源极走线110，而图6所示的薄膜晶体管中，所述源极走线110和所述漏极走线210交替设置，相邻两个所述单元行1内各单元10的所述漏极分支220共用同一根所述漏极走线210。
具体的，如图6所示，在一些示例性实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120、第一源极走线110a和第二源极走线110b，所述漏极200包括多个漏极分支220和第一漏极走线210a，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFT unit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410，M、N和Q均为大于或等于1的整数；所述第一源极走线110a、所述第一漏极走线210a和第二源极走线110b平行且间隔设置；且所述第一漏极走线210a位于第一源极走线110a和第二源极走线110b之间，在第一漏极走线210a和第一源极走线110a之间间隔排布多个单元10，形成第一单元行11；在所述第一漏极走线210a和第二源极走线110b之间间隔排布多个单元10，而形成第二单元行12；其中，所述第一单元行11内各单元10的源极分支120均连接至所述第一源极走线110a，所述第二单元行12内各单元10的源极分支120均连接至所述第二源极走线110b上；所述第一单元行11内各单元10的漏极分支220均连接至所述第一漏极走线210a的一侧，所述第二单元行12内各单元10的漏极分支220均连接至所述第一漏极走线210a的另一侧，也就是，所述第一单元行11内的源极分支120与第二单元行12内的漏极分支220共用同一根所述第一漏极走线210a。
此外，需要说明的是，在图6所示的一些实施例中，为了增加薄膜晶体管散热能力，还可以增加漏极分支220的线宽，漏极分支220的线宽大约在3～15μm之间。尤其是，针对上述相邻两个单元行1内的漏极分支220共用同一根第一漏极走线210a的实施例中，由于漏极分支220位于薄膜晶体管的中心区域，这样，通过在薄膜晶体管中心区域增加漏极200线宽，可以更大的提升薄膜晶体管本身的散热能力；此外，在本公开的另一些实施例中，由于第一漏极走线210a共用，而位于薄膜晶体管的中心，可以通过增加第一漏极走线210a的线宽，以提升薄膜晶体管的散热能力，例如，所述第一漏极走线210a的线宽为5-20μm，进一步的，所述第一漏极走线210a的线宽为3～15μm。
此外，在本公开如图6所示的实施例，与图1所示的实施例相同的是，所述栅极300在衬底基板上的正投影与第一源极走线110a、第二源极走线110b在所述衬底基板上的正投影不重叠，且所述栅极300在所述衬底基板上的正投影与所述第一漏极走线210a在所述衬底基板上的正投影重叠，但是，与上述图1所示例的薄膜晶体管的不同之处还可以在于，所述栅极300的结构设计不同。
具体地，如图6所示的一些示例性实施例中，与图1所示实施例不同的是，由于第一漏极走线210a位于第一源极走线110a和第二源极走线110b的中间，所述栅极300的中心区域正对所述第一漏极走线210a，因此，所述栅极300的中心区域不再进行如图1所示的镂空设计，以使所述第一漏极走线210a在所述衬底基板上的正投影落入所述栅极300在所述衬底基板上的正投影上，这样，可以增加CGD电容，即，所述漏极200的金属层与栅极300之间的电容，以减少信号噪音；此外，通过将所述栅极300在垂直于所述第一源极走线110a的方向上的宽度L1设计为，小于第一源极走线110a和第二源极走线110b在垂直于所述第一源极走线110a的方向上的距离H，以保证所述第一源极走线110a、第二源极走线110b与所述栅极300在衬底基板上的正投影不重叠，这样，可以减少所述栅极300与所述源极走线110的重叠面积，从而减少CGS电容，即，减少栅极300和源极走线110之间的电容，以减少信号DELAY(延迟)。需要说明的是，在实际应用中，所述栅极300的结构也可以是与图1所示例的栅极300的结构设计相同。
此外，图6所示的实施例与图1所示的实施例的不同之处还可以在于：
在图6所示的实施例中，所述栅极300上所连接的栅极走线310可以设计为两根栅极走线310，一根所述栅极走线310设置在所述栅极300的靠近所述第一源极走线110a的一侧，另一根所述栅极走线310设置在所述栅极300的靠近所述第二源极走线110b的一侧，当GOA电路中包括多个薄膜晶体管时，该薄膜晶体管与其他的薄膜晶体管的栅极300之间可通过两根所述栅极走线310连接；
所述时钟脉冲信号走线600沿与所述第一源极走线110a相垂直的方向设置，连接在第一源极走线110a和第二源极走线110b之间，并位于所述栅极300的设置所述栅极走线310的一侧，所述栅极300在设置所述栅极走线310的一侧与所述时钟脉冲信号走线600在衬底基板上的正投影不重叠，所述时钟脉冲信号走线600与两根所述栅极走线310在所述衬底基板上的正投影交叉重叠，这样，可以增大相邻薄膜晶体管的栅极300之间的间距，从而减少栅极300发热问题。
需要说明的是，图6仅是一种示例性实施例，在本公开的其他实施例中，根据实际需求，当相邻两个单元行1内的漏极分支220共用同一根漏极走线210时，所述栅极300的设计不限于此。
此外，如图6所示，所述第一源极走线110a和所述第二源极走线110b的一端连接至同一时钟脉冲信号走线600，所述第一漏极走线210a的一端连接至信号输出端500，所述时钟脉冲信号走线600与所述信号输出端500分别位于所述薄膜晶体管的相对两侧，且在所述信号输出端500所在一侧，在衬底基板上还设有由栅极300的金属层所形成的第一栅金属图形320，该第一栅金属图形320位于所述信号输出端500的一侧，并与所述栅极300之间相互独立且绝缘；所述信号输出端500上设多个第一过孔510，所述第一栅金属图形320上设有多个第二过孔321，且所述信号输出端500通过所述第一过孔510连接至一ITO层330，所述第一栅金属图形320通过第二过孔321连接至所述ITO层330，以实现所述信号输出端500与所述第一栅金属图形320之间的电连接，且所述第一栅金属图形320又通过所述第二过孔321与显示器件的像素电极电连接。
此外，如图6所示的实施例中，与图1所示的实施例的不同之处还在于：
图6所示的实施例中，在相邻的所述单元10之间未设置采用所述漏极200的金属层所形成的漏极电极块230，这是因为，图6仅是一种示例性的实施例，当实际需求中对漏极200与栅极300之间的CGD电容要求不高时，可不设置所述漏极电极块230。但是，应当理解的是，以上仅是一种示例，在实际应用中，当对图6所示的实施例中的薄膜晶体管的CGD电容增加时，也可以在相邻单元10之间设置采用所述漏极200的金属层所形成的漏极电极块230。
还需说明的是，图6所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目及排列方式等，可与图1所示的薄膜晶体管相同，在此不再赘述。
当然可以理解的是，图6所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目及排列方式等，也可与图1所示的薄膜晶体管不相同。
此外，如图6所示，在所述信号输出端500上还可引出一条信号线210d，该信号线210d采用漏极金属形成，且与所述第一漏极走线110a平行设置，该信号线210d用于实现GOA电路中各薄膜晶体管之间的漏极电连接。
图7所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图7所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图6所示例的薄膜晶体管的不同之处在于：图6所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影为连续带状；而图7所示的薄膜晶体管中，每一所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支120和至少一个漏极分支220。
上述实施例中，通过将每一单元10内的半导体分支410分段设计，以进一步利于提升散热能力。
其中，在一些示例性的实施例中，如图7所示，所述半导体分支410中每一段沟道的两侧分别仅连接一个漏极分支220和一个源极100，但是并不以此为限，在实际应用中，根据薄膜晶体管的沟道宽长比等实际需求，每一段沟道上也可以选择连接两个或两个以上的源极分支120或漏极分支220。
图8所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图8所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图6所示例的薄膜晶体管的不同之处在于，图6所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影均为连续带状，而图8所示的薄膜晶体管中，在一个单元10内，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道，所述源极分支120和所述漏极分支220中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支120和所述漏极分支220沿所述半导体分支410的带状延伸方向交替排列，而呈叉指状电极排列，其中每一段所述沟道上连接至少一个所述源极分支120和至少一个所述漏极分支220。
上述实施例中，通过将每一单元10内一部分半导体分支410为连续带状，另一部分半导体分支410为不连续带状，也就是进行分段设计，以根据实际散热需求，提升散热能力。
其中，如图8所示，在一些实施例中，当所述单元10内包括至少三个半导体分支410时，每一单元10的中心位置更不容易散热，因此，所述单元10内包括至少三个所述半导体分支410，且至少一个所述半导体分支410的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支410的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道时，呈连续带状的所述半导体分支410位于呈不连续带状的所述半导体分支410的两侧，也就是，将分段设计的半导体分支410设置在单元10的中心位置，以利于中心部位的散热。
图9所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图9所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图6所示例的薄膜晶体管的不同之处在于，图6所示的薄膜晶体管中，每个单元10内的半导体分支410的数量Q大于或等于2，而图9所示的薄膜晶体管中，每个单元10内的半导体分支410的数量Q等于1，也就是，一个所述单元10中仅包括一个独立的半导体分支410，不同单元10内的半导体分支410相互独立，且该所述半导体分支410在衬底基板上的正投影呈连续带状，所述源极分支120和所述漏极分支220中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支120和所述漏极分支220沿所述半导体分支410的带状延伸方向交替排列，而呈叉指状电极排列。
本公开实施例所提供的薄膜晶体管中，将薄膜晶体管每个单元10内的半导体层400进行独立设计，即，每一单元10内设置独立的一个半导体分支410，通过这种独立的沟道设计结构，可以进一步避免热量聚集，实现散热。
图10所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图10所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图6所示例的薄膜晶体管的不同之处在于，图6所示的薄膜晶体管中，每个单元10内的半导体分支410在衬底基板上的正投影为连续带状，而图10所示的薄膜晶体管中，将每个单元10内独立的半导体分支410进一步进行分段设计，所述半导体分支410在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支120和至少一个漏极分支220。
本公开实施例所提供的薄膜晶体管中，将薄膜晶体管每个单元10内的半导体层400进行独立设计的同时，将每个半导体分支410进一步分段设计，通过这种进一步独立的沟道设计结构，可以进一步避免热量聚集，实现散热。
其中如图10所示，在一些实施例中，每一所述单元10内，所述半导体分支410的每一段沟道的两侧分别连接一个源极分支120和一个漏极分支220，这样通过沟道半导体分支410的独立，进一步减少沟道的发热，以达到热量散失的最大化。
此外，需要说明的是，在上述各实施例中，每一所述单元行1内均包括至少两个单元行1，在本公开所提供的其他实施例中，在显示器件中布置空间满足条件时，每一所述单元行1内还可以仅包括一个单元10，以进一步的提高热量散失最大化。
此外，图11所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图11所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，图1所示的薄膜晶体管中，相邻的两个单元行1的源极分支120共用同一根源极走线110，而图11所示的薄膜晶体管中，增设了源极走线110，即，所述源极走线110的数量大于或等于2，所述漏极走线210的数量大于或等于2，一个所述源极走线110和一个所述漏极走线210相邻设置，并形成为一组走线；同一组走线内的所述源极走线110和所述漏极走线210之间设置一个所述单元行1，且不同组走线之间，所述源极走线110和所述漏极走线210不共用。
具体的，以图11所示为例，在一些示例性实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120、第一源极走线110a和第二源极走线110b，所述漏极200包括多个漏极分支220、第一漏极走线210a和第二漏极走线210b，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFT unit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410，M、N和Q均为大于或等于1的整数；所述第一漏极走线210a、所述第一源极走线110a、所述第二源极走线110b和所述第二漏极走线210b依次平行且间隔设置，在所述第一漏极走线210a和第一源极走线110a之间间隔排布多个单元10，形成第一单元行11，在所述第二漏极走线210b和第二源极走线110b之间间隔排布多个单元10，而形成第二单元行12；其中，所述第一单元行11内各单元10的源极分支120均连接至所述第一源极走线110a，所述第二单元行12内各单元10的源极分支120均连接至所述第二源极走线110b上；所述第一单元行11内各单元10的漏极分支220均连接至所述第一漏极走线210a的一侧，所述第二单元行12内各单元10的漏极分支220均连接至所述第二漏极走线210b，也就是，所述第一单元行11内的源极分支120与第二单元行12内的漏极分支220分别连接至独立的不同漏极走线210上。这样，相邻两个单元行1的漏极走线210分别独立，并连接到同一信号输出端500，可以减少每条漏极走线210上的电流累计，并且，每个单元10内部的电流累计也不会全部聚集到同一条走线上，进一步降低发热量。
需要说明的是，图11所示的示例性实施例中，与图1所示的示例性实施例中不同仅在于，图1中源极走线110仅一根且第一单元行11和第二单元行12的源极分支120共用该源极走线110(即第一源极走线110a)，而图11所示的示例性实施例中，所述源极走线110有两根，且第一源极走线110a和第二源极走线110b平行且相邻设置，均位于两根漏极走线210的中间，当该薄膜晶体管应用于GOA电路中时，两根源极走线110的一端连接至同一时钟脉冲信号走线600，该时钟脉冲信号走线600与所述源极走线110垂直设置，两根漏极走线210的一端连接至同一信号输出端500，所述信号输出端500与所述漏极走线210垂直设置，所述时钟脉冲信号走线600与所述信号输出端500分别位于薄膜晶体管的相对两侧。
需要说明的是，图11所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，可与图1、图2、图3、图4或图5所示的薄膜晶体管相同，在此不再赘述。
例如，本公开中仅以图11所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图1所示的薄膜晶体管相同为例，进行了示例，而对于图11所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图2、图3、图4和图5所示的薄膜晶体管相同的实施例未进行示意。
当然可以理解的是，图11所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，也可与图1、图2、图3、图4或图5所示的薄膜晶体管不相同，在此均不再赘述。
此外，图12所示为本公开提供的另一些具体的示例性实施例中的薄膜晶体管的结构示意图。
如图12所示，在本公开另一些示例性实施例的薄膜晶体管，与上述图6所示例的薄膜晶体管的不同之处在于，图6所示的薄膜晶体管中，相邻的两个单元行1的源极分支120共用同一根所述漏极走线210(即第一漏极走线210a)，而图12所示的薄膜晶体管中，增设了一根所述漏极走线210，也就是说，所述源极走线110的数量大于或等于2，所述漏极走线210的数量大于或等于2，一个所述源极走线110和一个所述漏极走线210相邻设置，并形成为一组走线；同一组走线内的所述源极走线110和所述漏极走线210之间设置一个所述单元行1，且不同组走线之间，所述源极走线110和所述漏极走线210不共用。
具体的，以图12所示为例，在一些示例性实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120、第一源极走线110a和第二源极走线110b，所述漏极200包括多个漏极分支220，第一漏极走线210a和第二漏极走线210b，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFT unit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410，M、N和Q均为大于或等于1的整数；所述第一源极走线110a、所述第一漏极走线210a、所述第二漏极走线210b和所述第二源极走线110b依次平行且间隔设置，在所述第一漏极走线210a和第一源极走线110a之间间隔排布多个单元10，形成第一单元行11，在所述第二漏极走线210b和第二源极走线110b之间间隔排布多个单元10，而形成第二单元行12；其中，所述第一单元行11内各单元10的源极分支120均连接至所述第一源极走线110a，所述第二单元行12内各单元10的源极分支120均连接至所述第二源极走线110b上；所述第一单元行11内各单元10的漏极分支220均连接至所述第一漏极走线210a的一侧，所述第二单元行12内各单元10的漏极分支220均连接至所述第二漏极走线210b，也就是，所述第一单元行11内的源极分支120与第二单元行12内的漏极分支220分别连接至独立的不同漏极走线210上。这样，相邻两个单元行1的漏极走线210分别独立，并连接到同一信号输出端500，可以减少每条漏极走线210上的电流累计，并且，每个单元10内部的电流累计也不会全部聚集到同一条走线上，进一步降低发热量。
需要说明的是，图12所示的示例性实施例中，与图6所示的示例性实施例中不同仅在于，图6中漏极走线210仅一根，且第一单元行11和第二单元行12的漏极分支220共用该漏极走线210，而图12所示的示例性实施例中，所述漏极走线210有两根，且两根漏极走线210平行且相邻设置，位于两根源极走线110的中间，当该薄膜晶体管应用于GOA电路中时，两根源极走线110的一端连接至同一时钟脉冲信号走线600，该时钟脉冲信号走线600与所述源极走线110垂直设置，两根漏极走线210的一端连接至同一信号输出端500，所述信号输出端500与所述漏极走线210垂直设置，所述时钟脉冲信号走线600与所述信号输出端500分别位于薄膜晶体管的相对两侧。
需要说明的是，图12所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，可与图1、图2、图3、图4或图5所示的薄膜晶体管相同，在此不再赘述。
例如，本公开中仅以图12所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图1所示的薄膜晶体管相同为例，进行了示例，而对于图12所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图2、图3、图4和图5所示的薄膜晶体管相同的实施例未进行示意。
当然可以理解的是，图12所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，也可与图1、图2、图3、图4或图5所示的薄膜晶体管不相同，在此均不再赘述。
此外，对于图1至图12中任一实施例中，均可通过增设至少一根所述源极走线或至少一根漏极走线，以将多个单元排列为至少三个单元行，且至少三个单元行至少共用一根源极走线和一根漏极走线，以下对此仅以图13、图14和图15所示实施例为例进行说明，不再一一列举。
图13所示为本公开提供的另一些示例性实施例中的薄膜晶体管的结构示意图。
如图13所示的另一些示例性实施例的薄膜晶体管，与上述图1所示例的薄膜晶体管的不同之处在于，增设了所述源极走线110，即增设了第二源极走线110b，且该第二源极走线110b位于所述第二漏极走线210b的远离所述第一源极走线110a的一侧，并与所述第二漏极走线210b之间的区域间隔分布有多个单元10，而形成第三单元行13，且第二单元行12和第三单元行13的源极分支120共用第二漏极走线210b。
具体地，如图13所示，在一些示例性的实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120、第一源极走线110a和第二源极走线110b，所述漏极200包括多个漏极分支220、第一漏极走线210a和第二漏极走线210b，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFT unit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410半导体分支130，M、N和Q均为大于或等于1的整数；所述第一漏极走线210a、所述第一源极走线110a、第二漏极走线210b和第二源极走线110b平行且间隔设置；且所述第一漏极走线210a位于第一源极走线110a和第二源极走线110b之间，在第一漏极走线210a和第一源极走线110a之间间隔排布多个单元10，形成第一单元行11；在所述第一源极走线110a和第二漏极走线210b之间间隔排布多个单元10，而形成第二单元行12；第二源极走线110b和第二漏极走线210b之间间隔排布多个单元10，而形成第三单元行13；其中，所述第一单元行11和第二单元行12的源极分支120均连接至所述第一源极走线110a上，以共用所述第一源极走线110a，所述第二单元行12和第三单元行13的漏极分支220均连接至所述第二漏极走线210b上，以共用所述第二漏极走线210b。
需要说明的是，图12所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，可与图1、图2、图3、图4或图5所示的薄膜晶体管相同，在此不再赘述。
例如，本公开中仅以图12所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图4所示的薄膜晶体管相同为例，进行了示例，而对于图12所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图1、图2、图3和图5所示的薄膜晶体管相同的实施例未进行示意。
当然可以理解的是，图12所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，也可与图1、图2、图3、图4或图5所示的薄膜晶体管不相同，在此均不再赘述。
此外，图14所示为本公开提供的另一些示例性实施例中的薄膜晶体管的结构示意图。
如图14所示的另一些示例性实施例的薄膜晶体管，与上述图11所示例的薄膜晶体管的不同之处在于，增设了一组走线，也就是增设了第三漏极走线210c和第三源极走线110c，所述第三漏极走线210c与所述第三源极走线110c之间的区域间隔分布有多个单元10，而形成第三单元行13。
具体的，以图14所示为例，在一些示例性实施例中，所述薄膜晶体管包括源极100、漏极200、栅极300和半导体层400，所述源极100包括多个源极分支120、第一源极走线110a、第二源极走线110b和第三源极走线110c，所述漏极200包括多个漏极分支220、第一漏极走线210a、第二漏极走线210b和第三漏极走线210c，所述半导体层400包括多个半导体分支410，所述源极分支120、所述漏极分支220和所述半导体分支410分割为多个单元10(TFTunit)，每一单元10包括M个源极分支120、N个漏极分支220和Q个半导体分支410半导体分支130，M、N和Q均为大于或等于1的整数；所述第一漏极走线210a、所述第一源极走线110a、所述第二源极走线110b、所述第二漏极走线210b、所述第三漏极走线210c和所述第三源极走线110c依次平行且间隔设置；
所述第一漏极走线210a、所述第一源极走线110a为一组走线，在所述第一漏极走线210a和第一源极走线110a之间间隔排布多个单元10，形成第一单元行11；
所述第二漏极走线210b、所述第二源极走线110b为一组走线，在所述第二漏极走线210b和第二源极走线110b之间间隔排布多个单元10，而形成第二单元行12；
所述第三漏极走线210c、所述第三源极走线110c为一组走线，在所述第二漏极走线210b和第二源极走线110b之间间隔排布多个单元10，而形成第三单元行13；
其中，所述第一单元行11内各单元10的源极分支120均连接至所述第一源极走线110a，所述第一单元行11内各单元10的漏极分支220均连接至所述第一漏极走线210a；
所述第二单元行12内各单元10的源极分支120均连接至所述第二源极走线110b，所述第二单元行12内各单元10的漏极分支220均连接至所述第二漏极走线210b；
所述第三单元行13内各单元10的源极分支120均连接至所述第三源极走线110c，所述第三单元行13内各单元10的漏极分支220均连接至所述第三漏极走线210c。
也就是，不同单元行1内的源极分支120和漏极分支220分别连接至独立的不同漏极走线210上，这样，相邻两个单元行1的漏极走线210分别独立，并连接到同一信号输出端500，可以减少每条漏极走线210上的电流累计，并且，每个单元10内部的电流累计也不会全部聚集到同一条走线上，进一步降低发热量。
需要说明的是，图14所示的示例性实施例中，与图11所示的示例性实施例中不同仅在于，增设了第三源极走线110c和第三漏极走线210c，其中所述第一源极走线110a、所述第二源极走线110b和所述第三源极走线110c可连接在所述时钟脉冲信号走线600上，所述第一漏极走线210a、所述第二漏极走线210b和所述第三漏极走线210c连接至同一信号输出端500，且所述时钟脉冲信号走线600与所述信号输出端500分别位于薄膜晶体管的相对两侧。
还需要说明的是，图14所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，可与图1至图13所示的薄膜晶体管相同，在此不再赘述。
例如，本公开中仅以图14所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图11所示的薄膜晶体管相同为例，进行了示例，而对于图16所示实施例中所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，与图1-10及图12-13所示的薄膜晶体管相同的实施例未进行示意。
当然可以理解的是，图14所示实施例中的薄膜晶体管中，所述漏极分支220、所述源极分支120及所述半导体分支410的具体结构、分支数目和排列方式以及所述栅极300、所述栅极走线310的结构等，也可与图1至图13所示的薄膜晶体管不相同，在此均不再赘述。
此外，图15所示为本公开提供的另一些示例性实施例中的薄膜晶体管的结构示意图。
如图15所示的另一些示例性实施例的薄膜晶体管，与上述图14所示例的薄膜晶体管的不同之处在于，图14中半导体分支在衬底基板上的正投影为连续带状，而图15所示的薄膜晶体管中，将每个单元10内独立的半导体分支410进一步进行分段设计，所述半导体分支410在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支120和至少一个漏极分支220。
本公开实施例所提供的薄膜晶体管中，将薄膜晶体管每个单元10内的半导体层400进行独立设计的同时，将每个半导体分支410进一步分段设计，通过这种进一步独立的沟道设计结构，可以进一步避免热量聚集，实现散热。
其中如图15所示，在一些实施例中，每一所述单元10内，所述半导体分支410的每一段沟道的两侧分别连接一个源极分支120和一个漏极分支220，这样通过沟道半导体分支410的独立，进一步减少沟道的发热，以达到热量散失的最大化。
此外，需要说明的是，在上述各实施例中，每一所述单元行1内均包括至少两个单元行1，在本公开所提供的其他实施例中，在显示器件中布置空间满足条件时，每一所述单元行1内还可以仅包括一个单元10，以进一步的提高热量散失最大化。
需要说明的是，在上述公开实施例中，仅以薄膜晶体管内可形成两个单元行和三个单元行进行了示例，在实际应用中，所述薄膜晶体管内还可以通过增设源极走线110或漏极走线210而形成数量为三个以上的单元行，只要发明构思与本公开相似，均应落入本公开保护范围内，对此不再赘述。
此外，本公开实施例还提供了一种栅极行驱动电路，包括：多个薄膜晶体管，所述薄膜晶体管采用本公开实施例所提供的薄膜晶体管；信号输出端500，所述薄膜晶体管内各所述漏极走线210连接至同一所述信号输出端500；及时钟脉冲信号线600，所述薄膜晶体管内各所述源极走线110连接至同一所述时钟脉冲信号线600。
此外，本公开实施例还提供了一种阵列基板，包括衬底基板及形成于所述衬底基板之上的本公开实施例所提供的栅极行驱动电路。
本公开实施例还提供了一种显示装置，包括本公开实施例所提供的阵列基板。该显示装置包括但不限于：射频单元、网络模块、音频输出单元、输入单元、传感器、显示单元、用户输入单元、接口单元、存储器、处理器、以及电源等部件。本领域技术人员可以理解，上述显示装置的结构并不构成对显示装置的限定，显示装置可以包括上述更多或更少的部件，或者组合某些部件，或者不同的部件布置。在本发明实施例中，显示装置包括但不限于显示器、手机、平板电脑、电视机、可穿戴电子设备、导航显示设备等。
所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (21)

1.一种薄膜晶体管，其特征在于，包括：
源极，包括源极走线和多个源极分支；
漏极，包括漏极走线和多个漏极分支；
与所述源极和所述漏极相绝缘的栅极；
及与所述源极分支和所述漏极分支相接触连接的半导体层，包括多个半导体分支；
其中，多个所述源极分支、多个所述漏极分支与多个所述半导体分支接触，并分为多个单元，每一单元包括M个源极分支、N个漏极分支和Q个半导体分支，M、N和Q均为大于或等于1的整数；
所述源极走线和所述漏极走线平行且间隔设置，所述源极走线和所述漏极走线中的一个的数量m为大于或等于2的整数，另一个的数量n为大于或等于1的整数；
多个所述单元设置在所述源极走线与相邻的所述漏极走线之间的区域，以将多个所述单元排列为至少两个单元行，每一所述单元行内各单元的所述源极分支电连接同一根所述源极走线，每一所述单元行内各单元的所述漏极分支电连接同一根所述漏极走线。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
所述源极走线和所述漏极走线交替设置，相邻两个所述单元行内各单元的所述漏极分支共用同一根所述漏极走线。
3.根据权利要求1所述的薄膜晶体管，其特征在于，
所述漏极分支和/或所述漏极走线的线宽为3～15μm。
4.根据权利要求1所述的薄膜晶体管，其特征在于，
所述源极走线和所述漏极走线交替设置，相邻两个所述单元行内各单元的所述源极分支共用同一根所述源极走线。
5.根据权利要求1所述的薄膜晶体管，其特征在于，
所述源极走线的数量大于或等于2，所述漏极走线的数量大于或等于2，一个所述源极走线和一个所述漏极走线相邻设置，并形成为一组走线；
同一组走线内的所述源极走线和所述漏极走线之间设置一个所述单元行，且不同组走线之间，所述源极走线和所述漏极走线不共用。
6.根据权利要求1所述的薄膜晶体管，其特征在于，
每一个所述单元行包括至少两个所述单元，且每一所述单元行内各单元之间保持预定间距。
7.根据权利要求6所述的薄膜晶体管，其特征在于，
所述薄膜晶体管内所述单元的数量q大于或等于3，和/或，所述预定间距d的大小为20μm≤d≤500μm。
8.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元行内仅包括一个所述单元。
9.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置；且每一所述半导体分支的沟道在衬底基板上的正投影呈连续带状，所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列。
10.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置，且每一所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支和至少一个漏极分支。
11.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元内，所述半导体分支的数量Q大于或等于2，且各所述半导体分支平行且间隔设置，且至少一个所述半导体分支的沟道在衬底基板上的正投影呈连续带状，
至少一个所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道，
所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列，其中每一段所述沟道上连接至少一个所述源极分支和至少一个所述漏极分支。
12.根据权利要求1所述的薄膜晶体管，其特征在于，
所述单元内包括至少三个所述半导体分支，且至少一个所述半导体分支的沟道在衬底基板上的正投影呈连续带状，至少一个所述半导体分支的沟道在衬底基板上的正投影呈不连续带状，并形成而形成相互独立的多段沟道时，
呈连续带状的所述半导体分支位于呈不连续带状的所述半导体分支的两侧。
13.根据权利要求12所述的薄膜晶体管，其特征在于，
所述单元内至少一个所述半导体分支为补偿半导体分支，该补偿半导体分支的沟道总长度小于其他半导体分支的沟道总长度。
14.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元内，所述半导体分支的数量Q等于1，且
所述半导体分支在衬底基板上的正投影呈连续带状，所述源极分支和所述漏极分支中的其中一个的数量大于或等于2，另一个的数量大于或等于1，所述源极分支和所述漏极分支沿所述半导体分支的带状延伸方向交替排列，而呈叉指状电极排列。
15.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述单元内，所述半导体分支的数量Q等于1，且所述半导体分支在衬底基板上的正投影呈不连续带状，并形成相互独立的多段沟道，每一段沟道分别连接至少一个源极分支和至少一个漏极分支。
16.根据权利要求1所述的薄膜晶体管，其特征在于，
每一所述半导体分支中，相邻设置的所述漏极分支和所述源极分支所对应的沟道宽度W为2～20μm，沟道长度L为2～20μm。
17.根据权利要求1所述的薄膜晶体管，其特征在于，
所述栅极在衬底基板上的正投影与所述源极走线在所述衬底基板上的正投影不重叠，且所述栅极在所述衬底基板上的正投影与所述漏极走线在所述衬底基板上的正投影重叠。
18.根据权利要求1所述的薄膜晶体管，其特征在于，
所述源极走线的第一端连接至时钟脉冲信号走线，
所述栅极在衬底基板上的正投影与所述时钟脉冲信号走线在所述衬底基板上的正投影不重叠，所述栅极上连接有栅极走线，所述栅极走线在所述衬底基板上的正投影与所述时钟脉冲信号走线在所述衬底基板上的正投影交叉设置。
19.根据权利要求1所述薄膜晶体管，其特征在于，
相邻两个所述单元之间设有采用所述漏极的金属层所形成的漏极电极块，所述漏极电极块与所述栅极在衬底基板上的正投影重叠。
20.一种栅极行驱动电路，其特征在于，包括：
多个如权利要求1至19任一项所述的薄膜晶体管；
信号输出端，所述薄膜晶体管内各所述漏极走线连接至同一所述信号输出端；
及时钟脉冲信号线，所述薄膜晶体管内各所述源极走线连接至同一所述时钟脉冲信号线。
21.一种阵列基板，其特征在于，包括如权利要求20所述的栅极行驱动电路。
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