CN114280861B - 阵列基板及显示装置 - Google Patents

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Abstract

本申请公开了一种阵列基板及显示装置，属于显示技术领域。该阵列基板包括：衬底基板，以及位于衬底基板上的多条第一栅线、第二栅线、多条数据线和多个子像素单元。奇数行像素单元的薄膜晶体管位于数据线的第一侧，偶数行像素单元的薄膜晶体管位于数据线的第二侧，第一侧和第二侧为相对的两侧。至少一条第一栅线在衬底基板上的正投影位于相邻两条数据线在衬底基板上的正投影之间。如此可以进一步减小边框尺寸，实现超窄边框全面屏显示。

Description

阵列基板及显示装置
技术领域
本申请涉及显示技术领域，特别涉及一种阵列基板及显示装置。
背景技术
现有设计中，栅极驱动单元通常设置在显示面板的左右两侧，这使得显示装置的超窄边框设计受到限制。因此，如何进一步减小显示面板的边框宽度，设计出超窄边框的全面屏显示面板，是本领域技术人员亟需解决的技术问题。
发明内容
本申请实施例提供了一种阵列基板及显示装置。可以解决现有的窄边框设计中，由于栅极驱动单元设置在显示面板的列方向上，栅线和数据线的布线设计引起的显示效果差的技术问题。
一方面，本申请实施例提供一种阵列基板，包括：
衬底基板；
位于所述衬底基板上的呈阵列排布的多个像素单元，每个所述像素单元包括薄膜晶体管；
位于所述衬底基板上的沿第一方向延伸的多条数据线；
奇数行所述像素单元的薄膜晶体管位于所述数据线的第一侧，偶数行所述像素单元的薄膜晶体管位于所述数据线的第二侧，所述第一侧和第二侧为相对的两侧；
位于所述衬底基板上的沿第一方向延伸的多条第一栅线和沿第二方向延伸的多条第二栅线；
至少一条所述第一栅线在衬底基板上的正投影位于相邻两条数据线在衬底基板上的正投影之间。
可选的，每个所述像素单元包括一像素电极，相邻两个所述像素电极之间的间隙为第一间隙，所述第一栅线与至少一条所述数据线位于同一第一间隙中沿第一方向并列延伸。
可选的，所述薄膜晶体管包括第一极、第二极、栅极和一连接部，所述连接部一端与所述数据线相连，另一端与所述薄膜晶体管的第一极或第二极相连，且所述第一栅线与所述连接部在衬底基板上的正投影不重叠。
可选的，任意所述相邻两条数据线分别位于相邻两个第一间隙中，所述第一栅线位于所述相邻两条数据线之间；所述第一栅线具有交替排布的多个第一延伸部和多个第二延伸部，所述第一延伸部沿第一方向延伸，所述第二延伸部沿第二方向延伸，且同一条所述第一栅线中任意相邻的两个第一延伸部与所述相邻的两个第一延伸部之间的第二延伸部构成一个像素容纳区，所述像素容纳区包括至少一个所述像素单元。
可选的，同一条所述第一栅线中所述多个第一延伸部和所述多个第二延伸部构成多个所述像素容纳区，每个所述像素容纳区具有开口，且任意相邻的两个所述像素容纳区的开口的方向相反。
可选的，在所述像素容纳区内，所述第一延伸部位于像素电极远离薄膜晶体管的一侧。
可选的，围成所述像素容纳区的第一延伸部和第二延伸部在靠近任意薄膜晶体管时通过一过渡线段连接，所述过渡线段与行方向呈一倾角，以便避让薄膜晶体管的电极。
可选的，其中，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
位于薄膜晶体管远离所述衬底基板一侧的有机膜层；
位于所述有机膜层远离所述薄膜晶体管一侧的多个公共电极；
位于所述公共电极远离所述有机膜层一侧的、呈阵列式排布的多个像素电极；
所述第一栅线位于所述有机膜层远离所述衬底基板一侧，并通过过孔与所述第二栅线连接。
可选的，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
与薄膜晶体管栅极同层设置的多个公共电极；
位于所述薄膜晶体管远离所述衬底基板一侧的多个像素电极；
所述第一栅线与所述像素电极同层设置，并通过过孔与所述第二栅线连接。
可选的，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
与薄膜晶体管栅极同层设置的多个公共电极；
位于所述薄膜晶体管远离所述衬底基板一侧的多个像素电极；
所述第一栅线与所述薄膜晶体管的第一级和第二极同层设置，并通过过孔与所述第二栅线连接。
可选的，位于所述像素容纳区内的像素单元还包括与所述像素电极连接的一补偿电极，且所述补偿电极远离所述像素电极的边沿在衬底基板上的正投影位于所述数据线与所述第一延伸部之间。
可选的，所述补偿电极为狭长条形，其两端与所述像素电极通过连接线相连。
可选的，所述相邻两条数据线在一个所述第一间隙中，且相互连接；
其中，所述相邻两条数据线中一条所述数据线与其第一侧像素单元内的薄膜晶体管连接，另一条所述数据线与其第二侧像素单元内的薄膜晶体管连接；
在同一所述第一间隙中，所述第一栅线在衬底基板上的正投影位于所述相邻两条数据线之间。
可选的，在同一第一间隙中，两条所述数据线、所述第一栅线在衬底基板上的正投影等间距并列排布。
可选的，所述第一栅极线与所述数据线位于同一膜层，位于同一所述第一间隙中的所述第一栅极线与所述数据线在衬底基板上的正投影之间的间距为第一间距；
所述第一间距大于所述数据线的宽度。
可选的，所述第一栅极线与所述数据线位于不同膜层，位于同一所述第一间隙中的所述第一栅极线与所述数据线在衬底基板上的正投影之间的间距为第二间距；
所述第二间距小于所述数据线的宽度。
可选的，所述第一栅极线的宽度大于所述数据线的宽度。
另一方面，提供了一种显示装置，包括：
上述任一所述阵列基板、对置基板以及位于所述阵列基板和所述对置基板之间的液晶层。
本申请实施例提供的技术方案带来的有益效果至少包括：
当采用该阵列基板制备液晶显示面板时，由于将栅极驱动单元设置在显示面板的列方向上，可实现超窄边框全面屏显示的效果，同时可以减小数据线和第一栅线之间的耦合电容，或者可以减小第一栅线和像素电极之间的耦合电容，从而降低由此引发的显示不良问题，提升显示效果。
附图说明
附图用来提供对本申请实施例的进一步理解，并且构成说明书的一部分，与本申请实施例一起用于解释本申请，并不构成对本申请的限制。通过参考附图对详细示例实施例进行描述，以上和其它特征和优点对本领域技术人员将变得更加显而易见，在附图中：
图1为本申请实施例一提供的一种阵列基板的结构示意图；
图2为图1实施例一第一种可实现方式沿A-A’处的截面图；
图3为图1实施例一第二种可实现方式沿A-A’处的截面图；
图4为图1实施例一第三种可实现方式沿A-A’处的截面图；
图5为本申请实施例二提供的一种阵列基板的结构示意图；
图6为本申请实施例二提供的另一种阵列基板的结构示意图；
图7为本申请实施例三提供的一种阵列基板的结构示意图；
图8为本申请实施例三提供的一种阵列基板的结构示意图；
图9为图8沿B-B’的剖面结构示意图；
图10为图8沿C-C’的剖面结构示意图；
图11为图8沿D-D’的剖面结构示意图；
图12是本申请实施例提供的一种显示装置的结构示意图。
附图标记
10、阵列基板；1、第一栅线；2、数据线；3、第二栅线；4、薄膜晶体管；41、连接部；5、像素电极；6、公共电极；101、第一延伸部；102、第二延伸部；104、过渡线段；303、像素容纳区；303a、像素容纳区开口；11、有机膜层；61、公共电极信号线；401、栅极；23、有源层；22、源、漏极；501、补偿电极；201、第一数据线；202、第二数据线。
具体实施方式
为使本领域的技术人员更好地理解本申请实施例的技术方案，下面结合附图对本申请实施例提供的阵列基板、显示设备进行详细描述。
在下文中将参考附图更充分地描述本申请实施例，但是所示的实施例可以以不同形式来体现，且不应当被解释为限于本申请阐述的实施例。反之，提供这些实施例的目的在于使本申请透彻和完整，并将使本领域技术人员充分理解本申请的范围。
本申请实施例可借助本申请的理想示意图而参考平面图和/或截面图进行描述。因此，可根据制造技术和/或容限来修改示例图示。
在不冲突的情况下，本申请各实施例及实施例中的各特征可相互组合。
本申请所使用的术语仅用于描述特定实施例，且不意欲限制本申请。如本申请所使用的术语“和/或”包括一个或多个相关列举条目的任何和所有组合。如本申请所使用的单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。如本申请所使用的术语“包括”、“由……制成”，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。
除非另外限定，否则本申请所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本申请的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本申请明确如此限定。
本申请实施例不限于附图中所示的实施例，而是包括基于制造工艺而形成的配置的修改。因此，附图中例示的区具有示意性属性，并且图中所示区的形状例示了元件的区的具体形状，但并不是旨在限制性的。
实施例一：
请参考图1和，图1分别是本申请实施例提供的一种阵列基板结构示意图。该阵列基板包括：
衬底基板10，位于衬底基板10上的沿列方向延伸的多条第一栅线1、多条数据线2、沿行方向延伸的多条第二栅线3和呈阵列排布的多个子像素单元。
每个子像素单元包括：薄膜晶体管4和像素电极5。该像素电极5可以为由透明导电材料制备的电极。薄膜晶体管4包括：第一极、第二极、栅极和一个连接部41。薄膜晶体管4的第一极或第二极可以通过连接部41与数据线30连接，栅极可以与第二栅线3连接，第二极与像素电极5连接。其中，该第一极为源极和漏极中的一个，第二极为源极和漏极中的另一个。
奇数行像素单元的薄膜晶体管4位于数据线2的第一侧，偶数行像素单元的薄膜晶体管4位于所述数据线2的第二侧。其中，第一侧和第二侧为相对的两侧。示例的，在图1中，奇数行像素单元的薄膜晶体管4位于数据线2的左侧，偶数行像素单元的薄膜晶体管4位于数据线2的右侧。
第一栅线1在相邻两条数据线2之间沿列方向延伸，且第一栅线1在衬底基板上10的正投影位于相邻两条数据线2在衬底基板10上的正投影之间。
相邻两个像素电极5之间的间隙为第一间隙，第一栅线1与至少一条数据线2位于同一第一间隙中沿列方向并列延伸。第一栅线1与薄膜晶体管4的连接部41在衬底基板上的正投影不重叠。
示例的，如图1所示，任意相邻两条数据线2分别位于相邻两个第一间隙中。位于数据线2左侧和右侧的像素单元中，奇数行像素单元的薄膜晶体管4与数据线2的左侧相连，偶数行像素单元的薄膜晶体管4与数据线2的右侧相连。
第一栅线1包括：交替排布的多个第一延伸部101和多个第二延伸部102，第一延伸部101沿列方向延伸，第二延伸部102沿行方向延伸，且同一条第一栅线1中任意相邻的两个第一延伸部101与该相邻的两个第一延伸部101之间的第二延伸部102构成一个像素容纳区303，该像素容纳区303包括至少一个像素单元。示例的，如图1所示，图1是以该像素容纳区303包括一个像素单元为例进行示意性说明的。
每个像素容纳区303具有开口303a，且任意相邻的两个像素容纳区303的开口303a的方向相反。例如，第n条第一栅线、第n+1条第一栅线和第n+2条第一栅线为相邻的三条第一栅线1，对于第n+1条第一栅线所构成的像素容纳区A1和像素容纳区A2，该像素容纳区A1的开口303a朝向第n条第一栅线，而该像素容纳区A2的开口303a朝向第n+2条第一栅线，n≥1。
在本申请实施例中，第一栅线1的第一延伸部101位于相邻的两列像素单元的两个像素电极5之间，且该第一延伸部101在衬底基板10上的正投影与线2在衬底基板上的正投影错开，如此，可以有效的减小数据线2与第一栅线1之间产生的寄生电容。第一栅线1的第二延伸部102位于相邻的两行像素单元之间的第二栅线3和像素电极5之间。第一栅线1第一延伸部101和第二延伸部102的与任意像素单元的薄膜晶体管4的连接部41在衬底基板10上的正投影不重叠。如此，可以有效的减小第一栅线1与薄膜晶体管的电极之间产生的寄生电容，提升显示效果。
可选的，在任意像素容纳区内，第一栅线1的第一延伸部101位于像素电极远离薄膜晶体管4的一侧，如此，可以进一步保证第一栅线1与薄膜晶体管4在衬底基板10上的正投影错开，从而有效减小二者之间产生的寄生电容。
可选的，围成一个像素容纳区的第一延伸部101和第二延伸部102在靠近任意薄膜晶体管时通过一过渡线段104连接，过渡线段104与行方向呈一倾角，以便避让薄膜晶体管的电极，从而保证金属图形之间的间距。
可选的，第一栅线1、第二栅线3和数据线的材料可以包括金属材料，其相对于透明导电材料具有较高的导电性和较低的电阻率，可以有效的提高上述信号线的信号量，进而降低阵列基板功耗。
可选的，由于第一栅线1上加载的信号通常要高于数据线上加载的信号，第一栅极线1的宽度可以大于数据线2的宽度。
可选的，数据线2的材料为铜，宽度为5μm至7μm，优选为6μm。第一栅线1的材料为铜，第一栅线1的宽度可选为6μm至9μm，优选为7μm，第一栅线1的厚度为0.4μm至0.6μm。第一栅线1和数据线2的厚度均为0.4μm至0.6μm。
为了减小第一栅线1与数据线2之间产生的寄生电容，需要保证二者在衬底基板上的正投影错开，且满足一定的间距。在本申请实施例中，阵列基板中的第一栅线1与数据线2的位置关系可以有多种设置方式，本申请实施例以以下三种可实现方式为例进行示意性的说明。
示例的，在一种可能的实施方式中，为了避免第一栅线1与数据线2之间存在短路现象，将第一栅线1与数据线2异层设置，也即是，第一栅线1与数据线2位于不同的膜层，二者在衬底基板上的正投影的间距为第二间距。该第二间距小于数据线2的宽度，优选的，该第二间距为3μm至6μm。原则上，二者在衬底基板上的正投影的间距与其在垂直于衬底基板平面的方向上的距离成反比，即二者在垂直于衬底基板平面的方向上的距离越大，则第二间距越小。
示例的，图2至图4为在图1在A-A’处的截面图。请参考图2，图2示出了本申请实施例第一种可实现方式，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的第二栅线3、公共电极信号线61和薄膜晶体管4的栅极401，三者同层设置；
位于薄膜晶体管4的栅极401远离衬底基板10一侧的栅绝缘层14；
位于栅绝缘层14远离衬底基板10一侧的有源层23；
位于有源层23远离衬底基板10一侧的有源、漏极22；
位于源、漏极22远离衬底基板10一侧的层间绝缘层12；
位于层间绝缘层12远离衬底基板10一侧的有机膜层11；
位于有机膜层11远离薄膜晶体管4一侧的多个公共电极6；
位于公共电极6远离有机膜层11一侧的层间绝缘层13；
以及，位于层间绝缘层13远离有机膜层11一侧的、呈阵列式排布的多个像素电极5，像素电极5通过过孔与薄膜晶体管4的源极或漏极连接；
第一栅线1位于有机膜层11远离薄膜晶体管4一侧，并通过过孔103与第二栅线3连接，过孔103贯穿有机膜层11和层间绝缘层12。
在图2所示的阵列基板中，有机膜层11的材料可以是环氧树脂等透明有机物，厚度为1μm至2μm。数据线与薄膜晶体管4的源、漏极连接，且同层设置。如此，在垂直于衬底基板10所在平面的方向上，第一栅线1与数据线之间的距离由有机膜层11和层间绝缘层12决定。相较于其他可能的实现方式，有机膜层拉远了第一栅线1和薄膜晶体管4、第二栅线3、数据线2在垂直于衬底基板10所在平面的方向上的距离，从而可以缩短第一间距，增加显示面板的开口率。
示例的，请参考图3，图3示出了本申请实施例第二种可实现方式，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的第二栅线3和薄膜晶体管4的栅极401，二者同层设置；
以及，位于衬底基板10上的多个公共电极6；
位于薄膜晶体管4的栅极401远离衬底基板10一侧的栅绝缘层14；
位于栅绝缘层14远离衬底基板10一侧的有源层23；
位于有源层23远离衬底基板10一侧的有源、漏极22；
位于源、漏极22远离衬底基板10一侧的层间绝缘层12；
以及，位于层间绝缘层12远离公共电极6一侧的、呈阵列式排布的多个像素电极5，像素电极通过过孔与薄膜晶体管4的源极或漏极连接；
第一栅线1位于层间绝缘层12远离第二栅线3一侧，并通过过孔103与第二栅线3连接。可选的，填充过孔103的材料可以与像素电极5的材料相同，即，透明导电材料，例如，其可以为ITO。如此，可以在形成像素电极5的同时填充过孔103，实现第一栅线1与第二栅线3的搭接。如此设置能够节省工序。
示例的，在另一种可能的实施方式中，第一栅线1与数据线2可以位于同一膜层，则二者在衬底基板上的正投影的间距为第一间距。该第一间距大于数据线2的宽度，优选的，该间距为6μm至10μm。
示例的，请参考图4，图4示出了本申请实施例第三种可实现方式，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的第二栅线3和薄膜晶体管4的栅极401，二者同层设置；
以及，位于衬底基板10上的多个公共电极6；
位于薄膜晶体管4的栅极401远离衬底基板10一侧的栅绝缘层14；
位于栅绝缘层14远离衬底基板10一侧的有源层23；
位于有源层23远离衬底基板10一侧的有源、漏极22和第一栅线1；
位于源、漏极22远离衬底基板10一侧的层间绝缘层12；
以及，位于层间绝缘层12远离公共电极6一侧的、呈阵列式排布的多个像素电极5，像素电极通过过孔与薄膜晶体管4的源极或漏极连接；
第一栅线1通过过孔103与第二栅线3连接，可选的，填充过孔103的材料可以与像素电极5的材料相同，即，透明导电材料，例如，其可以为ITO。如此，可以在形成像素电极5的同时填充过孔103，实现第一栅线1与第二栅线3的搭接。如此设置能够进一步节省工序。
实施例二：
由于第一栅线1的插入，导致像素电极5与其相邻的两条数据线2之间的间距不一致。为了避免由此可能发生的数据线2对与其连接的像素单元的驱动信号不同所导致的纵向串扰等显示不良，示例的，本申请实施例二提供了一种阵列基板结构示意图。
如图5和图6所示，位于像素容纳区内的像素单元还包括与像素电极5连接的一补偿电极501，且补偿电极501远离像素电极5的边沿在衬底基板上的正投影位于数据线2与第一延伸部101之间。如此设置可使像素电极与其两侧的数据线2的距离基本一致，从而使得数据线对与其连接的像素单元的驱动信号基本一致，从而改善纵向串扰的现象。
可选的，补偿电极501可以是板状电极，也可以是狭长条形电极，或是其他形状，本申请实施例对此不做限制，仅以下两种可实现方式为例进行示意性的说明。
示例的，如图5所示，该补偿电极501为一板状电极，补偿电极501可以与像素电极5一体成型，其表面可具有与像素电极5相同的镂空图案。如此，可简化工艺。
示例的，如图6所示，该补偿电极501为一为狭长条形电极，其两端与像素电极通过连接线相连。如此，由于补偿电极501与第一栅线1在衬底基板10上的正投影不重叠，则可减小补偿电极501与第一栅线1之间的寄生电容，保证显示面板呈现较好的显示效果。
实施例三：
请同时参考图8，图7是本申请实施例三提供的另一种阵列基板结构示意图。图8是图7阵列基板的局部示意图。
该阵列基板包括：
衬底基板10，位于衬底基板10上的沿列方向延伸的多条第一栅线1、多条数据线2、沿行方向延伸的多条第二栅线3和呈阵列排布的多个子像素单元。
每个子像素单元包括：薄膜晶体管4和像素电极5。该像素电极5可以为由透明导电材料制备的电极。薄膜晶体管4包括：第一极、第二极、栅极和一个连接部41。薄膜晶体管4的第一极或第二极可以通过连接部41与数据线30连接，栅极可以与第二栅线3连接，第二极与像素电极5连接。其中，该第一极为源极和漏极中的一个，第二极为源极和漏极中的另一个。
奇数行像素单元的薄膜晶体管4位于数据线2的第一侧，偶数行像素单元的薄膜晶体管4位于所述数据线2的第二侧。其中，第一侧和第二侧为相对的两侧。示例的，在图7中，奇数行像素单元的薄膜晶体管4位于数据线2的左侧，偶数行像素单元的薄膜晶体管4位于数据线2的右侧。
第一栅线1在相邻两条数据线2之间沿列方向延伸，且第一栅线1在衬底基板上10的正投影位于相邻两条数据线2在衬底基板10上的正投影之间。
相邻两个像素电极5之间的间隙为第一间隙，第一栅线1与至少一条数据线2位于同一第一间隙中沿列方向并列延伸。第一栅线1与薄膜晶体管4的连接部41在衬底基板上的正投影不重叠。
在至少一个第一间隙中，两条数据线2位于同一第一间隙中，且相互连接。位于同一第一间隙中的两条数据线2至少在靠近数据线控制单元200的一端相连，也可是两端相连。以两者两端相连为例，一端在阵列基板的上侧相连，然后接入数据线控制单元200，另一端相连后接入同一静电释放电路(图中未示出)。当然，也可以仅在靠近数据线控制单元200的一端相连，本申请实施例对此不做限制。
其中，相邻两条数据线中一条数据线2与其第一侧像素单元内的薄膜晶体管连接，另一条数据线2与其第二侧像素单元内的薄膜晶体管连接。请同时参考图7和图8，位于同一第一间隙中的两条数据线2中，位于左侧的第一数据线201与其左侧像素单元内的薄膜晶体管4连接，并控制这些像素单元显示信号的通断，位于右侧的第二数据线202与其右侧像素单元内的薄膜晶体管4连接，并控制这些像素单元显示信号的通断。
在同一第一间隙中，第一栅线1在衬底基板10上的正投影位于两条数据线2之间，并与位于显示面板列方向上的栅极驱动电路(Gate Driver on Array，简称GOA)300相连。如图8所示，第一栅线1在衬底基板10上的正投影位于第一数据线201和第二数据线202之间，且三者在衬底基板10上的正投影相互错开。如此，可以有效的减小第一数据线201、第一栅线1和第二数据线202之间产生的寄生电容。可选的，第一栅线1、第一数据线201和第二数据线202在衬底基板10上的正投影等间距并列排布。如此，可以通过数据线2有效屏蔽第一栅线1的电场，降低第一栅线1与像素电极5的耦合电容，同时保证数据线2对与其连接的像素单元的驱动信号基本一致，从而避免可能产生的显示不良。
可选的，第一栅线1、第二栅线3和数据线的材料可以包括金属材料，其相对于透明导电材料具有较高的导电性和较低的电阻率，可以有效的提高上述信号线的信号量，进而降低阵列基板功耗。
可选的，由于第一栅线1上加载的信号通常要高于数据线上加载的信号，第一栅极线1的宽度可以大于数据线2的宽度。
可选的，数据线2的材料为铜，宽度为5μm至7μm，优选为6μm。第一栅线1的材料为铜，第一栅线1的宽度可选为6μm至9μm，优选为7μm，第一栅线1的厚度为0.4μm至0.6μm。第一栅线1和数据线2的厚度均为0.4μm至0.6μm。
示例的，图9至图11分别为在图8在B-B’、C-C’、D-D’处的截面图。请参考图9，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的第二栅线3、公共电极6和公共电极信号线61，其中公共电极信号线61可以和第二栅线3为同种材料，比如铜，如此可节省工艺步骤；
位于第二栅线3和公共电极6远离衬底基板10一侧的层间绝缘层32、30、31；
以及，位于层间绝缘层31远离衬底基板10一侧的像素电极5。
请参考图10，图10为在图8在C-C’处的截面图，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的第二栅线3、公共电极6；
位于第二栅线3和公共电极6远离衬底基板10一侧的层间绝缘层32、30、31；
位于层间绝缘层31远离衬底基板10一侧的第一栅线1；
以及，位于层间绝缘层31远离衬底基板10一侧的像素电极5。
第一栅线1与第二栅线2通过过孔103连接，过孔103贯穿层间绝缘层30、31。可选的，填充过孔103的材料可以与像素电极5的材料相同，即，透明导电材料，例如，其可以为ITO。如此，可以在形成像素电极5的同时填充过孔103，实现第一栅线1与第二栅线3的搭接。
请参考图11，图11为在图8在D-D’处的截面图，在垂直于衬底基板10所在平面的方向上，该阵列基板还可以包括：
位于衬底基板10上的公共电极6；
位于公共电极6远离衬底基板10一侧的层间绝缘层32；
位于层间绝缘层32远离衬底基板10一侧的数据线2；
位于数据线2远离衬底基板10一侧的层间绝缘层30；
位于层间绝缘层30远离衬底基板10一侧的第一栅线1；
位于第一栅线1远离衬底基板10一侧的层间绝缘层31；
以及，位于层间绝缘层31远离衬底基板10一侧的像素电极5。
如图11所示，在同一第一间隙中，第一栅线1与其相邻的两条数据线2位于不同的膜层，且第一栅线1在衬底基板10上的正投影位于两条数据线2之间。可选的，第一栅线1和数据2的膜层关系可以如图2至图4所示，或者第一栅线1可以与数据线2同层设置，本申请实施例对此不做限制。
在本申请所有实施例中，公共电极6和像素电极5在垂直于衬底基板10所在平面的方向上可以位于如图2至图4、图9至图11所示的膜层，也可以是位于其他膜层，比如公共电极可以位于与衬底基板10对置的彩膜基板上，液晶层夹设于公共电极6与电极5之间。本申请实施例对此不做限制。
本申请实施例还提供了一种显示装置。该显示装置可以为液晶显示装置，其包括液晶显示面板。该液晶显示面板可以包括：图1至图12示出的阵列基板、与阵列基板对置的彩膜基板以及位于阵列基板和彩膜基板之间的液晶层。
该显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪或可穿戴设备等任何具有显示功能的产品或部件。
该显示装置的栅极驱动方式可以采用双边驱动。示例的，如图12所示，阵列基板上包括横纵交叉设置的第一栅线1和第二栅线3，两者通过过孔103连接。阵列基板栅极驱动电路，包括第一栅极驱动电路301和第二栅极驱动电路302。从面板外边沿至面板中心，第一栅线1分别与第一行、第二行…直至最后一行第二栅线3相连，过孔103在衬底基板呈现“V”字形。如此，通过将过孔103在显示面板上均匀设置，可以避免部分显示不良，获得较好的显示效果。
此外，可选的，在部分第一间隙中，仅设置数据线2，而在另一部分第一间隙中，设置如实施例一、实施例三所示的第一栅线1。以显示装置的像素大小为4320*7680为例，即该显示装置在行方向上有4320个子像素单元，在列方向上有7680个子像素单元。若采用图12所示的双边驱动方式，则需要在列方向上设置4320*2条第一栅线1。而列方向上有7680-1个第一间隙，因此需要在部分第一间隙中，仅设置数据线2，而在另一部分第一间隙中，设置如实施例一、实施例二、实施例三所示的第一栅线1。同时，优选的，第一栅线在显示面板上呈现均匀分布。如此，可以获得较好的显示效果。
本申请已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其它实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本申请的范围的情况下，可进行各种形式和细节上的改变。

Claims (14)

1.一种阵列基板，其特征在于，包括：
衬底基板；
位于所述衬底基板上的呈阵列排布的多个像素单元，每个所述像素单元包括薄膜晶体管；
位于所述衬底基板上的沿列方向延伸的多条数据线；
奇数行所述像素单元的薄膜晶体管位于所述数据线的第一侧，偶数行所述像素单元的薄膜晶体管位于所述数据线的第二侧，所述第一侧和第二侧为相对的两侧；
位于所述衬底基板上的沿列方向延伸的多条第一栅线和沿行方向延伸的多条第二栅线；
至少一条所述第一栅线在衬底基板上的正投影位于相邻两条数据线在衬底基板上的正投影之间；
每个所述像素单元包括一像素电极，相邻两个所述像素电极之间的间隙为第一间隙；所述第一栅线与至少一条所述数据线位于同一第一间隙中沿列方向并列延伸；
任意所述相邻两条数据线分别位于相邻两个第一间隙中，所述第一栅线位于所述相邻两条数据线之间；
所述第一栅线具有交替排布的多个第一延伸部和多个第二延伸部，所述第一延伸部沿列方向延伸，所述第二延伸部沿行方向延伸，且同一条所述第一栅线中任意相邻的两个第二延伸部与所述相邻的两个第二延伸部之间的第一延伸部构成一个像素容纳区，所述像素容纳区包括至少一个所述像素单元。
2.根据权利要求1所述的阵列基板，其特征在于，
所述薄膜晶体管包括第一极、第二极、栅极和一连接部，所述连接部一端与所述数据线相连，另一端与所述薄膜晶体管的第一极或第二极相连，且所述第一栅线与所述连接部在衬底基板上的正投影不重叠。
3.根据权利要求2所述的阵列基板，其特征在于，
同一条所述第一栅线中所述多个第一延伸部和所述多个第二延伸部构成多个所述像素容纳区，每个所述像素容纳区具有开口，且任意相邻的两个所述像素容纳区的开口的方向相反。
4.根据权利要求3所述的阵列基板，其特征在于，
在所述像素容纳区内，所述第一延伸部位于像素电极远离薄膜晶体管的一侧。
5.根据权利要求4所述的阵列基板，其特征在于，
围成所述像素容纳区的第一延伸部和第二延伸部在靠近任意薄膜晶体管时通过一过渡线段连接，所述过渡线段与行方向呈一倾角，以便避让薄膜晶体管的电极。
6.根据权利要求5所述的阵列基板，其特征在于，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
位于薄膜晶体管远离所述衬底基板一侧的有机膜层；
位于所述有机膜层远离所述薄膜晶体管一侧的多个公共电极；
位于所述公共电极远离所述有机膜层一侧的、呈阵列式排布的多个像素电极；
所述第一栅线位于所述有机膜层远离所述衬底基板一侧，并通过过孔与所述第二栅线连接。
7.根据权利要求5所述的阵列基板，其特征在于，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
与薄膜晶体管栅极同层设置的多个公共电极；
位于所述薄膜晶体管远离所述衬底基板一侧的多个像素电极；
所述第一栅线与所述像素电极同层设置，并通过过孔与所述第二栅线连接。
8.根据权利要求5所述的阵列基板，其特征在于，在垂直于衬底基板所在平面的方向上，所述阵列基板还包括：
与薄膜晶体管栅极同层设置的多个公共电极；
位于所述薄膜晶体管远离所述衬底基板一侧的多个像素电极；
所述第一栅线与所述薄膜晶体管的第一级和第二极同层设置，并通过过孔与所述第二栅线连接。
9.根据权利要求5所述的阵列基板，其特征在于，
位于所述像素容纳区内的像素单元还包括与所述像素电极连接的一补偿电极，且所述补偿电极远离所述像素电极的边沿在衬底基板上的正投影位于所述数据线与所述第一延伸部之间。
10.根据权利要求9所述的阵列基板，其特征在于，
所述补偿电极为狭长条形，其两端与所述像素电极通过连接线相连。
11.根据权利要求1-10任一所述的阵列基板，其特征在于，
所述第一栅线与所述数据线位于同一膜层，位于同一所述第一间隙中的所述第一栅线与所述数据线在衬底基板上的正投影之间的间距为第一间距；
所述第一间距大于所述数据线的宽度。
12.根据权利要求1-10任一所述的阵列基板，其特征在于，
所述第一栅线与所述数据线位于不同膜层，位于同一所述第一间隙中的所述第一栅线与所述数据线在衬底基板上的正投影之间的间距为第二间距；
所述第二间距小于所述数据线的宽度。
13.根据权利要求1-10任一所述的阵列基板，其特征在于，
所述第一栅线的宽度大于所述数据线的宽度。
14.一种显示装置，其特征在于，包括：
如权利要求1-13任一所述阵列基板、对置基板以及位于所述阵列基板和所述对置基板之间的液晶层。
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