CN117321499A - 阵列基板及其制作方法、液晶显示面板和显示装置 - Google Patents

阵列基板及其制作方法、液晶显示面板和显示装置 Download PDF

Info

Publication number
CN117321499A
CN117321499A CN202280001008.2A CN202280001008A CN117321499A CN 117321499 A CN117321499 A CN 117321499A CN 202280001008 A CN202280001008 A CN 202280001008A CN 117321499 A CN117321499 A CN 117321499A
Authority
CN
China
Prior art keywords
thin film
film transistor
line
pole
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280001008.2A
Other languages
English (en)
Inventor
肖锋
八木敏文
罗艳梅
杨桂冬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Display Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Display Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN117321499A publication Critical patent/CN117321499A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/166—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect
    • G02F1/167—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect by electrophoresis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Health & Medical Sciences (AREA)
  • Electrochemistry (AREA)
  • Molecular Biology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本公开提供了一种阵列基板及其制作方法、液晶显示面板和显示装置，属于显示装置领域。该阵列基板包括衬底基板、栅线、数据线、放电线、第一像素电极、第一薄膜晶体管、第二薄膜晶体管和第一连接线；第一薄膜晶体管的控制极和第二薄膜晶体管的控制极均与栅线相连，第一薄膜晶体管的第一极与数据线相连，第一薄膜晶体管的第二极和第二薄膜晶体管的第一极均通过第一连接线与第一像素电极相连，第二薄膜晶体管的第二极与放电线相连。从而不需要将第一薄膜晶体管的第二极和第二薄膜晶体管的第一极分别通过连接线连接到第一像素电极，能够减少一个连接线的布置，从而减小连接线与栅线重叠的总面积，降低寄生电容，有利于提高液晶显示面板的显示效果。

Description

阵列基板及其制作方法、液晶显示面板和显示装置 技术领域
本公开涉及显示装置领域，特别涉及一种阵列基板及其制作方法、液晶显示面板和显示装置。
背景技术
液晶显示面板(liquid crystal display，LCD)由于其耗电量较低被广泛应用于大尺寸的显示装置中。
在液晶显示面板中，栅线与一些结构之间存在寄生电容，例如部分像素电极分别与多个薄膜晶体管相连，这些薄膜晶体管与像素电极之间的连接线就与栅线之间存在寄生电容。这些寄生电容会对液晶显示面板产生不良影响，不利于液晶显示面板显示效果的提升。
发明内容
本公开实施例提供了一种阵列基板及其制作方法、液晶显示面板和显示装置，能够减小寄生电容，有利于提高显示效果。所述技术方案如下：
第一方面，本公开实施例提供了一种阵列基板，所述阵列基板包括衬底基板、信号线和多个第一像素单元；
所述信号线位于所述衬底基板的承载面，包括相互绝缘的栅线、数据线和放电线，所述栅线沿第一方向延伸，所述数据线沿第二方向延伸，所述放电线沿第三方向延伸，所述第一方向和所述第三方向均与所述第二方向相交，所述栅线和所述数据线相互交叉限定出多个子像素区域；
所述第一像素单元包括第一像素电极、第一薄膜晶体管、第二薄膜晶体管和第一连接线，多个所述第一像素电极分别位于所述多个子像素区域中，所述第一薄膜晶体管和所述第二薄膜晶体管在所述承载面上的正投影均与所述栅线在所述承载面的正投影至少部分重叠；
所述第一薄膜晶体管的控制极和所述第二薄膜晶体管的控制极均与所述栅线电性连接，所述第一薄膜晶体管的第一极与所述数据线电性连接，所述第一 薄膜晶体管的第二极和所述第二薄膜晶体管的第一极均通过所述第一连接线与所述第一像素电极电性连接，所述第二薄膜晶体管的第二极与所述放电线电性连接。
可选地，所述第一连接线在所述承载面的正投影位于所述栅线在所述承载面的正投影外；或者，
所述第一连接线包括相连的重叠段和连接段；
所述重叠段在所述承载面的正投影位于所述栅线在所述承载面的正投影内，且所述重叠段与所述第一方向垂直，所述重叠段与所述第一薄膜晶体管的第二极和所述第二薄膜晶体管的第一极电性连接；
所述连接段在所述承载面的正投影位于所述栅线在所述承载面的正投影外，所述连接段与所述第一像素电极电性连接。
可选地，所述第一连接线与所述第一薄膜晶体管的第二极、所述第二薄膜晶体管的第一极、所述数据线和所述放电线中的至少一种同层。
可选地，所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层相连，所述第一薄膜晶体管的第二极复用为所述第二薄膜晶体管的第一极。
可选地，所述第一薄膜晶体管的第一极和第二极的排列方向、与所述第二薄膜晶体管的第一极和第二极的排列方向相同。
可选地，所述第一薄膜晶体管的第一极和第二极沿所述第一方向排列；
所述第一像素单元还包括第二连接线，所述第一薄膜晶体管的第一极通过所述第二连接线与所述数据线电性连接，所述第二连接线在所述承载面的正投影至少部分位于所述栅线在所述承载面的正投影外。
可选地，所述第一薄膜晶体管的第一极和第二极沿所述第二方向排列；
所述第一像素单元还包括第三连接线，所述第二薄膜晶体管的第二极通过所述第三连接线与所述放电线电性连接，所述第三连接线在所述承载面的正投影位于所述栅线在所述承载面的正投影内，或至少部分位于所述栅线在所述承载面的正投影外。
可选地，所述第一薄膜晶体管的第一极和第二极沿所述第二方向排列，所述第二薄膜晶体管的第一极和第二极沿所述第一方向排列。
可选地，所述栅线包括相连的主体部和分支部，所第一薄膜晶体管在所述承载面的正投影与所述主体部在所述承载面的正投影至少部分重叠，所述第一 薄膜晶体管的控制极与所述主体部电性连接；
所述第二薄膜晶体管在所述承载面的正投影与所述分支部在所述承载面的正投影至少部分重叠，所述第二薄膜晶体管的控制极与所述分支部电性连接。
可选地，所述栅线包括主栅线和辅助栅线；
所述主栅线和所述辅助栅线之间具有间隙，所述第一薄膜晶体管在所述承载面的正投影与所述主栅线在所述承载面的正投影至少部分重叠，所述第一薄膜晶体管的控制极与所述主栅线电性连接；
所述第二薄膜晶体管在所述承载面的正投影与所述辅助栅线在所述承载面的正投影至少部分重叠，所述第二薄膜晶体管的控制极与所述辅助栅线电性连接。
可选地，所述第一像素电极包括相连的第一部分和第二部分，所述第一部分和所述第二部分沿所述第二方向排列，在所述第一方向上，所述第一部分和所述第二部分相互错位。
可选地，所述阵列基板还包括多个第二像素单元，所述第二像素单元包括第二像素电极和第三薄膜晶体管，多个所述第二像素电极位于所述多个子像素区域中，且在所述第二方向上，所述第二像素电极和所述第一像素电极交替分布；
所述第三薄膜晶体管的第一极与所述数据线电性连接，所述第三薄膜晶体管的第二极与所述第一像素电极电性连接，所述第三薄膜晶体管的控制极与所述栅线电性连接。
可选地，所述第一薄膜晶体管的沟道区的长度为4μm～5μm，宽度为5μm～15μm；
所述第二薄膜晶体管的沟道区的长度为8μm～14μm，宽度为3μm～4μm；
所述第三薄膜晶体管的沟道区的长度和宽度与所述第一薄膜晶体管的沟道区的长度和宽度分别相同。
第二方面，本公开实施例还提供了一种阵列基板的制作方法，该方法包括：
提供衬底基板；
在所述衬底基板的承载面上形成栅线，所述栅线沿第一方向延伸；
在所述衬底基板的承载面上形成第一薄膜晶体管和第二薄膜晶体管，所述 第一薄膜晶体管和所述第二薄膜晶体管在所述承载面上的正投影均与所述栅线在所述承载面的正投影至少部分重叠，且所述第一薄膜晶体管的控制极和所述第二薄膜晶体管的控制极均与所述栅线电性连接；
在所述衬底基板的承载面上形成数据线、放电线和第一连接线，所述数据线沿第二方向延伸，所述放电线沿第三方向延伸，所述第二方向和所述第三方向均与所述第一方向相交，所述栅线和所述数据线相互交叉限定出多个子像素区域，所述数据线与所述第一薄膜晶体管的第一极电性连接，所述放电线与所述第二薄膜晶体管的第二极电性连接，所述第一连接线与所述第一薄膜晶体管的第二极、所述第二薄膜晶体管的第一极电性连接；
在所述衬底基板的承载面上形成多个第一像素电极，多个所述第一像素电极分别位于所述多个子像素区域中，所述第一像素电极与所述第一连接线电性连接，以在所述衬底基板的承载面上形成多个第一像素单元。
第三方面，本公开实施例还提供了一种液晶显示面板，该液晶显示面板包括彩膜基板、液晶层和如第一方面所述的阵列基板，所述彩膜基板与所述阵列基板相对布置，所述液晶层位于所述彩膜基板和所述阵列基板之间。
第四方面，本公开实施例还提供了一种显示装置，该显示装置包括背光源和第三方面所述的液晶显示面板，所述背光源位于阵列基板远离彩膜基板的一侧。
本公开实施例提供的技术方案带来的有益效果至少包括：
本公开实施例提供的阵列基板中，通过设置第一连接线，第一薄膜晶体管的第二极和第二薄膜晶体管的第一极均通过第一连接线与第一像素电极电性连接，从而不需要将第一薄膜晶体管的第二极和第二薄膜晶体管的第一极分别通过连接线连接到第一像素电极，能够减少一个连接线的布置，从而减小了连接线与栅线重叠的总面积，降低了寄生电容，有利于提高液晶显示面板的显示效果。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所 需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种阵列基板的结构示意图；
图2是图1中虚线处的放大示意图；
图3是图2中虚线处的放大示意图；
图4是图3的局部放大示意图；
图5是本公开实施例提供的一种液晶显示面板中的配向示意图；
图6是本公开实施例提供的一种液晶显示面板的等效电路图；
图7是图4中虚线M处的截面图；
图8是本公开实施例提供的一种阵列基板的结构示意图；
图9是本公开实施例提供的一种阵列基板的结构示意图；
图10是本公开实施例提供的一种阵列基板的结构示意图；
图11是本公开实施例提供的一种阵列基板的结构示意图；
图12是本公开实施例提供的一种阵列基板的结构示意图；
图13是本公开实施例提供的一种阵列基板的制作方法流程图；
图14是本公开实施例提供的一种液晶显示面板的结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、 “下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。
液晶显示面板具有一定的可视角度，在视角范围内都能够观察到较正常的画面。但是在不同视角下，尤其是大视角下，存在颜色失真的问题。相关技术中，为避免液晶显示面板的大视角颜色失真的问题，液晶显示面板通常采用多畴(domain)垂直配向(vertical alignment，VA)的显示模式，像素结构为多畴像素结构。例如通过设置八畴像素结构，能够大大降低颜色失真的问题，提高液晶显示面板的显示效果。在八畴像素结构中，设置有放电线。部分像素电极除了与数据线之间通过薄膜晶体管相连外，还要通过薄膜晶体管与放电线相连，也就是说这部分像素电极至少连接有两个薄膜晶体管，两个薄膜晶体管分别通过连接线与像素电极相连，使得连接线与栅极之间具有较大的重叠，产生较大的寄生电容，影响液晶显示面板显示效果的提升。
图1是本公开实施例提供的一种阵列基板的结构示意图。如图1所示，该阵列基板包括衬底基板10和信号线20。图2是图1中虚线处的放大示意图。图3是图2中虚线处的放大示意图。如图2和图3所示，该阵列基板还包括多个像素单元，其中像素单元包括像素电极30和薄膜晶体管。
衬底基板10具有相反的两个表面，其中一个表面为承载面，信号线20、像素电极30和薄膜晶体管均位于衬底基板10的承载面上。这里所指的“位于衬底基板10的承载面上”，既包括直接分布在承载面，与承载面直接接触的情况，也包括与承载面之间还具有其他结构，被其他结构所隔开，与承载面并无直接接触的情况。
信号线20位于衬底基板10的承载面，包括相互绝缘的栅线21和数据线22。栅线21沿第一方向X延伸，数据线22沿第二方向Y延伸。第一方向X和第二方向Y均平行于承载面，且第一方向X和第二方向Y相交。例如，第一方向X与第二方向Y相互垂直，或是第一方向X与第二方向Y呈锐角。
栅线21、数据线22和像素电极30均可以有多个，多个栅线21和多个数据线22在承载面上限定出多个子像素区域，每个子像素区域中分布有两个像素电极。
如图3所示，多个像素电极30包括第一像素电极31和第二像素电极32。在图3中，示出了在第二方向Y上相邻的两个子像素区域中，位于一个子像素 区域中的第一像素电极31和位于另一个子像素区域中的第二像素电极32。该第一像素电极31位于栅线21的一侧，该第二像素电极32位于栅线21的另一侧。
信号线20还包括放电线23，放电线23沿第三方向Z延伸，第三方向Z平行于承载面，且与第二方向Y相交。作为示例，本公开实施例中，第三方向Z与第一方向X垂直。在其他示例中，第三方向Z也可以第一方向X呈锐角。放电线23也可以有多个，多个放电线23和多个数据线21在第一方向X上交替间隔分布。
图4是图3的局部放大示意图。如图4所示，薄膜晶体管包括第一薄膜晶体管T1和第二薄膜晶体管T2。第一薄膜晶体管T1和第二薄膜晶体管T2在承载面上的正投影均与栅线21在承载面的正投影至少部分重叠。以第一薄膜晶体管T1为例，至少部分重叠包括第一薄膜晶体管T1在承载面上的正投影全部位于栅线21在承载面的正投影内，也包括第一薄膜晶体管T1在承载面上的正投影有一部分位于栅线21在承载面的正投影内，另一部分位于栅线21在承载面的正投影外。例如第一薄膜晶体管T1的第二极的一部分在承载面上的正投影位于栅线21在承载面的正投影外，第二薄膜晶体管T2的第一极的一部分在承载面上的正投影位于栅线21在承载面的正投影外。
第一薄膜晶体管T1的控制极和第二薄膜晶体管T2的控制极均与栅线21电性连接，第一薄膜晶体管T1的第一极T11与数据线22电性连接，第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21均通过第一连接线41与第一像素电极31电性连接，第二薄膜晶体管T2的第二极T22与放电线23电性连接。薄膜晶体管的第一极为薄膜晶体管的源极和漏极中的一个，薄膜晶体管的第二极为薄膜晶体管的源极和漏极中的另一个。这里所指的电性连接是指能够形成电通路的配合关系。例如，第一薄膜晶体管T1的控制极与栅线21电性连接，是指第一薄膜晶体管T1的控制极与栅线21之间能够形成电通路，栅线21加载电信号时，电信号能够作用到第一薄膜晶体管T1的控制极。
多个像素单元包括多个第一像素单元和多个第二像素单元。第一像素单元包括第一像素电极31、第一薄膜晶体管T1、第二薄膜晶体管T2和第一连接线41；第二像素单元包括第二像素电极32和第三薄膜晶体管T3。在第二方向Y上，第一像素单元的第一像素电极31和第二像素单元的第二像素电极32交替分布。
本公开实施例提供的阵列基板中，通过设置第一连接线41，第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21均通过第一连接线41与第一像素电极31电性连接，从而不需要将第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21分别通过连接线连接到第一像素电极31，能够减少一个连接线的布置，从而减小了连接线与栅线21重叠的总面积，降低了寄生电容，有利于提高液晶显示面板的显示效果。
如图4所示，第一连接线41与栅线21之间部分重叠，即第一连接线41在承载面的正投影部分位于栅线21在承载面的正投影中。
本公开实施例中，第一连接线41包括相连的重叠段411和连接段412。重叠段411在承载面的正投影位于栅线21在承载面的正投影内，且重叠段411与第一方向X垂直。重叠段411与第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21相连。连接段412在承载面的正投影位于栅线21在承载面的正投影外，连接段412与第一像素电极31相连。
重叠段411呈条状，重叠段411与第一方向X垂直，即重叠段411的长度方向或宽度方向与第一方向X垂直。
重叠段411在承载面的正投影与栅线21在承载面的正投影存在重叠，会产生寄生电容。通过将重叠段411设置成与第一方向X垂直的形式，以尽量减小重叠段411的长度，有利于进一步减小寄生电容，进一步提高液晶显示面板的显示效果。
在其他示例中，第一连接线41在承载面的正投影也可以位于栅线21在承载面的正投影外，也就相当于重叠段411的长度为0。通过使第一连接线41与栅线21不重叠，以进一步减小第一连接线41与栅线21之间的寄生电容。
可选地，第一连接线41与第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第一极T21、数据线22和放电线23中的至少一种同层。
这里所指的同层包括但不限于位于同一结构的同一表面、在同一工艺步骤中形成、由同一膜层形成。例如第一连接线41与第一薄膜晶体管T1的第二极T12同层，可以指第一连接线41与第一薄膜晶体管T1的第二极T12在同一次构图工艺中形成。
采用同层布置能够节省构图工艺的次数，并且有利于降低阵列基板的总厚度。
在一些示例中，第一连接线41、第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第一极T21、数据线22、放电线23中的至少两种同层。
在本公开实施例中，第一连接线41、第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第一极T21、数据线22、放电线23均同层，由同一膜层通过同一次构图工艺形成。
薄膜晶体管通常包括有源层、控制极、源极和漏极。在本公开实施例中，如图4所示，第一薄膜晶体管T1的有源层T10和第二薄膜晶体管T2的有源层T20相连。第一薄膜晶体管T1的第二极T12复用为第二薄膜晶体管T2的第一极T21。即两个薄膜晶体管的有源层为一个整体，第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21为一个整体。
第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21为一个整体能够进一步减小与栅线21之间的寄生电容，从而进一步提升液晶显示面板的显示效果。
在液晶显示面板中，进行画面显示的区域一般是像素电极所在的区域，而薄膜晶体管所在的区域并不进行显示，将第一薄膜晶体管T1的第二极T12复用为第二薄膜晶体管T2的第一极T21，还能够减小第三薄膜晶体管T3和第一薄膜晶体管T1在衬底基板10上占据的面积，能够留出更大的空间布置像素电极，有利于提升像素的开口率。在液晶显示面板中通常还设置有隔垫物，隔垫物和薄膜晶体管都位于像素电极之外的区域，减小薄膜晶体管在衬底基板10上占据的面积，使得隔垫物也有更大的空间进行布置，方便隔垫物的设置。
例如，第一薄膜晶体管T1和第二薄膜晶体管T2布置在数据线22和放电线23之间，隔垫物可以布置在放电线23远离第二薄膜晶体管T2的一侧。
可选地，如图3所示，该阵列基板还包括垫块40。垫块40位于放电线23远离薄膜晶体管的一侧，垫块40分布在栅线21的两侧。垫块40能够起到增加局部区域的高度的作用，从而使栅线21上方位于两个垫块40之间的区域呈凹陷状，可以提供布置隔垫物的空间，利用垫块40从隔垫物的两侧提供支撑和限位，避免隔垫物向栅线21的两侧变形。
该垫块40可以为单层结构，也可以为多层结构。当垫块40为多层结构时，垫块40中的各层可以分别与其他结构同层。例如，垫块40的一部分可以与有源层同层，在制作各薄膜晶体管的有源层时，在构图工艺中，可以在需要形成 垫块40的区域残留一部分材料，形成垫块40的一部分。垫块40的另一部分可以与薄膜晶体管的第一极、第二极、第一连接线41等同层，在制作第一连接线41时，在构图工艺中，可以在需要形成垫块40的区域残留一部分材料，形成垫块40的一部分，这样通过在同一个区域形成材料的残留，使该区域的厚度逐渐增大，形成垫块40。
如图4所示，第一薄膜晶体管T1的第一极T11和第二极T12的排列方向、与第二薄膜晶体管T2的第一极T21和第二极T22的排列方向相同。
在同一个阵列基板上，不同的薄膜晶体管之间，由于工艺的影响，薄膜晶体管的特性可能会存在一定的差异，尤其是方向不同的薄膜晶体管，差异会更大。薄膜晶体管的方向是指薄膜晶体管的第一极和第二极的排列方向，这里所指的方向不同的薄膜晶体管是指第一极和第二极的排列方向不相同的薄膜晶体管。
例如在构图工艺中，在进行曝光时，如果采用拼接曝光，在平行于承载面的方向上会存在一定的误差，并且在不同方向上的误差也难以准确控制。在进行刻蚀时，不同方向上的刻蚀速度存在差异，会影响不同方向上的刻蚀量。
本公开实施例中，通过将第一薄膜晶体管T1的两极(即第一极和第二极)的排列方向和第二薄膜晶体管T2的两极的排列方向保持一致，使第一薄膜晶体管T1的方向和第二薄膜晶体管T2的方向相同，有利于减小第一薄膜晶体管T1和第二薄膜晶体管T2的特性差异。
作为示例，如图4所示，第一薄膜晶体管T1的第一极T11和第二极T12沿第一方向X排列。
也就是说，第一薄膜晶体管T1和第二薄膜晶体管T2的方向均沿第一方向X，这有利于第二薄膜晶体管T2的第二极T22的设置。第一薄膜晶体管T1和第二薄膜晶体管T2布置在数据线22和放电线23之间，第二薄膜晶体管T2的第二极T22需要连接至放电线23，由于第一薄膜晶体管T1的两极的排列方向和第二薄膜晶体管T2的两极的排列方向保持一致，而第一薄膜晶体管T1的第一极T11和第二极T12沿第一方向X排列，因此第二薄膜晶体管T2的第二极T22与放电线23之间的距离可以设置的很小，有利于减小第二薄膜晶体管T2的第二极T22与栅线21之间产生的寄生电容。
在本示例中，放电线23的一部分复用为第二薄膜晶体管T2的第二极T22， 这样能够进一步降低寄生电容，有利于提高液晶显示面板的显示效果。
如图4所示，该阵列基板的第一像素单元还包括第二连接线42。第一薄膜晶体管T1的第一极T11通过第二连接线42与数据线22电性连接。第二连接线42在承载面的正投影至少部分位于栅线21在承载面的正投影外。
由于第二连接线42至少有部分与栅线21不重叠，也就是第二连接线42至少有部分在承载面的正投影位于栅线21在承载面的正投影外，因此减小了第二连接线42与栅线21之间的寄生电容，有利于进一步提高液晶显示面板的显示效果。
在一些示例中，第二连接线42与栅线21不重叠，即第二连接线42在承载面的正投影全部位于栅线21在承载面的正投影外，以进一步减小寄生电容。
可选地，第二连接线42可以与第一薄膜晶体管T1的第一极T11同层，以节省工艺，并且还有利于降低衬底基板的厚度。
如图4所示，第二像素单元包括第二像素电极32和第三薄膜晶体管T3。第一像素电极31和第二像素电极32分别位于栅线21的两侧。第三薄膜晶体管T3连接第二像素电极32和数据线22。第三薄膜晶体管T3的第一极T31与数据线22电性连接，第三薄膜晶体管T3的第二极T32与第一像素电极31电性连接，第三薄膜晶体管T3的控制极与栅线21电性连接。
第三薄膜晶体管T3用于控制第二像素电极32与数据线22之间的通断。虽然第二像素电极32和第一像素电极31分别通过薄膜晶体管与数据线22电性连接，但第一像素电极31还通过第二薄膜晶体管T2与放电线23电性连接，放电线23连接至能够提供与公共电压相近的电压的信号线，例如能提供7.7V电压的信号线，这使得，在液晶显示面板中，第一像素电极31与公共电极之间的电压与第二像素电极32与公共电极之间的电压具有差异。再结合液晶显示面板中，第二像素电极32和第一像素电极31所对应区域的液晶分子的取向的不同，能够得到多畴的液晶显示效果。
例如，图5是本公开实施例提供的一种液晶显示面板中的配向示意图。图中的黑色箭头示意液晶显示面板中的阵列基板的配向方向，白色箭头示意液晶显示面板中的彩膜基板的配向方向，椭圆示意液晶分子。如图5所示，在液晶显示面板中，通过配向，使第一像素电极31和第二像素电极32所在区域的液晶分子分别呈现4种配向方向。第一像素电极31与公共电极之间的电压和第二 像素电极32与公共电极之间的电压具有差异，就使得液晶显示面板等效为8畴的液晶显示效果，使液晶显示面板具有较低的色偏，显示效果更好。
如图5所示，像素电极包括在第一方向X上相互错位的两部分。以图5中所示的第一像素电极31为例，该第一像素电极31包括相连的第一部分311和第二部分312，第一部分311和第二部分312沿第二方向Y排列。在第一方向X上，第一部分311和第二部分312相互错位，即第一部分311在第一方向上相对的两条侧边中的每一条，与第二部分312在第一方向X上相对的两条侧边中的每一条，均不共线。在图5中，第一部分311相对于第二部分312向右侧错开一段距离。在多畴像素结构中，位于像素电极边缘的液晶分子取向比较混乱，液晶显示面板在进行显示时，在这些区域会形成暗纹，例如图5中，以虚线大致示出了一个第二像素电极32所对应的暗纹区域30a。第一像素电极32所对应的暗纹区域与第二像素电极32所对应的暗纹区域30a形状相同。这会导致开口率降低，影响显示效果，通过将像素电极设置成相互错位的两部分，有利于提高像素的开口率，以提升显示效果。
如图4所示，第三薄膜晶体管T3的有源层T30可以与第一薄膜晶体管T1的有源层T10相连。第一薄膜晶体管T1的第一极T11复用为第三薄膜晶体管T3的第一极T31。即两个薄膜晶体管的有源层为一个整体，第一薄膜晶体管T1的第一极T11和第三薄膜晶体管T3的第一极T31为一个整体。这样能进一步减小第三薄膜晶体管T3的第一极T31与栅线21之间的寄生电容，从而进一步提升液晶显示面板的显示效果。
在本示例中，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3位于数据线22和放电线23之间。第三薄膜晶体管T3的有源层T30、第一薄膜晶体管T1的有源层T10和第二薄膜晶体管T2的有源层T20依次相连呈条状。
在一些示例中，第一薄膜晶体管T1的沟道区的长度为4μm～5μm，例如4.4μm；宽度为5μm～15μm，例如10μm。第一薄膜晶体管T1的沟道区的长度方向为第一薄膜晶体管T1的第一极T11和第二极T12的排列方向，第一薄膜晶体管T1的沟道区的宽度方向与长度方向垂直。
第二薄膜晶体管T2的沟道区的长度为8μm～14μm，例如10μm；第二薄膜晶体管T2的沟道区的宽度为3μm～4μm，例如3.4μm。改变第二薄膜晶体管T2的沟道区的长度，能够改变第一像素电极31与公共电极之间的电压和第二像素 电极32与公共电极之间的电压的差异。
第三薄膜晶体管T3的沟道区的长度与第一薄膜晶体管T1的沟道区的长度相同，第三薄膜晶体管T3的沟道区的宽度与第一薄膜晶体管T1的沟道区的宽度相同。
第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3的方向一致，第三薄膜晶体管T3的第二极T32、第三薄膜晶体管T3的第一极T31、第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第二极T22沿第一方向X依次排列。第一薄膜晶体管T1的第一极T11复用为第三薄膜晶体管T3的第一极T31，第一薄膜晶体管T1的第二极T12复用为第二薄膜晶体管T2的第一极T21，放电线23的一部分复用为第二薄膜晶体管T2的第二极T22。栅线21上的一部分复用为第一薄膜晶体管T1的控制极，栅线21上的另一部分复用为第二薄膜晶体管T2的控制极，栅线21上还有一部分复用为第三薄膜晶体管T3的控制极。
如图3和图4所示，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3分布在放电线23的一侧。栅线21在放电线23两侧的线宽不同，在放电线23靠近薄膜晶体管的一侧，栅线21的线宽较小，在放电线23远离薄膜晶体管的一侧，栅线21的线宽较大，这样有利于进一步减小寄生电容，提升液晶显示面板的显示效果。
图6是本公开实施例提供的一种液晶显示面板的等效电路图。该液晶显示面板具有如图4所示的阵列基板。图中的V com表示公共电压，箭头表示该端连接至公共电压线，或是能够提供与公共电压大小相近或相等的电压的其他信号线。如图6所示，在液晶显示面板中，在第一薄膜晶体管T1的第二极T12与公共电压线之间有第一液晶电容C 1，第二薄膜晶体管T2的第一极T11与公共电压线之间有第一存储电容C 2，在第三薄膜晶体管T1的第二极T32与公共电压线之间有第二液晶电容C 3和第二存储电容C 4。第一液晶电容C 1的两块极板中的一块可以是第一像素电极31，另一块可以是公共电极。第一存储电容C 2的两块极板中的一块可以是第一像素电极31，另一块可以是第一存储电容极板24。第二液晶电容C 3的两块极板中的一块可以是第二像素电极32，另一块可以是公共电极。第二存储电容C 4的两块极板中的一块可以是第二像素电极32，另一块可以是第二存储电容极板25。第一存储电容极板24和第二存储电容极板25均可以与栅线21同层。第一存储电容极板24和第二存储电容极板25分别连接至 公共电压线。第一像素电极31的电位与第一薄膜晶体管T1和第二薄膜晶体管T2之间的电位相等，例如与第一薄膜晶体管T1的第二极T12的电位或第二薄膜晶体管T2的第一极T21的电位相等。第二像素电极32的电位与数据线22的电位相等。
参照图2所示，相邻两条栅线21之间的第一存储电容极板24和第二存储电容极板25可以相连。
图7是图4中虚线M处的截面图。如图7所示，该衬底基板在阵列基板10的承载面上设置有栅线21、第一存储电容极板24和第二存储电容极板25。在有栅线21、第一存储电容极板24和第二存储电容极板25上设置有第一绝缘层101。有源层，例如第一薄膜晶体管T1的有源层T10位于第一绝缘层101上。在有源层上设置有第二绝缘层102，第二绝缘层102上具有过孔。薄膜晶体管的第一极和第二极，例如第一薄膜晶体管T1的第一极T11和T12位于第二绝缘层102上，且分别通过过孔与第一薄膜晶体管T1的有源层T10相连。第一连接线41也位于第二绝缘层102上。第一连接线41上设置有第三绝缘层103，第三绝缘层103具有过孔50，像素电极，例如第一像素电极31位于第三绝缘层103上，并通过过孔50与第一连接线41相连。第一像素电极31与第一存储电容极板24构成第一存储电容C 2。
图7所示结构仅为一种示例，在其他示例中，可以包括图7所示的部分或全部结构，并且还可以包括未在图7中示出的其他结构。例如在一些示例中，可以不包括图7所示的第二绝缘层102，即薄膜晶体管的第一极和第二极、第一连接线41直接形成在有源层和第一绝缘层101上。
图8是本公开实施例提供的一种阵列基板的结构示意图。如图8所示，在该阵列基板中，第一薄膜晶体管T1的第一极T11和第二极T12沿第二方向Y排列。
在该阵列基板中，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3的方向一致，均沿第二方向Y。第三薄膜晶体管T3的第二极T32、第三薄膜晶体管T3的第一极T31、第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第二极T22沿第二方向Y依次排列。第一薄膜晶体管T1的第一极T11复用为第三薄膜晶体管T3的第一极T31，第一薄膜晶体管T1的第二极T12复用为第二薄膜晶体管T2的第一极T21。
该结构的阵列基板，相比于图4所示阵列基板，减小了薄膜晶体管在第一方向X上占据的空间，有利于在第一方向X上，将像素电极的尺寸设置的更小，从而能够在第一方向X上布置更多数量的像素电极，以提高液晶显示装置的分辨率。
如图8所示，该阵列基板的第一像素单元还包括第三连接线43，第二薄膜晶体管T2的第二极T22通过第三连接线43与放电线23电性连接。
由于第二薄膜晶体管T2的方向沿第二方向Y，因此第二薄膜晶体管T2的第二极T22与放电线23之间具有一定的间距，通过设置第三连接线43，以将第二薄膜晶体管T2的第二极T22连接至放电线23。
可选地，第三连接线43可以与第二薄膜晶体管T2的第二极T22同层、放电线23同层，以节省工艺，并且还有利于降低衬底基板的厚度。
在本示例中，第三连接线43在承载面的正投影位于栅线21在承载面的正投影内。
在图8所示阵列基板中，第三连接线43在承载面的正投影位于栅线21在承载面的正投影内。图9是本公开实施例提供的一种阵列基板的结构示意图。如图9所示，该阵列基板与图8所示的阵列基板的区别在于，第三连接线43在承载面的正投影至少部分位于栅线21在承载面的正投影外。
相比于图8所示的衬底基板，图9中，第三连接线43与栅线21重叠的面积更小，第三连接线43与栅线21之间的寄生电容更小，有利于进一步提高液晶显示面板的显示效果。
在本示例中，第二薄膜晶体管T2的第二极T22在承载面的正投影、第三薄膜晶体管T3的第二极T32在承载面的正投影均部分位于栅线21在承载面的正投影外，这样能够进一步减小栅线21与薄膜晶体管之间的寄生电容。
在另一些示例中，第一薄膜晶体管T1和第二薄膜晶体管T2的方向还可以沿其他方向，例如与第一方向X和第二方向Y均呈非零夹角的方向。例如与第一方向X均呈45°夹角的方向。
图10是本公开实施例提供的一种阵列基板的结构示意图。如图10所示，该阵列基板中，第一薄膜晶体管T1的第一极T11和第二极T12沿第二方向Y排列，第二薄膜晶体管T2的第一极T21和第二极T22沿第一方向X排列。即第一薄膜晶体管T1和第三薄膜晶体管T3的方向一致，均沿第二方向Y，第二 薄膜晶体管T2的方向沿第一方向X。
该示例中，第一薄膜晶体管T1的第二极T12与第二薄膜晶体管T2的第一极T21相连，第一连接线41与第二薄膜晶体管T2的第一极T21相连。第一连接线41在承载面的正投影可以完全位于栅线21在承载面的正投影外，以进一步减小寄生电容。
如图10所示，该栅线21包括相连的主体部211和分支部212。所第一薄膜晶体管T1在承载面的正投影与主体部211在承载面的正投影至少部分重叠，第一薄膜晶体管T1的控制极与主体部211相连。第二薄膜晶体管T2在承载面的正投影与分支部212在承载面的正投影至少部分重叠，第二薄膜晶体管T2的控制极与分支部212相连。
在该示例中，第一薄膜晶体管T1和第三薄膜晶体管T3的方向沿第二方向Y，相比于图4所示的阵列基板，能够减小薄膜晶体管在第一方向X所占据的空间。而第二薄膜晶体管T2的方向沿第一方向X，能够方便第二薄膜晶体管T2的第二极T22与放电线23的连接。例如，使放电线23的一部分能够复用为第二薄膜晶体管T2的第二极T22，以进一步减小寄生电容，提高液晶显示面板的显示效果。
图11是本公开实施例提供的一种阵列基板的结构示意图。如图11所示，该阵列基板与图10所示的阵列基板的区别在于，第一薄膜晶体管T1的第二极T12在承载面的正投影、第三薄膜晶体管T3的第二极T32在承载面的正投影均部分位于栅线21在承载面的正投影外，这样能够进一步减小栅线21与薄膜晶体管之间的寄生电容。
图12是本公开实施例提供的一种阵列基板的结构示意图。如图12所示，该示例中，第一薄膜晶体管T1的第一极T11和第二极T12沿第二方向Y排列，第二薄膜晶体管T2的第一极T21和第二极T22沿第一方向X排列。第一薄膜晶体管T1的第二极T12与第二薄膜晶体管T2的第一极T21电性连接，第一连接线41与第二薄膜晶体管T2的第一极T21电性连接。
如图12所示，该栅线21包括主栅线213和辅助栅线214。主栅线213和辅助栅线214之间具有间隙，第一薄膜晶体管T1在承载面的正投影与主栅线213在承载面的正投影至少部分重叠，第一薄膜晶体管T1的控制极与主栅线213电性连接。第二薄膜晶体管T2在承载面的正投影与辅助栅线214在承载面的正投 影至少部分重叠，第二薄膜晶体管T2的控制极与辅助栅线214电性连接。
主栅线213和辅助栅线214可以用于输入相同或不同的控制信号，主栅线213用于输入控制信号，以控制第一薄膜晶体管T1和第三薄膜晶体管T3的通断。辅助栅线214用于输入控制信号，以控制第二薄膜晶体管T2的通断。通过设置主栅线213和辅助栅线214，能够减小薄膜晶体管与主栅线213之间的寄生电容，也有利于提高液晶显示面板的显示效果。
图13是本公开实施例提供的一种阵列基板的制作方法流程图。该方法用于制作图1～图12所示的任一种阵列基板。该方法包括：
在步骤S11中，提供阵列基板10。
在步骤S12中，在衬底基板10的承载面上形成栅线21。
其中，栅线21沿第一方向X延伸，第一方向X平行于承载面。
在步骤S13中，在衬底基板10的承载面上形成第一薄膜晶体管T1和第二薄膜晶体管T2。
其中，第一薄膜晶体管T1和第二薄膜晶体管T2在承载面上的正投影均与栅线21在承载面的正投影至少部分重叠，且第一薄膜晶体管T1的控制极和第二薄膜晶体管T2的控制极均与栅线21电性连接。
在步骤S14中，在衬底基板10的承载面上形成数据线22、放电线23和第一连接线41。
其中，数据线22沿第二方向Y延伸，放电线23沿第三方向Z延伸，第二方向Y和第三方向Z均平行于承载面，且第二方向Y与第一方向X相交。栅线21和数据线22相互交叉限定出多个子像素区域。数据线22与第一薄膜晶体管T1的第一极T11电性连接，放电线23与第二薄膜晶体管T2的第二极T22电性连接，第一连接线41与第一薄膜晶体管T1的第二极T12、第二薄膜晶体管T2的第一极T21电性连接。
在步骤S15中，在衬底基板10的承载面上形成第一像素电极31。
该第一像素电极31位于栅线21的一侧，多个第一像素电极31分别位于多个子像素区域中，第一像素电极31与第一连接线41电性连接，以在衬底基板10的承载面上形成多个第一像素单元。
本公开实施例提供的阵列基板中，通过设置第一连接线41，第一薄膜晶体 管T1的第二极T12和第二薄膜晶体管T2的第一极T21均通过第一连接线41与第一像素电极31电性连接，从而不需要将第一薄膜晶体管T1的第二极T12和第二薄膜晶体管T2的第一极T21分别通过连接线连接到第一像素电极31，能够减少一个连接线的布置，从而减小了连接线与栅线21重叠的总面积，降低了寄生电容，有利于提高液晶显示面板的显示效果。
需要说明的是，在制作该阵列基板时，还在承载面上形成有绝缘层，以使部分结构之间相互绝缘，例如使栅线21、数据线22和放电线23相互绝缘。
例如图7所示，在形成栅线21后，在承载面上形成有第一绝缘层101，第一绝缘层101至少覆盖栅线21。
对于图3～图12所示的阵列基板，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3可以一同进行制作。示例性地，步骤S13中进行薄膜晶体管的制作时，可以在第一绝缘层101上形成第三薄膜晶体管T3、第一薄膜晶体管T1和第二薄膜晶体管T2的有源层，这3个薄膜晶体管的有源层可以相连，也可以不相连。
以图4所示的阵列基板为例，结合图7，这3个薄膜晶体管的有源层相连为一个整体。接着在承载面上形成第二绝缘层102，第二绝缘层102至少覆盖有源层。第二绝缘层102上还可以形成过孔，以使后续形成的结构能够通过过孔与有源层形成连接。然后在第二绝缘层102上形成第三薄膜晶体管T3的第一极T31和第二极T32、第一薄膜晶体管T1的第一极T11和第二极T12、第二薄膜晶体管T2的第一极T21和第二极T22。
在一些示例中，为了节省工艺，降低阵列基板的厚度，第三薄膜晶体管T3的第一极T31和第二极T32、第一薄膜晶体管T1的第一极T11和第二极T12、第二薄膜晶体管T2的第一极T21和第二极T22、第一连接线41、数据线22、放电线23、第二连接线42、第三连接线43均可以一同形成，例如由同一膜层通过同一次构图工艺形成。
在一些示例中，还可以省略第二绝缘层102，将薄膜晶体管的第一极和第二极、第一连接线41直接形成在有源层和第一绝缘层101上，进一步节省工艺，降低阵列基板的厚度。
在形成薄膜晶体管后，还可以在薄膜晶体管上形成第三绝缘层103，第三绝缘层103具有通孔50，以方便后续形成的像素电极，例如第一像素电极31与第 一连接线41相连。
本公开实施例还提供了一种液晶显示面板，图14是本公开实施例提供的一种液晶显示面板的结构示意图。如图14所示，该液晶显示面板包括彩膜基板300、液晶层200和如图1～图12所示的任一种阵列基板100。例如图14所示，彩膜基板300与阵列基板100相对布置，液晶层200位于彩膜基板300和阵列基板100之间。
彩膜基板300包括透明基板301、位于透明基板301的一侧的彩膜层302、位于彩膜层302上的公共电极303。
本公开实施例还提供了一种显示装置，该显示装置包括背光源和如图14所示的液晶显示面板。背光源位于阵列基板100远离彩膜基板300的一侧。
该显示装置可以是，但不限于是手机、笔记本电脑、平板电脑、显示器、导航仪、数码相机。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (16)

  1. 一种阵列基板，其特征在于，包括衬底基板(10)、信号线(20)和多个第一像素单元；
    所述信号线(20)位于所述衬底基板(10)的承载面，包括相互绝缘的栅线(21)、数据线(22)和放电线(23)，所述栅线(21)沿第一方向(X)延伸，所述数据线(22)沿第二方向(Y)延伸，所述放电线(23)沿第三方向(Z)延伸，所述第一方向(X)和所述第三方向(Z)均与所述第二方向(Y)相交，所述栅线(21)和所述数据线(22)相互交叉限定出多个子像素区域；
    所述第一像素单元包括第一像素电极(31)、第一薄膜晶体管(T1)、第二薄膜晶体管(T2)和第一连接线(41)，多个所述第一像素电极(31)分别位于所述多个子像素区域中，所述第一薄膜晶体管(T1)和所述第二薄膜晶体管(T2)在所述承载面上的正投影均与所述栅线(21)在所述承载面的正投影至少部分重叠；
    所述第一薄膜晶体管(T1)的控制极和所述第二薄膜晶体管(T2)的控制极均与所述栅线(21)电性连接，所述第一薄膜晶体管(T1)的第一极(T11)与所述数据线(22)电性连接，所述第一薄膜晶体管(T1)的第二极(T12)和所述第二薄膜晶体管(T2)的第一极(T21)均通过所述第一连接线(41)与所述第一像素电极(31)电性连接，所述第二薄膜晶体管(T2)的第二极(T22)与所述放电线(23)电性连接。
  2. 根据权利要求1所述的阵列基板，其特征在于，所述第一连接线(41)在所述承载面的正投影位于所述栅线(21)在所述承载面的正投影外；或者，
    所述第一连接线(41)包括相连的重叠段(411)和连接段(412)；
    所述重叠段(411)在所述承载面的正投影位于所述栅线(21)在所述承载面的正投影内，且所述重叠段(411)与所述第一方向(X)垂直，所述重叠段(411)与所述第一薄膜晶体管(T1)的第二极(T12)和所述第二薄膜晶体管(T2)的第一极(T21)电性连接；
    所述连接段(412)在所述承载面的正投影位于所述栅线(21)在所述承载面的正投影外，所述连接段(412)与所述第一像素电极(31)电性连接。
  3. 根据权利要求1所述的阵列基板，其特征在于，所述第一连接线(41)与所述第一薄膜晶体管(T1)的第二极(T12)、所述第二薄膜晶体管(T2)的第一极(T21)、所述数据线(22)和所述放电线(23)中的至少一种同层。
  4. 根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管(T1)的有源层(T10)和所述第二薄膜晶体管(T2)的有源层(T20)相连，所述第一薄膜晶体管(T1)的第二极(T12)复用为所述第二薄膜晶体管(T2)的第一极(T21)。
  5. 根据权利要求1～4任一项所述的阵列基板，其特征在于，所述第一薄膜晶体管(T1)的第一极(T11)和第二极(T12)的排列方向、与所述第二薄膜晶体管(T2)的第一极(T21)和第二极(T22)的排列方向相同。
  6. 根据权利要求5所述的阵列基板，其特征在于，所述第一薄膜晶体管(T1)的第一极(T11)和第二极(T12)沿所述第一方向(X)排列；
    所述第一像素单元还包括第二连接线(42)，所述第一薄膜晶体管(T1)的第一极(T11)通过所述第二连接线(42)与所述数据线(22)电性连接，所述第二连接线(42)在所述承载面的正投影至少部分位于所述栅线(21)在所述承载面的正投影外。
  7. 根据权利要求5所述的阵列基板，其特征在于，所述第一薄膜晶体管(T1)的第一极(T11)和第二极(T12)沿所述第二方向(Y)排列；
    所述第一像素单元还包括第三连接线(43)，所述第二薄膜晶体管(T2)的第二极(T22)通过所述第三连接线(43)与所述放电线(23)电性连接，所述第三连接线(43)在所述承载面的正投影位于所述栅线(21)在所述承载面的正投影内，或至少部分位于所述栅线(21)在所述承载面的正投影外。
  8. 根据权利要求1～4任一项所述的阵列基板，其特征在于，所述第一薄膜晶体管(T1)的第一极(T11)和第二极(T12)沿所述第二方向(Y)排列， 所述第二薄膜晶体管(T2)的第一极(T21)和第二极(T22)沿所述第一方向(X)排列。
  9. 根据权利要求8所述的阵列基板，其特征在于，所述栅线(21)包括相连的主体部(211)和分支部(212)，所第一薄膜晶体管(T1)在所述承载面的正投影与所述主体部(211)在所述承载面的正投影至少部分重叠，所述第一薄膜晶体管(T1)的控制极与所述主体部(211)电性连接；
    所述第二薄膜晶体管(T2)在所述承载面的正投影与所述分支部(212)在所述承载面的正投影至少部分重叠，所述第二薄膜晶体管(T2)的控制极与所述分支部(212)电性连接。
  10. 根据权利要求8所述的阵列基板，其特征在于，所述栅线(21)包括主栅线(213)和辅助栅线(214)；
    所述主栅线(213)和所述辅助栅线(214)之间具有间隙，所述第一薄膜晶体管(T1)在所述承载面的正投影与所述主栅线(213)在所述承载面的正投影至少部分重叠，所述第一薄膜晶体管(T1)的控制极与所述主栅线(213)电性连接；
    所述第二薄膜晶体管(T2)在所述承载面的正投影与所述辅助栅线(214)在所述承载面的正投影至少部分重叠，所述第二薄膜晶体管(T2)的控制极与所述辅助栅线(214)电性连接。
  11. 根据权利要求1～4、6～7和9～10任一项所述的阵列基板，其特征在于，所述第一像素电极(31)包括相连的第一部分(311)和第二部分(312)，所述第一部分(311)和所述第二部分(312)沿所述第二方向(Y)排列，在所述第一方向(X)上，所述第一部分(311)和所述第二部分(312)相互错位。
  12. 根据权利要求1～4、6～7和9～10任一项所述的阵列基板，其特征在于，还包括多个第二像素单元，所述第二像素单元包括第二像素电极(32)和第三薄膜晶体管(T3)，多个所述第二像素电极(32)位于所述多个子像素区域中，且在所述第二方向(Y)上，所述第二像素电极(32)和所述第一像素电极(31) 交替分布；
    所述第三薄膜晶体管(T3)的第一极(T31)与所述数据线(22)电性连接，所述第三薄膜晶体管(T3)的第二极(T32)与所述第一像素电极(31)电性连接，所述第三薄膜晶体管(T3)的控制极与所述栅线(21)电性连接。
  13. 根据权利要求12所述的阵列基板，其特征在于，
    所述第一薄膜晶体管(T1)的沟道区的长度为4μm～5μm，宽度为5μm～15μm；
    所述第二薄膜晶体管(T2)的沟道区的长度为8μm～14μm，宽度为3μm～4μm；
    所述第三薄膜晶体管(T3)的沟道区的长度和宽度与所述第一薄膜晶体管(T1)的沟道区的长度和宽度分别相同。
  14. 一种阵列基板的制作方法，其特征在于，所述方法包括：
    提供衬底基板(10)；
    在所述衬底基板(10)的承载面上形成栅线(21)，所述栅线(21)沿第一方向(X)延伸；
    在所述衬底基板(10)的承载面上形成第一薄膜晶体管(T1)和第二薄膜晶体管(T2)，所述第一薄膜晶体管(T1)和所述第二薄膜晶体管(T2)在所述承载面上的正投影均与所述栅线(21)在所述承载面的正投影至少部分重叠，且所述第一薄膜晶体管(T1)的控制极和所述第二薄膜晶体管(T2)的控制极均与所述栅线(21)电性连接；
    在所述衬底基板(10)的承载面上形成数据线(22)、放电线(23)和第一连接线(41)，所述数据线(22)沿第二方向(Y)延伸，所述放电线(23)沿第三方向(Z)延伸，所述第二方向(Y)和所述第三方向(Z)均与所述第一方向(X)相交，所述栅线(21)和所述数据线(22)相互交叉限定出多个子像素区域，所述数据线(22)与所述第一薄膜晶体管(T1)的第一极(T11)电性连接，所述放电线(23)与所述第二薄膜晶体管(T2)的第二极(T22)电性连接，所述第一连接线(41)与所述第一薄膜晶体管(T1)的第二极(T12)、所述第二薄膜晶体管(T2)的第一极(T21)电性连接；
    在所述衬底基板(10)的承载面上形成多个第一像素电极(31)，多个所述第一像素电极(31)分别位于所述多个子像素区域中，所述第一像素电极(31) 与所述第一连接线(41)电性连接，以在所述衬底基板(10)的承载面上形成多个第一像素单元。
  15. 一种液晶显示面板，其特征在于，所述液晶显示面板包括彩膜基板(300)、液晶层(200)和如权利要求1～13任一项所述的阵列基板(100)，所述彩膜基板(300)与所述阵列基板(100)相对布置，所述液晶层(200)位于所述彩膜基板(300)和所述阵列基板(100)之间。
  16. 一种显示装置，其特征在于，所述显示装置包括背光源和如权利要求15所述的液晶显示面板，所述背光源位于阵列基板(100)远离彩膜基板(300)的一侧。
CN202280001008.2A 2022-04-28 2022-04-28 阵列基板及其制作方法、液晶显示面板和显示装置 Pending CN117321499A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/090087 WO2023206295A1 (zh) 2022-04-28 2022-04-28 阵列基板及其制作方法、液晶显示面板和显示装置

Publications (1)

Publication Number Publication Date
CN117321499A true CN117321499A (zh) 2023-12-29

Family

ID=88516763

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280001008.2A Pending CN117321499A (zh) 2022-04-28 2022-04-28 阵列基板及其制作方法、液晶显示面板和显示装置

Country Status (2)

Country Link
CN (1) CN117321499A (zh)
WO (1) WO2023206295A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI448796B (zh) * 2011-07-06 2014-08-11 Au Optronics Corp 畫素結構、主動元件陣列基板以及平面顯示面板
KR102299112B1 (ko) * 2015-03-31 2021-09-07 삼성디스플레이 주식회사 액정 표시 장치
CN113534561B (zh) * 2020-04-21 2022-12-30 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
CN114280861B (zh) * 2020-09-27 2023-09-05 京东方科技集团股份有限公司 阵列基板及显示装置
CN113311624A (zh) * 2021-04-06 2021-08-27 Tcl华星光电技术有限公司 一种阵列基板及显示面板

Also Published As

Publication number Publication date
WO2023206295A1 (zh) 2023-11-02

Similar Documents

Publication Publication Date Title
CN107742481B (zh) 一种异形显示面板及显示装置
US8643802B2 (en) Pixel array, polymer stablized alignment liquid crystal display panel, and pixel array driving method
CN111624827B (zh) 阵列基板、显示面板和显示装置
US20110156993A1 (en) Pixel array, polymer stabilized alignment liquid crystal display panel, and electro-optical apparatus
JP2014056237A (ja) アレイ基板およびその製造方法、表示装置
US7885497B2 (en) TFT array substrate with storage capacitor having large capacitance and LCD panel using the same
CN106886112B (zh) 阵列基板、显示面板和显示装置
CN114280861B (zh) 阵列基板及显示装置
US10546879B2 (en) Array substrate and display device
CN210573114U (zh) 显示基板和显示面板
US11467455B2 (en) Display device
WO2022156131A1 (zh) 阵列基板、阵列基板的制作方法以及显示面板
US20230012608A1 (en) Array substrate and display device
EP2757411B1 (en) Array substrate and liquid crystal display panel
US10824070B2 (en) Mask, stitching exposure method, and display panel having the mask
US9091889B2 (en) Liquid crystal display device having columnar spacers
US10884542B2 (en) Display device
CN115598892B (zh) 阵列基板和显示装置
CN110729308A (zh) 显示面板及显示装置
CN117321499A (zh) 阵列基板及其制作方法、液晶显示面板和显示装置
US11990482B2 (en) Array substrate and electronic device
CN114823735A (zh) 阵列基板及显示面板
CN112859466A (zh) 显示基板和显示面板
JP7416364B2 (ja) 表示基板及びその製作方法並びに表示装置
CN115616817B (zh) 显示面板和电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination