CN115598892B - 阵列基板和显示装置 - Google Patents

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Abstract

提供一种阵列基板和显示装置。阵列基板包括：衬底基板，包括主表面；晶体管，位于衬底基板的主表面上，包括有源层以及与有源层相连的第一电极；第一绝缘层，位于衬底基板和有源层之间；第二绝缘层，位于有源层和第一电极之间；像素电极，与第一电极相连，以及公共电极，与像素电极彼此绝缘，像素电极和公共电极被配置为形成电场，第一电极与有源层的背离衬底基板的表面接触，并与有源层的侧面接触。该阵列基板和显示装置利于增加第一电极和有源层的侧面接触面积，并利于增加第一电极与另一电极形成的存储电容的电容量，解决由于像素面积减小造成的存储电容降低而导致的像素电压保持不稳的问题。

Description

阵列基板和显示装置
技术领域
本公开至少一实施例涉及一种阵列基板和显示装置。
背景技术
目前广泛使用的显示器件有薄膜晶体管-液晶显示器（TFT-LCD），而且越来越多的显示器朝高分辨率和高画质发展，以为用户提供更好的使用体验。
发明内容
本公开的至少一实施例涉及一种阵列基板和显示装置，以通过设置补偿电容来提升存储电容的电容量。
本公开的至少一实施例提供一种阵列基板，包括：衬底基板，包括主表面；晶体管，位于所述衬底基板的所述主表面上，包括有源层以及与所述有源层相连的第一电极；第一绝缘层，位于所述衬底基板和所述有源层之间；第二绝缘层，位于所述有源层和所述第一电极之间；像素电极，与所述第一电极相连；以及公共电极，与所述像素电极彼此绝缘，所述像素电极和所述公共电极被配置为形成电场，所述第一电极与所述有源层的背离所述衬底基板的表面接触，并与所述有源层的侧面接触。
例如，阵列基板还包括第一过孔，所述第一电极通过所述第一过孔与所述有源层相连，所述第一过孔包括贯穿所述第二绝缘层的第一贯通孔和位于所述第一绝缘层中的第一凹槽。
例如，所述第一凹槽在平行于所述主表面的平面内的最大尺寸小于所述第一贯通孔在平行于所述主表面的平面内的最小尺寸。
例如，所述第一凹槽在垂直于所述主表面的方向上的最大尺寸小于所述第一贯通孔在垂直于所述主表面的方向上的最大尺寸。
例如，所述像素电极延伸至所述第一过孔中，并在所述第一过孔处与所述第一电极接触。
例如，所述像素电极与所述第一电极在所述第一过孔处共形，所述像素电极与所述第一电极的接触部分的在垂直于所述主表面的方向上的最大尺寸大于或等于所述第一过孔在垂直于所述主表面的方向上的最大尺寸。
例如，阵列基板还包括：第三绝缘层，所述第三绝缘层位于所述第一电极上，所述公共电极位于所述第三绝缘层上。
例如，所述像素电极和所述公共电极在所述第一过孔处共形。
例如，所述第一绝缘层包括第一绝缘部和第二绝缘部，所述第一凹槽位于所述第一绝缘部中，所述第一绝缘部的厚度大于所述第二绝缘部的厚度。
例如，所述第一绝缘部的厚度大于所述第二绝缘部的厚度的两倍。
例如，阵列基板还包括遮光层，所述遮光层位于所述有源层和所述衬底基板之间，所述有源层在所述衬底基板上的正投影落入所述遮光层在所述衬底基板上的正投影内，所述第一电极和所述遮光层形成补偿电容。
例如，所述遮光层浮置或者所述遮光层与所述公共电极电连接。
例如，所述第一绝缘层的厚度为50nm至300nm。
例如，所述像素电极和所述公共电极形成主存储电容，所述补偿电容和所述主存储电容的电容量的比值大于或等于0.2。
例如，所述补偿电容和所述主存储电容的电容量的比值小于或等于0.8。
例如，所述补偿电容和所述主存储电容的电容量的比值大于或等于0.25，并且小于或等于0.6。
例如，所述第一电极和所述像素电极中至少之一与所述公共电极形成第一存储电容，所述第一存储电容包括在平行于所述主表面的平面内的第一电容和在垂直于所述主表面的方向上的第二电容。
例如，所述像素电极和所述公共电极形成主存储电容，所述第二电容与所述主存储电容的电容量的比值大于或等于0.02。
例如，所述第二电容与所述主存储电容的电容量的比值小于或等于0.2。
例如，所述第二电容与所述主存储电容的电容量的比值大于或等于0.06，并且小于或等于0.08。
例如，阵列基板还包括第三绝缘层和第四绝缘层，所述第三绝缘层位于所述第一电极上，所述公共电极位于所述第三绝缘层上，所述第四绝缘层位于所述像素电极和所述公共电极之间。
例如，阵列基板还包括第二过孔，所述像素电极通过所述第二过孔与所述第一电极相连，所述第二过孔包括贯穿所述第三绝缘层或贯穿所述第四绝缘层和所述第三绝缘层的第二贯通孔和位于所述第二绝缘层中的第二凹槽，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
例如，所述第二凹槽在平行于所述主表面的平面内的最大尺寸小于所述第二贯通孔在平行于所述主表面的平面内的最小尺寸。
例如，所述第二凹槽在垂直于所述主表面的方向上的最大尺寸小于所述第二贯通孔在垂直于所述主表面的方向上的最大尺寸。
例如，所述公共电极位于所述第一电极和所述像素电极之间，所述公共电极和所述第一电极形成一个第一存储电容，所述公共电极和所述像素电极形成另一个第一存储电容。
例如，阵列基板还包括第三绝缘层、第四绝缘层和第二过孔，所述第三绝缘层位于所述第一电极上，所述第四绝缘层位于所述像素电极和所述公共电极之间，所述像素电极通过所述第二过孔与所述第一电极相连，所述第二过孔包括贯穿所述第三绝缘层或贯穿所述第三绝缘层和所述第四绝缘层的第二贯通孔和位于所述第二绝缘层中的第二凹槽。
例如，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
例如，阵列基板还包括第一过孔，所述第一电极通过所述第一过孔与所述有源层相连，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，所述第一过孔在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影交叠。
例如，所述第一过孔包括贯穿所述第二绝缘层的第一贯通孔和位于所述第一绝缘层中的第一凹槽。
例如，阵列基板还包括数据线，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
例如，所述像素电极和所述数据线的交叠部分的宽度小于3微米。
例如，阵列基板还包括数据线，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极和所述公共电极中远离所述衬底基板的一个具有狭缝，所述公共电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
例如，所述公共电极和所述数据线的交叠部分的宽度小于3微米。
例如，所述数据线与所述狭缝的夹角在1度至20度之间。
例如，所述第一过孔的形状包括圆形、矩形、或切角矩形至少之一。
例如，阵列基板还包括第一保护结构，所述第一保护结构在所述衬底基板上的正投影与所述第一过孔在所述衬底基板上的正投影交叠，所述第一保护结构的一部分填充在所述阵列基板的在所述第一过孔处的第一凹陷内，并且所述第一保护结构的一部分凸出于所述第一凹陷。
例如，阵列基板还包括第二保护结构，所述第二保护结构在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影交叠，所述第二保护结构的一部分填充在所述阵列基板的在所述第二过孔处的第二凹陷内，并且所述第二保护结构的一部分凸出于所述第二凹陷。
例如，阵列基板还包括数据线，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极位于所述公共电极和所述衬底基板之间，所述公共电极具有狭缝。
例如，在所述狭缝的同一侧，所述像素电极和所述狭缝之间的距离至少包括不相等的两个距离。
例如，阵列基板还包括电极引线，所述电极引线与所述公共电极相连，所述电极引线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
例如，所述数据线包括多个倾斜部，相邻倾斜部之间设有弯折部，所述倾斜部的延伸方向与所述狭缝的延伸方向相同，所述第一过孔具有切角，所述第一过孔在所述切角处的边缘的延伸方向与所述弯折部的延伸方向相同。
例如，所述第一过孔在所述切角处的边缘与所述弯折部之间的距离大于或等于1微米并且小于或等于5微米。
例如，所述像素电极具有延伸方向不同的第一部分和第二部分，所述第一部分的延伸方向与所述狭缝的延伸方向相同，所述第一部分的边缘与所述狭缝的边缘平行，并与所述数据线的边缘平行。
例如，所述第二部分的边缘与所述狭缝的边缘不平行，所述第二部分的边缘与所述数据线平行。
例如，所述第二部分的边缘与所述狭缝的边缘的最小距离小于1微米。
本公开的实施例还提供一种阵列基板，包括：衬底基板，包括主表面；晶体管，位于所述衬底基板的所述主表面上，包括有源层以及与所述有源层相连的第一电极；第一绝缘层，位于所述衬底基板和所述有源层之间；第二绝缘层，位于所述有源层和所述第一电极之间；以及像素电极，与所述第一电极相连，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
本公开的实施例还提供一种显示装置，包括上述任一阵列基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种显示面板的截面图。
图1B为一种显示面板的平面图。
图2为本公开一实施例提供的一种阵列基板的平面图。
图3为图2的沿线A1-A2的一种剖视图。
图4A至图4H为图2所示的阵列基板的单层图。
图5为本公开一实施例提供的阵列基板中公共电极和第一电极形成的第一存储电容中的第一电容的示意图。
图6为本公开一实施例提供的阵列基板中公共电极和第一电极形成的第一存储电容中的第二电容的示意图。
图7为本公开一实施例提供的阵列基板的等效电路示意图。
图8为本公开一实施例提供的阵列基板的简化示意图。
图9为本公开一实施例提供的阵列基板中的公共电极的示意图。
图10为本公开一实施例提供的一种阵列基板的剖视图。
图11为图10所示的阵列基板的等效电路图。
图12为本公开一实施例提供的一种阵列基板的剖视图。
图13为图12所示的阵列基板的等效电路图。
图14为本公开一实施例提供的阵列基板的平面图。
图15为图14的沿线A3-A4的剖视图。
图16A为本公开一实施例提供的一种阵列基板的平面图。
图16B为本公开一实施例提供的一种阵列基板的平面图。
图17为图16A的沿线A5-A6的剖视图。
图18为本公开一实施例提供的一种阵列基板的平面图。
图19为本公开一实施例提供的一种阵列基板的平面图。
图20为本公开一实施例提供的一种阵列基板的剖视图。
图21为本公开一实施例提供的一种阵列基板的平面图。
图22为本公开一实施例提供的一种阵列基板的剖视图。
图23为本公开一实施例提供的一种阵列基板的剖视图。
图24为本公开一实施例提供的一种阵列基板的剖视图。
图25为本公开一实施例提供的另一种阵列基板的剖视图。
图26为本公开的实施例提供的一种阵列基板的平面图。
图27为本公开的实施例提供的一种阵列基板的平面图。
图28为本公开的实施例提供的一种阵列基板的剖视图。
图29为本公开的实施例提供的一种阵列基板的剖视图。
图30为本公开的实施例提供的一种阵列基板的剖视图。
图31为本公开的实施例提供的一种阵列基板的剖视图。
图32为本公开的实施例提供的一种阵列基板的剖视图。
图33为本公开的实施例提供的一种阵列基板的平面图。
图34为本公开的实施例提供的一种阵列基板的平面图。
图35为本公开的实施例提供的一种阵列基板的制作流程图。
实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1A为一种显示面板的截面图。如图1A所示，显示面板包括阵列基板100和对向基板200，阵列基板100和对向基板200相对设置，并通过封框胶400粘结形成液晶盒LC，液晶盒LC内设有液晶层300，液晶层300包括多个液晶分子301。像素电极和公共电极可位于阵列基板100中，以形成驱动液晶分子301旋转的平面电场。
图1B为一种显示面板的平面图。图1B示出了显示面板包括多个子像素SP。多个子像素SP的设置方式不限于图1B所示，可根据需要而定。图1B示出了显示区R1和周边区R2，多个子像素SP位于显示区R1，图1B以周边区R2围绕显示区R1为例。周边区R2位于显示区R1的至少一侧。
在本公开的实施例的附图中，方向X、方向Y和方向Z为三个不同的方向，方向X和方向Y为平行于阵列基板100或对向基板200的主表面的方向，方向Z为垂直于方向X并垂直于方向Y的方向。例如，方向Z为阵列基板100或对向基板200的厚度方向。方向Z也可为阵列基板100指向对向基板200的方向。例如，方向X和方向Y交叉。本公开的实施例以方向X垂直于方向Y为例进行说明。
随着显示扫描频率的不断提高，在显示面板中，像素电极与公共电极交叠构成存储电容，像素电极与公共电极不交叠的部分形成控制液晶分子旋转的电场，进而控制显示面板显示多彩的图像和视频。
随着像素密度（Pixels Per Inch，PPI）的不断提高，像素的面积不断减小。在高PPI高清显示屏中，像素面积减小造成存储电容降低，进而导致像素电压保持不稳而影响显示品质的问题。
本公开的实施例提供一种阵列基板和含有该阵列基板的显示装置，以解决像素电压保持不稳而影响显示品质的问题，设置补偿电容以增大存储电容，进而提升显示品质。
图2为本公开一实施例提供的一种阵列基板的平面图。图3为图2的沿线A1-A2的一种剖视图。图4A至图4H为图2所示的阵列基板的单层图。图5为本公开一实施例提供的阵列基板中公共电极和第一电极形成的第一存储电容中的第一电容的示意图。图6为本公开一实施例提供的阵列基板中公共电极和第一电极形成的第一存储电容中的第二电容的示意图。图7为本公开一实施例提供的阵列基板的等效电路示意图。图8为本公开一实施例提供的阵列基板的简化示意图。
如图2和图3所示，本公开的实施例提供一种阵列基板包括：衬底基板101、晶体管TR、第一绝缘层BF、第二绝缘层122、以及像素电极PE。如图3所示，衬底基板101包括主表面MS。如图2和图3所示，晶体管TR位于衬底基板101的主表面MS上，并包括有源层AT以及与有源层AT相连的第一电极E1。如图3所示，第一绝缘层BF位于衬底基板101和有源层AT之间；第二绝缘层122位于有源层AT和第一电极E1之间；像素电极PE与第一电极E1相连。
例如，如图3所示，第一电极E1与有源层AT的背离衬底基板101的表面S1接触，并与有源层AT的侧面S2接触。如图3所示，第二绝缘层122包括栅极绝缘层GI和层间绝缘层ILD，但不限于此。例如，晶体管TR包括薄膜晶体管（TFT），但不限于此。
本公开的实施例提供的阵列基板，第一电极E1可与有源层AT的背离衬底基板101的表面S1接触，并可与有源层AT的侧面S2接触，利于增加第一电极E1和有源层AT的侧面接触面积，并使得第一电极E1在方向Z上的尺寸增大，利于增加在方向Z上的由第一电极E1和另一电极例如公共电极CE形成的存储电容（补偿电容）的电容量，并利于第一电极E1与另一电极例如遮光层LSL形成存储电容（补偿电容），以补偿存储电容。本公开的实施例提供的阵列基板，通过设计补偿电容，可以在高PPI高清显示屏中解决由于像素面积减小造成的存储电容降低而导致的像素电压保持不稳的问题。
如图2和图3所示，阵列基板还包括：公共电极CE，公共电极CE与像素电极PE彼此绝缘，像素电极PE和公共电极CE被配置为形成电场。例如，像素电极PE和公共电极CE可形成平面电场。
例如，公共电极CE可采用透明导电材料制作，像素电极PE可采用透明导电材料制作。例如，透明导电材料包括氧化铟锡（ITO），但不限于此。本公开的实施例以像素电极PE和公共电极CE均采用氧化铟锡为例进行说明。
如图3、图5和图6所示，第一电极E1与公共电极CE形成第一存储电容Cst1，第一存储电容Cst1包括在平行于主表面MS的平面内的第一电容C1和在垂直于主表面MS的方向上的第二电容C2（补偿电容），第二电容C2也可称作侧壁电容。第一电容C1为平面电容。
在本公开的实施例中，平面电容是指电容的两个极板中的每个极板平行于衬底基板101的主表面MS。侧壁电容是指电容的两个极板中的每个极板不平行于衬底基板101的主表面MS。
如图3、图5至图7所示，补偿电容包括第一存储电容Cst1中的第二电容C2、以及存储电容C0，即补偿电容包括第二电容C2、以及存储电容C0。如图7所示，公共电极CE被配置为输入公共电压Vcom。存储电容C0也可称作补偿电容C0。
高PPI像素由于像素面积很小，像素电极和公共电极的存储电容的面积大幅度减小（例如面积缩小为原来的四分之一或八分之一），从而，可通过设置补偿电容（第二电容C2以及存储电容C0）来补偿存储电容的电容量。
例如，如图2、图3和图4A所示，阵列基板还包括遮光层LSL，遮光层LSL位于有源层AT和衬底基板101之间，有源层AT在衬底基板101上的正投影落入遮光层LSL在衬底基板101上的正投影内，第一电极E1和遮光层LSL形成存储电容C0（补偿电容），存储电容C0也可称作第二存储电容Cst2。例如，如图2和图3所示，第一电极E1在衬底基板101上的正投影与遮光层LSL在衬底基板101上的正投影交叠。例如，如图2和图3所示，第一电极E1在衬底基板101上的正投影落入遮光层LSL在衬底基板101上的正投影内。例如，遮光层LSL浮置或者遮光层LSL与公共电极CE电连接。遮光层LSL一方面起遮光作用，以保护有源层AT，另一方面起到与第一电极E1形成存储电容C0以作为补偿电容的作用。
例如，如图3所示，为了进一步增大存储电容C0以起到较好的电容量补偿作用，第一绝缘部BF1的厚度大于第二绝缘部BF2的厚度。例如，第一绝缘部BF1的厚度为第二绝缘部BF2的厚度的1.5-3.5倍。例如，第一绝缘部BF1的厚度大于第二绝缘部BF2的厚度的2倍。
在本公开的实施例中，元件的厚度是指该元件在方向Z上的尺寸。
例如，本公开的实施例提供的阵列基板，通过过刻第一绝缘层BF，使得第一过孔V1的深度增加，且第一电极E1和遮光层LSL之间的介电层（第二绝缘部BF2）的厚度减小，以利于增大补偿电容的电容量。本公开的实施例提供的阵列基板，通过减薄存储电容C0中的介电层的厚度来增加补偿电容的电容量。
参考图3，本公开的实施例提供的阵列基板，可单独满足过刻第一绝缘层BF而不必要使得第一电极E1与有源层AT的背离衬底基板101的表面S1接触，并与有源层AT的侧面S2接触，即，只要满足过刻第一绝缘层BF，第一电极E1和遮光层LSL之间的介电层（第二绝缘部BF2）的厚度减小，即可使得第一电极E1和遮光层LSL形成的存储电容C0的电容量增加。
例如，如图2和图3所示，阵列基板还包括第一过孔V1，第一电极E1通过第一过孔V1与有源层AT相连，第一过孔V1包括位于第二绝缘层122中的第一贯通孔Va和位于第一绝缘层BF的靠近第二绝缘层122的一部分中的第一凹槽G1。如图3所示，第一绝缘层BF被部分刻蚀，形成半孔（凹槽）。通过刻蚀部分的第一绝缘层BF，使得第一电极E1与遮光层LSL之间的介电层的厚度较小，且第一过孔V1在方向Z上的尺寸增大。
如图3所示，第一绝缘层BF包括第一绝缘部BF1和第二绝缘部BF2。第一凹槽G1贯穿第一绝缘部BF1，第二绝缘部BF2为第一绝缘层BF的未被贯穿的部分。
例如，如图3所示，为了利于增大存储电容，第一凹槽G1在平行于主表面MS的平面内的最大尺寸小于第一贯通孔Va在平行于主表面MS的平面内的最小尺寸。
例如，如图3所示，为了利于增大存储电容，第一凹槽G1在垂直于主表面MS的方向上的最大尺寸小于第一贯通孔Va在垂直于主表面MS的方向上的最大尺寸。
例如，如图3所示，为了利于增大存储电容，阵列基板还包括第二过孔V2，像素电极PE通过第二过孔V2与第一电极E1相连，第二过孔V2包括贯穿第三绝缘层PVX1或贯穿第四绝缘层PVX2和第三绝缘层PVX1的第二贯通孔Vb和位于第二绝缘层122中的第二凹槽G2，第二凹槽G2位于第二绝缘层122的靠近第三绝缘层PVX1的一部分之中，像素电极PE与第一电极E1的背离衬底基板101的表面接触，并与第一电极E1的侧面接触，以减小段差和像素电极的断线几率，增加像素电极PE与第一电极E1的接触面积以减小接触电阻。
例如，如图3所示，为了利于增大存储电容，第二凹槽G2在平行于主表面MS的平面内的最大尺寸小于第二贯通孔Vb在平行于主表面MS的平面内的最小尺寸。
例如，如图3所示，为了利于增大存储电容，第二凹槽G2在垂直于主表面MS的方向上的最大尺寸小于第二贯通孔Vb在垂直于主表面MS的方向上的最大尺寸。
例如，贯通孔的最大尺寸是贯通孔的某一横截面的最大尺寸，所述横截面可以是所述贯通孔在最大尺寸上的横截面，也可以是其它方向的横截面。例如，贯通孔的最小尺寸是贯通孔的某一横截面的最小尺寸，所述横截面可以是所述贯通孔在最小尺寸上的横截面，也可以是其它方向的横截面。例如，贯通孔包括第一贯通孔Va或第二贯通孔Vb。
例如，凹槽的最大尺寸是凹槽的某一横截面的最大尺寸，所述横截面可以是所述凹槽在最大尺寸上的横截面，也可以是其它方向的横截面。例如，凹槽的最小尺寸是凹槽的某一横截面的最小尺寸，所述横截面可以是所述凹槽在最小尺寸上的横截面，也可以是其它方向的横截面。例如，凹槽包括第一凹槽G1或第二凹槽G2。
如图3所示，阵列基板还包括：第三绝缘层PVX1，第三绝缘层PVX1位于第一电极E1上；公共电极CE位于第三绝缘层PVX1上。在子像素SP中，公共电极CE可以与像素电极PE形成主存储电容Cstm。
图4A为图2所示的阵列基板中的遮光层的平面图。如图2、图3和图4A示出了遮光层LSL。例如，遮光层LSL浮置或者遮光层LSL与公共电极CE电连接。遮光层LSL一方面起遮光作用，以保护有源层AT，另一方面起到与第一电极E1形成存储电容C0以作为补偿电容的作用。
例如，遮光层LSL采用导电材料制作，遮光层LSL的材料包括金属，以起到遮光作用。
图3示出了阵列基板在第一过孔V1处的第一凹陷RC1和在第二过孔V2处的第二凹陷RC2。
图4B为图2所示的阵列基板中的有源层的平面图。例如，如图2、图3和图4B所示，有源层AT可采用缺角矩形环的形式，以利于形成双沟道，图2和图4B示出了第一沟道CN1和第二沟道CN2，使得晶体管TR形成双栅结构。如图2和图4B所示，有源层AT还包括连接第一沟道CN1和第二沟道CN2的连接部CP、与第一电极E1相连的第一连接区AT1和与第二电极E2相连的第二连接区AT2。在有源层AT中，第一沟道CN1和第二沟道CN2为半导体材料，连接部CP、第一连接区AT1、以及第二连接区AT2均为半导体经掺杂形成的导体。例如，半导体包括多晶硅或氧化物半导体，但不限于此。
图4B示出了有源层AT中的镂空结构AT0。如图3和图4B所示，镂空结构AT0在衬底基板101上的正投影落入第一过孔V1在衬底基板101上的正投影内，且镂空结构AT0的尺寸小于第一过孔V1的尺寸。在第一过孔V1和镂空结构AT0均为圆形的情况下，镂空结构AT0的直径小于第一过孔V1的直径。镂空结构AT0的设置位置不限于图中所示，可根据需要而定。
如图3和图4B所示，镂空结构AT0在衬底基板101上的正投影落入遮光层LSL在衬底基板101上的正投影内。
图4C为图2所示的阵列基板中的栅极和栅线的平面图。如图2和图4C所示，栅极GE包括第一栅极GE1和第二栅极GE2，第一栅极GE1和第二栅极GE2分别与第一沟道CN1和第二沟道CN2在垂直于衬底基板101的方向上交叠。如图4C所示，栅极GE和栅线GL为一体结构。如图4C所示，栅极GE为栅线GL的一部分。
图4D为图2所示的阵列基板中的第一过孔和第三过孔的平面图。图4E为图2所示的阵列基板中的数据线、第一电极和第二过孔的平面图。
如图2、图4D和图4E所示，第一电极E1通过第一过孔V1与有源层AT相连。如图2、图4B、图4D和图4E所示，第一电极E1通过第一过孔V1与有源层AT的第一连接区AT1相连。如图2、图4D和图4E所示，第二电极E2通过第三过孔V3与有源层AT相连。如图2、图4B、图4D和图4E所示，第二电极E2通过第三过孔V3与有源层AT的第二连接区AT2相连。图2所示的阵列基板以第一电极E1与数据线DL位于同一层为例进行说明，但并不限于此，在其他的实施例中，第一电极E1也可以不与数据线DL位于同一层，而是与栅线GL位于同一层。
图4F为图2所示的阵列基板中的公共电极的平面图。图4F示出了公共电极CE，如图4F所示，公共电极CE具有本体部CEm，本体部CEm与像素电极PE形成存储电容（主存储电容Cstm）。
如图2和图4F所示，公共电极CE具有镂空结构CE0，以便于像素电极PE与第一电极E1相连。
图4G为图2所示的阵列基板中的第二过孔V2的平面图。
图4H为图2所示的阵列基板中的像素电极的平面图。如图2和图4H所示，像素电极PE具有狭缝SL，像素电极PE与公共电极CE形成电场。
如图2、图3、图4E、图4F、4G和图4H所示，像素电极PE通过第二过孔V2和镂空结构CE0与第一电极E1相连。如图2和图3所示，第二过孔V2在衬底基板101上的正投影落入镂空结构CE0在衬底基板101上的正投影内。
在本公开的实施例提供的阵列基板中，可通过设置存储电容C0和第二电容C2至少之一来提升子像素的存储电容的电容量。公共电极CE和像素电极PE之间形成的主存储电容Cstm可称为平面电容，平面电容为由在平行于衬底基板的平面内的电极形成的电容。
如图2、图3和图8所示，主存储电容的电容量Cstm=εPVX2*W*H/(4πk*THKPVX2)。εPVX2为第四绝缘层PVX2的介电常数，W为像素电极PE的宽度，即为像素电极PE在方向X上的尺寸，H为像素电极PE的长度，即为像素电极PE在方向Y上的尺寸，THKPVX2为第四绝缘层PVX2的厚度，k为静电力常量。例如，主存储电容的电容量以像素电极PE的面积来作为电容的两个极板的正对面积。
如图3和图8所示，以第一过孔V1为圆形，第二电容C2为圆柱形的电容为例进行说明。
如图3和图8所示，存储电容C0的电容量C0=εBF2*πR2/(4πk*THKBF2)，εBF2为第一绝缘层BF（第二绝缘部BF2）的介电常数，R为第一过孔V1的半径，THKBF2为第一电极E1和遮光层LSL之间的绝缘层的厚度，即第二绝缘部BF2的厚度，k为静电力常量。
如图3和图8所示，第二电容C2的电容量C2=[εpvx1*(2πR*(THKILD+THKGI+THKBF1)]/[4πk*THKPVX1]，εpvx1为第三绝缘层PVX1的介电常数，R为第一过孔V1的半径，THKILD为层间绝缘层ILD的厚度，THKGI为栅极绝缘层GI的厚度，THKILD+THKGI为第二绝缘层122的厚度，THKPVX1为第一电极E1和公共电极CE之间的第三绝缘层PVX1的厚度，k为静电力常量。
因第一绝缘层BF包括第一绝缘部BF1和第二绝缘部BF2，εBF2=εBF1=εBF，εBF2为第二绝缘部BF2的介电常数，εBF1为第一绝缘部BF1的介电常数，εBF为第一绝缘层BF的介电常数。
为了简化计算，设定第一绝缘层BF、第二绝缘层122、第三绝缘层PVX1、第四绝缘层PVX2采用相同的材料，第二绝缘层122包括层间绝缘层ILD和栅极绝缘层GI的情况下，层间绝缘层ILD和栅极绝缘层GI采用相同的材料，则各个绝缘层具有相同的介电常数。例如，绝缘层的材料可采用氮化硅，但不限于此。
例如，在第一过孔V1为圆形的情况下，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm=[εBF2*πR2/(4πk*THKBF2)]/[εPVX2*W*H/(4πk*THKPVX2)]=[πR2*THKPVX2]/[W*H*THKBF2]。
例如，如图3和图8所示，在第一过孔V1为圆形的情况下，在阵列基板中，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.2。例如，电容量的比值C0/Cstm大于或等于0.25。进一步例如，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.48。例如，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.50。例如，在第一过孔V1为圆形的情况下，在第一过孔V1为圆形的情况下，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm小于或等于0.8。
在一些实施例中，在第一过孔V1为圆形的情况下，0.2≤C0/Cstm≤0.8。例如，0.25≤C0/Cstm≤0.8。例如，0.48≤C0/Cstm≤0.8。例如，0.50≤C0/Cstm≤0.8。例如，0.50<C0/Cstm≤0.8。
例如，在一些实施例中，R=2.59μm，THKBF2=0.08μm，W=1.7μm，H=21μm，将各数值代入C0/Cstm的公式中，则存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm=0.59。当然，公式中各个变量的取值不限于此。
例如，在第一过孔V1为圆形的情况下，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm=[εpvx1*(2πR*(THKILD+THKGI+THKBF1)]/4πk*THKPVX1]/[εPVX2*W*H/(4πk*THKPVX2)]=[2πR*(THKILD+THKGI+THKBF1)*THKPVX2)]/(W*H*THKPVX1)。
例如，如图3和图8所示，在第一过孔V1为圆形的情况下，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm大于或等于0.02。进一步例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm大于或等于0.03。
例如，在第一过孔V1为圆形的情况下，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm小于或等于0.2。进一步例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm小于或等于0.1。
例如，在第一过孔V1为圆形的情况下，0.02≤C2/Cstm≤0.2，进一步例如，0.03≤C2/Cstm≤0.1，进一步例如，0.06≤C2/Cstm≤0.08。
在一些实施例中，R=2.59μm，THKBF1=0.28μm，THKILD=0.78μm，THKGI=0.11μm，THKPVX2=0.08μm，W=1.7μm，H=21μm，THKPVX1=0.52μm，将各数值代入C2/Cstm的公式中，则第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm=0.08。当然，公式中各个变量的取值不限于此。
在本公开的实施例中，电容的电容量可通过公式C=εS/4πkd来计算，其中，ε是一个常数，S为电容极板的正对面积，d为电容极板之间的距离，k则是静电力常量。各个电容的具体的电容量的计算以本公开给出的计算方法以及测量方法为准。
图9为本公开一实施例提供的阵列基板中的公共电极的示意图。如图9所示，多个子像素SP的公共电极为一体结构。如图2、图3和图9所示，狭缝SL设置在像素电极PE中，像素电极PE位于公共电极CE之上，公共电极CE设有镂空结构CE0以便于像素电极PE与第一电极E1相连。当然，在其他的实施例中，也可以公共电极CE位于像素电极PE之上，狭缝SL设置在公共电极CE中，而不必设置镂空结构CE0，该情况可如图16A所示。
例如，在阵列基板中，主存储电容Cstm为在平行于主表面MS的平面内的存储电容。
图10为本公开一实施例提供的一种阵列基板的剖视图。图11为图10所示的阵列基板的等效电路图。如图10和图11所示，阵列基板包括第一存储电容Cst1而不包括第二存储电容Cst2。如图10所示，与图3所示的阵列基板相比，第一过孔V1不具有第一凹槽G1，第一电极E1不与有源层AT的侧面S2相连。
如图10所示，本公开的实施例还提供一种阵列基板，包括：衬底基板101，包括主表面MS；晶体管TR，位于衬底基板101的主表面MS上，包括有源层AT以及与有源层AT相连的第一电极E1；第一绝缘层BF，位于衬底基板101和有源层AT之间；第二绝缘层122，位于有源层AT和第一电极E1之间；以及像素电极PE，与第一电极E1相连，像素电极PE与第一电极E1的背离衬底基板101的表面接触，并与第一电极E1的侧面接触。
例如，如图10所示，阵列基板还包括：第三绝缘层PVX1，位于第一电极E1上；以及公共电极CE，位于第三绝缘层PVX1上，并与像素电极PE彼此绝缘，像素电极PE和公共电极CE被配置为形成电场，第一电极E1和公共电极CE在第一过孔V1处共形，像素电极PE和公共电极CE形成主存储电容。
例如，如图10所示，阵列基板还包括第四绝缘层PVX2，第四绝缘层PVX2位于像素电极PE和公共电极CE之间。
例如，如图10所示，阵列基板还包括第二过孔V2，第二过孔V2包括贯穿第四绝缘层PVX2和第三绝缘层PVX1的第二贯通孔Vb和位于第二绝缘层122中的第二凹槽G2，第二凹槽G2位于第二绝缘层122的靠近第三绝缘层PVX1的一部分之中，像素电极PE与第一电极E1的背离衬底基板101的表面接触，并与第一电极E1的侧面接触。
例如，如图10所示，第二凹槽G2在平行于主表面MS的平面内的最大尺寸小于第二贯通孔Vb在平行于主表面MS的平面内的最小尺寸。
例如，如图10所示，第二凹槽G2在垂直于主表面MS的方向上的最大尺寸小于第二贯通孔Vb在垂直于主表面MS的方向上的最大尺寸。
图12为本公开一实施例提供的一种阵列基板的剖视图。图13为图12所示的阵列基板的等效电路图。如图12和图13所示，在子像素内设置了一个补偿电容（存储电容C0，也称作第二存储电容Cst2），该补偿电容由像素电极PE和第一电极E1构成上电极，遮光层LSL构成下电极，第一绝缘层BF被过刻减薄，以减小（补偿电容）的绝缘介质的厚度，增大补偿电容。如图2、图12和图13所示，像素电极PE和公共电极CE构成主存储电容Cstm，主存储电容Cstm为在平行于主表面MS的平面内的存储电容。
如图12所示，像素电极PE位于第四绝缘层PVX2之上，公共电极CE位于第三绝缘层PVX1之上，第四绝缘层PVX2位于像素电极PE和公共电极CE之间，像素电极P位于公共电极CE之上，在该情况下，狭缝SL设置在像素电极PE中。即，公共电极CE和像素电极PE中远离衬底基板101的一个中设置狭缝SL。
例如，如图12和图13所示，在阵列基板中，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm可参考之前描述，在此不再赘述。
例如，如图12和图13所示，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm可参考之前描述，在此不再赘述。
图14为本公开一实施例提供的阵列基板的平面图。图15为图14的沿线A3-A4的剖视图。图14省略了公共电极CE。例如，如图15所示，在阵列基板中，公共电极CE位于第一电极E1和像素电极PE之间，公共电极CE和第一电极E1形成一个第一存储电容Cst1，公共电极CE和像素电极PE形成另一个第一存储电容Cst1。
如图14和图15所示，在第一过孔V1处形成双层的侧壁电容，以增大存储电容。双层的侧壁电容包括公共电极CE和第一电极E1形成的一个第一存储电容Cst1、以及公共电极CE和像素电极PE形成的另一个第一存储电容Cst1。像素电极PE延伸至第一过孔V1的内部，像素电极PE、公共电极CE以及位于两者之间的第四绝缘层PVX2形成一个第一存储电容Cst1，以增大存储电容的电容值。
如图14和图15所示，像素电极PE位于公共电极CE之上，像素电极PE具有狭缝SL。
如图14和图15所示，公共电极CE具有镂空结构CE0，以便于像素电极PE与第一电极E1相连。
如图14所示，有源层AT的形状为缺角的矩形环，有源层AT两次穿过栅线GL形成双栅晶体管。
如图14所示，有源层AT的第一沟道CN1和第二沟道CN2避开数据线DL设置。
如图14和图15所示，像素电极PE覆盖第一电极E1处的第一过孔V1和第二过孔V2。
图15示出了两个第二电容C2，在该阵列基板中，两个第二电容C2使得补偿效果加倍。每个第二电容C2与主存储电容的比值均符合上述描述。从而，由第二电容C2带来的电容量加倍。
图16A为本公开一实施例提供的一种阵列基板的平面图。图16B为本公开一实施例提供的一种阵列基板的平面图。图17为图16A的沿线A5-A6的剖视图。
如图16A所示，第一过孔V1、第二过孔V2、以及第三过孔V3均为矩形。如图16A所示，有源层AT的沟道（有源层AT与栅线GL交叠的部分）与数据线DL交叠。
在高PPI的显示屏中，由于单个像素尺寸可以缩小至7微米*21微米左右，使得布线空间减小，有源层的沟道很难绕开数据线。且第一过孔V1和第二过孔V2可以设计成其它形状，不必须是圆形，可以是正方形或者其它形状，使得第二电容C2（补偿电容）不一定是圆柱形电容，可以是与平面存储电容方向垂直的侧壁电容。
例如，如图16A所示，在高级超维场转换（Advanced Super Dimension Switch，ADS）或者边缘场开关（Fringe Field Switching，FFS）模式下，数据线DL需要设计成弯折形状，以匹配共电极CE中的狭缝SL的走向。数据线DL的倾斜方向与公共电极的狭缝SL的倾斜方式相同。
如图16B所示，数据线DL的弯折方向与第一过孔V1的缺角方向D0平行；数据线DL的弯折部DLa与第一过孔V1的缺角的最小间距可为3μm，该最小间距的范围为1~5μm。
如图16A和图17所示，公共电极CE具有镂空结构CE0，以便于像素电极PE与第一电极E1相连。
参考图16A至图17，第一电极E1通过第一过孔V1与有源层AT相连，像素电极PE通过第二过孔V2与第一电极E1相连。如图17所示，第一过孔V1为半孔，第二过孔V2为半孔。
如图16A所示，第一过孔V1可采用除了圆形之外的其他形状。第一过孔V1的形状可为矩形。图16A以第一过孔V1为缺角矩形为例。
主存储电容的电容量与第一过孔V1为圆形的情况下相同。即，如图8、图16A和图17所示，主存储电容的电容量Cstm=εPVX2*W*H/(4πk*THKPVX2)。εPVX2为第四绝缘层PVX2的介电常数，W为像素电极PE的宽度，即为像素电极PE在方向X上的尺寸，H为像素电极PE的长度，即为像素电极PE在方向Y上的尺寸，THKPVX2为第四绝缘层PVX2的厚度，k为静电力常量。
如图16A所示，以第一过孔V1为矩形，第二电容C2为矩形柱的电容为例进行说明。本公开的实施例以第一过孔V1为正方形孔，且第一过孔V1的长度Lh为3μm，第一过孔V1的宽度Wh为3μm为例进行说明。当然，第一过孔V1的尺寸可根据需要而定。
如图16A和图17所示，存储电容C0的电容量C0=εBF2*Lh*Wh/(4πk*THKBF2)，εBF2为第一绝缘层BF（第二绝缘部BF2）的介电常数，Lh为第一过孔V1的长度，Wh为第一过孔V1的宽度，THKBF2为第一电极E1和遮光层LSL之间的绝缘层的厚度，即第二绝缘部BF2的厚度，k为静电力常量。Lh*Wh为矩形的第一过孔V1的面积。
如图6、图16A和图17所示，第二电容（侧壁电容）C2的电容量C2=[εpvx1*(2Lh+2Wh)*(THKILD+THKGI+THKBF1)]/[4πk*THKPVX1]，εpvx1为第三绝缘层PVX1的介电常数，Lh为第一过孔V1的长度，Wh为第一过孔V1的宽度，THKILD为层间绝缘层ILD的厚度，THKGI为栅极绝缘层GI的厚度，THKILD+THKGI为第二绝缘层122的厚度，THKPVX1为第一电极E1和公共电极CE之间的第三绝缘层PVX1的厚度，k为静电力常量。(2Lh+2Wh)为矩形的第一过孔V1的周长。
同样的，因第一绝缘层BF包括第一绝缘部BF1和第二绝缘部BF2，εBF2=εBF1=εBF，εBF2为第二绝缘部BF2的介电常数，εBF1为第一绝缘部BF1的介电常数，εBF为第一绝缘层BF的介电常数。
同样的，为了简化计算，设定第一绝缘层BF、第二绝缘层122、第三绝缘层PVX1、第四绝缘层PVX2采用相同的材料，第二绝缘层122包括层间绝缘层ILD和栅极绝缘层GI的情况下，层间绝缘层ILD和栅极绝缘层GI采用相同的材料，则各个绝缘层具有相同的介电常数。例如，绝缘层的材料可采用氮化硅，但不限于此。
例如，第一过孔为矩形的情况下，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm=[εBF2*Lh*Wh/(4πk*THKBF2)]/[εPVX2*W*H/(4πk*THKPVX2)]=[Lh*Wh*THKPVX2]/[W*H*THKBF2]。
例如，第一过孔为矩形的情况下，在阵列基板中，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.2。例如，电容量的比值C0/Cstm大于或等于0.25。进一步例如，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.48。例如，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm大于或等于0.50。
例如，在第一过孔V1为矩形的情况下，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm小于或等于0.8。
在一些实施例中，在第一过孔V1为矩形的情况下，0.2≤C0/Cstm≤0.8。例如，0.25≤C0/Cstm≤0.8。例如，0.48≤C0/Cstm≤0.8。例如，0.50≤C0/Cstm≤0.8。例如，0.50<C0/Cstm≤0.8。
例如，在一些实施例中，Lh=3μm，Wh=3μm，THKBF2=0.08μm，W=1.7μm，H=21μm，将各数值代入C0/Cstm的公式中，则存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm=0.252。当然，公式中各个变量的取值不限于此。
例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm=[εpvx1*(2Lh+2Wh)*(THKILD+THKGI+THKBF1)/[4πk*THKPVX1]/[εPVX2*W*H/(4πk*THKPVX2)]=[(2Lh+2Wh)*(THKILD+THKGI+THKBF1)*THKPVX2)]/(W*H*THKPVX1)。
例如，如图16A和图17所示，在第一过孔V1为矩形的情况下，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm大于或等于0.02。进一步例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm大于或等于0.03。
例如，在第一过孔V1为矩形的情况下，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm小于或等于0.2。进一步例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm小于或等于0.1。
例如，在第一过孔V1为矩形的情况下，0.02≤C2/Cstm≤0.2，进一步例如，0.03≤C2/Cstm≤0.1，进一步例如，0.06≤C2/Cstm≤0.08。
在一些实施例中，Lh=3μm，Wh=3μm，THKBF1=0.28μm，THKILD=0.78μm，THKGI=0.11μm，THKPVX2=0.08μm，W=1.7μm，H=21μm，THKPVX1=0.52μm，将各数值代入C2/Cstm的公式中，则第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm=0.06。当然，公式中各个变量的取值不限于此。
从而，在本公开的实施例中，不论是第一过孔V1的形状如何，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm都在上述给出的范围内，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm都在上述给出的范围内。
在本公开的实施例中，电容和该电容的电容量用同一符号来表示。
例如，如图8、图16A所示，子像素的宽度可为2-7μm，子像素的长度可为15-60μm。
图18为本公开一实施例提供的一种阵列基板的平面图。如图18所示，公共电极CE具有狭缝SL，公共电极CE的狭缝SL不弯折，像素电极PE为板状，像素电极PE的形状/走向及间距如下:（1）像素电极PE有缺角PE0；（2）像素电极PE的上半部分的边缘与公共电极的狭缝SL的边缘平行，也与数据线平行；（3）像素电极PE的下半部分的边缘与公共电极的狭缝SL的边缘不平行，与数据线平行；（4）像素电极PE的下半部分的边缘与公共电极的狭缝SL的边缘之间的最小间距小于1μm；上一行子像素的像素电极PE覆盖下一行子像素的第一过孔V1（晶体管TR的第一电极E1与有源层AT相连的过孔）。
例如，如图16A所示，数据线DL包括多个倾斜部DL1，相邻倾斜部DL1之间设有弯折部DL2，倾斜部DL1的延伸方向与狭缝SL的延伸方向相同，第一过孔V1具有切角，第一过孔V1在切角处的边缘的延伸方向与弯折部的延伸方向相同。
例如，如图16A所示，第一过孔V1在切角处的边缘与弯折部DL2之间的距离W7大于或等于1微米并且小于或等于5微米。
例如，如图16A所示，像素电极PE具有延伸方向不同的第一部分P1和第二部分P2，第一部分P1的延伸方向与狭缝SL的延伸方向相同，第一部分P1的边缘与狭缝SL的边缘平行，并与数据线DL的边缘平行。
例如，如图16A所示，第二部分P2的边缘与狭缝SL的边缘不平行，第二部分P2的边缘与数据线DL平行。
例如，如图16A和图18所示，第二部分P2的边缘与狭缝SL的边缘的最小距离W8小于1微米。图18的椭圆圈处示出了W8。
图19为本公开一实施例提供的一种阵列基板的平面图。图20为本公开一实施例提供的一种阵列基板的剖视图。
例如，如图19和图20所示，阵列基板还包括第一过孔V1，第一电极E1通过第一过孔V1与有源层AT相连，像素电极PE与第一电极E1的背离衬底基板101的表面接触，第一过孔V1在衬底基板101上的正投影与第二过孔V2在衬底基板101上的正投影交叠。
例如，如图20所示，第一过孔V1包括贯穿第二绝缘层122的第一贯通孔Va和位于第一绝缘层BF中的第一凹槽G1，第一凹槽G1位于第一绝缘层BF的靠近第二绝缘层122的一部分之中，以利于第一电极E1与有源层AT的侧面接触，利于增大方向Z上的补偿电容，增大存储电容。
例如，如图20所示，第二过孔V2贯穿第三绝缘层PVX1和第四绝缘层PVX2。
例如，如图20所示，第一电极E1与公共电极CE形成第一存储电容Cst1。
例如，如图20所示，阵列基板还包括遮光层LSL，遮光层LSL位于有源层AT和衬底基板101之间，有源层AT在衬底基板101上的正投影落入遮光层LSL在衬底基板101上的正投影内，第一电极E1和遮光层LSL形成第二存储电容Cst2。
如图20所示，遮光层LSL浮置。在本公开的实施例中，浮置是指不连接任何信号。
例如，如图20所示，在阵列基板中，像素电极PE延伸至第一过孔V1中，并在第一过孔V1处与第一电极E1接触。
如图19和图20所示，高PPI的情况下，需要双孔变单孔，该情况下，保持两个补偿电容（存储电容C0和第二电容C2）、及其分别与主存储电容Cstm的比值与之前描述近似不变。
图19和图20所示的阵列基板为ADS模式，像素电极PE具有狭缝SL，但是第一过孔V1和第二过孔V2交叠在一起。
图21为本公开一实施例提供的一种阵列基板的平面图。图22为本公开一实施例提供的一种阵列基板的剖视图。图23为本公开一实施例提供的一种阵列基板的剖视图。
例如，如图22和图23所示，阵列基板还包括：第三绝缘层PVX1和公共电极CE，第三绝缘层PVX1位于第一电极E1上；公共电极CE位于第三绝缘层PVX1上，并与像素电极PE彼此绝缘，像素电极PE和公共电极CE被配置为形成电场，第一电极E1和像素电极PE中至少之一与公共电极CE形成第一存储电容Cst1，第一存储电容Cst1包括在平行于主表面MS的平面内的第一电容C1和在垂直于主表面MS的方向上的第二电容C2。例如，存储电容C0与主存储电容Cstm的电容量的比值C0/Cstm可参考之前描述。例如，第二电容C2与主存储电容Cstm的电容量的比值C2/Cstm可参考之前描述。
例如，如图22和图23所示，在阵列基板中，主存储电容Cstm为在平行于主表面MS的平面内的存储电容。
例如，阵列基板还包括遮光层LSL，遮光层LSL位于有源层AT和衬底基板101之间，有源层AT在衬底基板101上的正投影落入遮光层LSL在衬底基板101上的正投影内，第一电极E1和遮光层LSL形成存储电容C0（第二存储电容Cst2）。
例如，遮光层LSL浮置或者遮光层LSL与公共电极CE电连接。如图22和图23所示，遮光层LSL浮置。遮光层LSL与公共电极CE电连接，以使得两者等电位。
例如，如图22和图23所示，在阵列基板中，像素电极PE延伸至第一过孔V1中，并在第一过孔V1处与第一电极E1接触。
例如，如图23所示，像素电极PE与第一电极E1在第一过孔V1处共形，像素电极PE与第一电极E1的接触部分的在垂直于主表面MS的方向上的最大尺寸h2大于或等于第一过孔V1在垂直于主表面MS的方向上的最大尺寸h1。
例如，如图23所示，像素电极PE和公共电极CE在第一过孔V1处共形，像素电极PE和公共电极CE在第一过孔V1处形成第一存储电容Cst1，像素电极PE和公共电极CE形成主存储电容Cstm。
与图22所示的阵列基板相比，图23所示的阵列基板中第一电极E1和像素电极PE的接触面积进一步增大。
参考图21至图23，阵列基板是宽视角的多畴ADS或者FFS或者垂直排列（VerticalAlignment，VA）模式，在一个过孔内实现第一电极E1和有源层AT的电连接，像素电极PE和第一电极E1的电连接，以及形成一个或者多个补偿电容。
图24为本公开一实施例提供的一种阵列基板的剖视图。图25为本公开一实施例提供的另一种阵列基板的剖视图。
图24中，第一绝缘层BF没有被过刻。例如，如图24所示，在阵列基板中，第一绝缘层BF的最大厚度的范围为50nm至300nm，以使得存储电容C0具有较大的电容量，达到补偿作用。通过设置较薄的第一绝缘层BF，第一电极E1和遮光层LSL之间的介电层的厚度较小，从而可以获得较大的存储电容C0，以获得较好的补偿效果。在本公开的实施例中，通过使得第一电极E1和遮光层LSL之间的介电层具有较小的厚度，来获得电容量较大的储电容C0。获得较小的介电层，可通过过刻第一绝缘层BF或者设置较薄的第一绝缘层BF来实现。
图25中的第一绝缘层BF被过刻。例如，如图25所示，在阵列基板中，第一凹槽G1在垂直于衬底基板101的方向上的最大尺寸h3大于第一绝缘层BF的位于第一凹槽G1的正下方的部分在垂直于衬底基板101的方向上的最大尺寸h4。当然，在其他的实施例中，h3也可以等于或小于h4。
例如，过刻第一绝缘层BF的工艺可在有源层图案化的工艺中一并实现，利用刻蚀多晶硅或者氧化物半导体或者非晶硅等有源层材料工艺所需的工艺过刻，实现第一绝缘层BF的过刻，刻蚀有源层材料的工艺气体或者液体也会刻蚀一部分第一绝缘层BF的材料，例如，第一绝缘层BF的材料包括氧化硅或氮化硅。即，过刻第一绝缘层BF和形成有源层同步进行。即，在进行有源层图案化刻蚀工艺的过程中，形成第一凹槽G1。当然，过刻第一绝缘层BF不限于上述方式。
例如，如图24和图25所示，阵列基板还包括第四绝缘层PVX2，第四绝缘层PVX2位于像素电极PE和公共电极CE之间。如图24和图25所示，像素电极PE位于公共电极CE之上，像素电极PE和公共电极CE之间设有第四绝缘层PVX2。
例如，如图24和图25所示，阵列基板还包括第二过孔V2，第二过孔V2包括贯穿第四绝缘层PVX2和第三绝缘层PVX1的第二贯通孔Vb和位于第二绝缘层122中的第二凹槽G2，第二凹槽G2位于第二绝缘层122的靠近第三绝缘层PVX1的一部分之中，像素电极PE与第一电极E1的背离衬底基板101的表面S1接触，并与第一电极E1的侧面S2接触，以利于增加侧面接触面积，并使得第一电极E1在方向Z上的尺寸增大，利于增加在方向Z上的由第一电极E1和另一电极例如公共电极CE形成的存储电容（补偿电容）的电容量。
例如，如图24和图25所示，第二凹槽G2在平行于主表面MS的平面内的最大尺寸W1小于第二贯通孔Vb在平行于主表面MS的平面内的最小尺寸W2。W1和W2标注在图24中。
例如，如图25所示，第二凹槽G2在垂直于主表面MS的方向上的最大尺寸h5小于第二贯通孔Vb在垂直于主表面MS的方向上的最大尺寸h6。h5和h6标注在图24中。
例如，如图25所示，阵列基板还包括第四绝缘层PVX2和第二过孔V2，第四绝缘层PVX2位于像素电极PE和公共电极CE之间，第二过孔V2包括贯穿第三绝缘层PVX1和第四绝缘层PVX2的第二贯通孔Vb和位于第二绝缘层122中的第二凹槽G2。第二凹槽G2位于第二绝缘层122的靠近第三绝缘层PVX1的一部分之中。
例如，如图25所示，在阵列基板中，像素电极PE与第一电极E1的背离衬底基板101的表面S1接触，并与第一电极E1的侧面S2接触。
例如，图24和25所示的阵列基板以遮光层LSL浮置为例进行说明，在其他的实施例中，遮光层LSL可与公共电极CE电连接。
图26为本公开的实施例提供的一种阵列基板的平面图。如图26所示，阵列基板还包括数据线DL，晶体管TR还包括第二电极E2，第二电极E2与有源层AT相连，数据线DL与第二电极E2相连，像素电极PE在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠。例如，像素电极PE和数据线DL的交叠部分的宽度W3小于3微米。
图27为本公开的实施例提供的一种阵列基板的平面图。在高PPI的显示屏中，由于单个像素尺寸可以缩小至7微米*21微米左右，使得布线空间减小，第一过孔V1和第二过孔V2需要设计成正方形形状，以匹配不同显示模式下的电极形状和走线，使得第二电容C2（补偿电容）不一定是圆柱形电容，可以是与平面存储电容方向垂直的侧壁电容。例如，如图27所示，阵列基板为ADS模式，第一过孔V1是正方形，第二过孔V2是正方形，图27示出了第二过孔V2的底部V21和顶部V22，顶部V22的尺寸大于底部V21的尺寸。
如图27所示，数据线DL弯折，且像素电极PE或者公共电极CE的狭缝SL与数据线也有一定倾角（1~20度之间），且像素电极PE的边缘以及公共电极的狭缝SL与数据线有部分的交叠，交叠宽度小于3微米。图27示出了像素电极PE与数据线的交叠部分的最大宽度W3以及狭缝SL与数据线DL的交叠部分的最大宽度W4。W3小于3微米，并且W4小于3微米。
例如，在本公开的实施例中，阵列基板还包括公共电极CE，像素电极PE和公共电极CE中远离衬底基板101的一个具有狭缝SL，像素电极PE和公共电极CE被配置为形成电场。如图27所示，狭缝SL在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠。例如，狭缝SL和数据线DL的交叠部分的宽度W4小于3微米，但不限于此。
例如，如图27所示，数据线DL与狭缝SL的夹角θ1在1度至20度之间。
例如，在本公开的实施例中，第一过孔V1的形状包括圆形、矩形、或切角矩形至少之一，但不限于此，可根据需要而定。
图28为本公开的实施例提供的一种阵列基板的剖视图。例如，如图28所示，阵列基板还包括第一保护结构191，第一保护结构191在衬底基板101上的正投影与第一过孔V1在衬底基板101上的正投影交叠，第一保护结构191的一部分填充在第一过孔V1处的第一凹陷RC1内，并且第一保护结构191的一部分凸出于第一凹陷RC1。
图29为本公开的实施例提供的一种阵列基板的剖视图。例如，如图29所示，阵列基板还包括第二保护结构192，第二保护结构192在衬底基板101上的正投影与第二过孔V2在衬底基板101上的正投影交叠，第二保护结构192的一部分填充在第二过孔V2处的第二凹陷RC2内，并且第二保护结构192的一部分凸出于第二凹陷RC2。
图30为本公开的实施例提供的一种阵列基板的剖视图。图30示出了第一保护结构191和第二保护结构192。第一保护结构191和第二保护结构192可分别参照图28和图29所示。当然，第一保护结构191和第二保护结构192也可以融合以形成为一体结构。
例如，第一保护结构191、第二保护结构192或融合的保护结构可采用金属或有机材料制作，可以与防静电结构或隔垫物形成为一体结构。隔垫物被配置为支撑液晶盒盒厚，可制作在阵列基板上，也可以设置在对向基板上。
图31为本公开的实施例提供的一种阵列基板的剖视图。图32为本公开的实施例提供的一种阵列基板的剖视图。如图31和图32所示，阵列基板包括连接电极180。公共电极CE通过连接电极180与遮光层LSL相连。图31中的连接电极180可以与第一电极E1位于同一层。图32中的连接电极180包括第一连接部181和第二连接部182。如图32所示，第一连接部181可以与栅线GL位于同一层，第二连接部182可以与第一电极E1位于同一层。
图33为本公开的实施例提供的一种阵列基板的平面图。图34为本公开的实施例提供的一种阵列基板的平面图。
例如，如图17、图33和图34所示，阵列基板还包括数据线DL和公共电极CE，晶体管TR还包括第二电极E2，第二电极E2与有源层AT相连，数据线DL与第二电极E2相连，像素电极PE和公共电极CE被配置为形成电场，像素电极PE位于公共电极CE和衬底基板101之间，公共电极CE具有狭缝SL。
例如，如图33和图34所示，在阵列基板中，在狭缝SL的同一侧，像素电极PE和狭缝SL之间的距离至少包括不相等的两个距离。图33和图34示出了距离W5和距离W6，距离W5和距离W6不相等。
例如，如图33和图34所示，阵列基板还包括电极引线CEL，电极引线CEL与公共电极CE相连，电极引线CEL在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠。
图35为本公开的实施例提供的一种阵列基板的制作流程图。如图35以及本公开的实施例给出的截面图和平面图所示，阵列基板的制作方法包括如下步骤。
步骤（1）、形成遮光层LSL。
步骤（2）、形成第一绝缘层BF。
步骤（3）、形成多晶硅半导体层。
步骤（4）、进行掺杂工艺以调节阈值电压。
步骤（5）、进行N型离子掺杂工艺。
步骤（6）、形成栅极绝缘层GI。
步骤（7）、形成栅极和栅线。
步骤（8）、进行P型离子掺杂工艺。
步骤（9）、形成层间绝缘层ILD。
步骤（10）、形成数据线DL、晶体管的第一电极E1和第二电极E2。
步骤（11）、形成第三绝缘层PVX1。
步骤（12）、形成公共电极CE。
步骤（13）、形成第四绝缘层PVX2。
步骤（14）、形成像素电极PE。
当然，本公开的实施例提供的阵列基板的制作方式不限于上述方法。可以采用其他适合的方法来制作。阵列基板的制作方式以及各个膜层的形成顺序可根据其结构而定。
表一示出了本公开的实施例提供的一种阵列基板中的各个膜层的材料和厚度。当然，阵列基板中的各个膜层的材料和厚度不限于图中所示。
表一、阵列基板中的各个膜层的材料和厚度
膜层 材料 厚度(Å)
遮光层LS Mo 800
第一绝缘层BF SiOx 3600
有源层AT Si 700
栅极绝缘层GI SiOx 1100
栅极GT Mo 3000
层间绝缘层ILD SiNx/SiOx 1800/6000
数据线DT、第二电极E2 Ti/Al/Ti 3500
第三绝缘层PVX1 SiNx/SiOx 1600/3600
公共电极CE ITO 900
第四绝缘层PVX2 SiNx 800
像素电极PE ITO 900
本公开的实施例还提供一种显示装置，包括上述任一阵列基板。
例如，显示装置包括液晶显示装置。例如，显示装置包括液晶显示屏或包括液晶显示屏的产品。例如，显示装置包括含有上述显示面板的眼镜、电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。
（1）除非另作定义，本公开实施例以及附图中，同一附图标记代表同一含义。
（2）本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
（3）为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。当提及一元件与另一元件接触时，两元件之间没有中间元件。
（4）在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
（5）本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。部件之前的序数词也可去掉或更换以可根据出现顺序来排列。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (55)

1.一种阵列基板，包括：
衬底基板，包括主表面；
晶体管，位于所述衬底基板的所述主表面上，包括有源层以及与所述有源层相连的第一电极；
第一绝缘层，位于所述衬底基板和所述有源层之间；
第二绝缘层，位于所述有源层和所述第一电极之间；
像素电极，与所述第一电极相连；以及
公共电极，与所述像素电极彼此绝缘，所述像素电极和所述公共电极被配置为形成电场，
其中，所述第一电极与所述有源层的背离所述衬底基板的表面接触，并与所述有源层的侧面接触，
所述阵列基板还包括第一过孔，其中，所述第一电极通过所述第一过孔与所述有源层相连，所述第一过孔包括贯穿所述第二绝缘层的第一贯通孔和位于所述第一绝缘层中的第一凹槽，
所述阵列基板还包括：第三绝缘层，其中，所述第三绝缘层位于所述第一电极上，所述公共电极位于所述第三绝缘层上，
所述像素电极和所述第一电极中的至少一个和所述公共电极在所述第一过孔处共形。
2.根据权利要求1所述的阵列基板，其中，所述第一凹槽在平行于所述主表面的平面内的最大尺寸小于所述第一贯通孔在平行于所述主表面的平面内的最小尺寸。
3.根据权利要求1所述的阵列基板，其中，所述第一凹槽在垂直于所述主表面的方向上的最大尺寸小于所述第一贯通孔在垂直于所述主表面的方向上的最大尺寸。
4.根据权利要求1所述的阵列基板，其中，所述像素电极延伸至所述第一过孔中，并在所述第一过孔处与所述第一电极接触。
5.根据权利要求4所述的阵列基板，其中，所述像素电极与所述第一电极在所述第一过孔处共形，所述像素电极与所述第一电极的接触部分的在垂直于所述主表面的方向上的最大尺寸大于或等于所述第一过孔在垂直于所述主表面的方向上的最大尺寸。
6.根据权利要求1所述的阵列基板，其中，所述第一绝缘层包括第一绝缘部和第二绝缘部，所述第一凹槽位于所述第一绝缘部中，所述第一绝缘部的厚度大于所述第二绝缘部的厚度。
7.根据权利要求6所述的阵列基板，其中，所述第一绝缘部的厚度大于所述第二绝缘部的厚度的两倍。
8.根据权利要求6所述的阵列基板，还包括遮光层，其中，所述遮光层位于所述有源层和所述衬底基板之间，所述有源层在所述衬底基板上的正投影落入所述遮光层在所述衬底基板上的正投影内，所述第一电极和所述遮光层形成补偿电容。
9.根据权利要求8所述的阵列基板，其中，所述遮光层浮置或者所述遮光层与所述公共电极电连接。
10.根据权利要求1所述的阵列基板，还包括遮光层，其中，所述遮光层位于所述有源层和所述衬底基板之间，所述有源层在所述衬底基板上的正投影落入所述遮光层在所述衬底基板上的正投影内，所述第一电极和所述遮光层形成补偿电容。
11.根据权利要求10所述的阵列基板，其中，所述遮光层浮置或者所述遮光层与所述公共电极电连接。
12.根据权利要求10所述的阵列基板，其中，所述第一绝缘层的厚度为50nm至300nm。
13.根据权利要求8-12任一项所述的阵列基板，其中，所述像素电极和所述公共电极形成主存储电容，所述补偿电容和所述主存储电容的电容量的比值大于或等于0.2。
14.根据权利要求13所述的阵列基板，其中，所述补偿电容和所述主存储电容的电容量的比值小于或等于0.8。
15.根据权利要求14所述的阵列基板，其中，所述补偿电容和所述主存储电容的电容量的比值大于或等于0.25，并且小于或等于0.6。
16.根据权利要求1-12任一项所述的阵列基板，其中，所述第一电极和所述像素电极中至少之一与所述公共电极形成第一存储电容，所述第一存储电容包括在平行于所述主表面的平面内的第一电容和在垂直于所述主表面的方向上的第二电容。
17.根据权利要求16所述的阵列基板，其中，所述像素电极和所述公共电极形成主存储电容，所述第二电容与所述主存储电容的电容量的比值大于或等于0.02。
18.根据权利要求17所述的阵列基板，其中，所述第二电容与所述主存储电容的电容量的比值小于或等于0.2。
19.根据权利要求18所述的阵列基板，其中，所述第二电容与所述主存储电容的电容量的比值大于或等于0.06，并且小于或等于0.08。
20.根据权利要求16所述的阵列基板，还包括第四绝缘层，其中，所述第四绝缘层位于所述像素电极和所述公共电极之间。
21.根据权利要求20所述的阵列基板，还包括第二过孔，其中，所述像素电极通过所述第二过孔与所述第一电极相连，所述第二过孔包括贯穿所述第三绝缘层或贯穿所述第四绝缘层和所述第三绝缘层的第二贯通孔和位于所述第二绝缘层中的第二凹槽，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
22.根据权利要求21所述的阵列基板，其中，所述第二凹槽在平行于所述主表面的平面内的最大尺寸小于所述第二贯通孔在平行于所述主表面的平面内的最小尺寸。
23.根据权利要求21所述的阵列基板，其中，所述第二凹槽在垂直于所述主表面的方向上的最大尺寸小于所述第二贯通孔在垂直于所述主表面的方向上的最大尺寸。
24.根据权利要求16所述的阵列基板，其中，所述公共电极位于所述第一电极和所述像素电极之间，所述公共电极和所述第一电极形成一个第一存储电容，所述公共电极和所述像素电极形成另一个第一存储电容。
25.根据权利要求24所述的阵列基板，还包括第四绝缘层和第二过孔，其中，所述第四绝缘层位于所述像素电极和所述公共电极之间，所述像素电极通过所述第二过孔与所述第一电极相连，所述第二过孔包括贯穿所述第三绝缘层或贯穿所述第三绝缘层和所述第四绝缘层的第二贯通孔和位于所述第二绝缘层中的第二凹槽。
26.根据权利要求25所述的阵列基板，其中，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
27.根据权利要求25所述的阵列基板，其中，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，所述第一过孔在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影交叠。
28.根据权利要求1所述的阵列基板，还包括数据线，其中，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
29.根据权利要求28所述的阵列基板，其中，所述像素电极和所述数据线的交叠部分的宽度小于3微米。
30.根据权利要求1所述的阵列基板，还包括数据线，其中，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极和所述公共电极中远离所述衬底基板的一个具有狭缝，所述公共电极在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
31.根据权利要求30所述的阵列基板，其中，所述公共电极和所述数据线的交叠部分的宽度小于3微米。
32.根据权利要求30所述的阵列基板，其中，所述数据线与所述狭缝的夹角在1度至20度之间。
33.根据权利要求1-9任一项所述的阵列基板，其中，所述第一过孔的形状包括圆形、矩形、或切角矩形至少之一。
34.根据权利要求1-9任一项所述的阵列基板，还包括第一保护结构，其中，所述第一保护结构在所述衬底基板上的正投影与所述第一过孔在所述衬底基板上的正投影交叠，所述第一保护结构的一部分填充在所述阵列基板的在所述第一过孔处的第一凹陷内，并且所述第一保护结构的一部分凸出于所述第一凹陷。
35.根据权利要求21-23、25-27任一项所述的阵列基板，还包括第二保护结构，其中，所述第二保护结构在所述衬底基板上的正投影与所述第二过孔在所述衬底基板上的正投影交叠，所述第二保护结构的一部分填充在所述阵列基板的在所述第二过孔处的第二凹陷内，并且所述第二保护结构的一部分凸出于所述第二凹陷。
36.根据权利要求1-9任一项所述的阵列基板，还包括数据线，其中，所述晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连，所述像素电极位于所述公共电极和所述衬底基板之间，所述公共电极具有狭缝。
37.根据权利要求36所述的阵列基板，其中，在所述狭缝的同一侧，所述像素电极和所述狭缝之间的距离至少包括不相等的两个距离。
38.根据权利要求37所述的阵列基板，还包括电极引线，其中，所述电极引线与所述公共电极相连，所述电极引线在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叠。
39.根据权利要求36所述的阵列基板，其中，所述数据线包括多个倾斜部，相邻倾斜部之间设有弯折部，所述倾斜部的延伸方向与所述狭缝的延伸方向相同，所述第一过孔具有切角，所述第一过孔在所述切角处的边缘的延伸方向与所述弯折部的延伸方向相同。
40.根据权利要求39所述的阵列基板，其中，所述第一过孔在所述切角处的边缘与所述弯折部之间的距离大于或等于1微米并且小于或等于5微米。
41.根据权利要求36所述的阵列基板，其中，所述像素电极具有延伸方向不同的第一部分和第二部分，所述第一部分的延伸方向与所述狭缝的延伸方向相同，所述第一部分的边缘与所述狭缝的边缘平行，并与所述数据线的边缘平行。
42.根据权利要求41所述的阵列基板，其中，所述第二部分的边缘与所述狭缝的边缘不平行，所述第二部分的边缘与所述数据线平行。
43.根据权利要求42所述的阵列基板，其中，所述第二部分的边缘与所述狭缝的边缘的最小距离小于1微米。
44.一种阵列基板，包括：
衬底基板，包括主表面；
晶体管，位于所述衬底基板的所述主表面上，包括有源层以及与所述有源层相连的第一电极；
第一绝缘层，位于所述衬底基板和所述有源层之间；
第二绝缘层，位于所述有源层和所述第一电极之间；以及
像素电极，与所述第一电极相连，
其中，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触，
所述阵列基板还包括第一过孔，其中，所述第一电极通过所述第一过孔与所述有源层相连，所述第一过孔包括贯穿所述第二绝缘层的第一贯通孔和位于所述第一绝缘层中的第一凹槽，
所述阵列基板还包括：第三绝缘层和公共电极，其中，所述第三绝缘层位于所述第一电极上，所述公共电极位于所述第三绝缘层上，
所述像素电极和所述第一电极中的至少一个和所述公共电极在所述第一过孔处共形。
45.根据权利要求44所述的阵列基板，其中，所述公共电极与所述像素电极彼此绝缘，所述像素电极和所述公共电极被配置为形成电场，
其中，所述像素电极和所述公共电极形成主存储电容。
46.根据权利要求45所述的阵列基板，还包括第四绝缘层，其中，所述第四绝缘层位于所述像素电极和所述公共电极之间。
47.根据权利要求46所述的阵列基板，还包括第二过孔，其中，所述像素电极通过所述第二过孔与所述第一电极相连，所述第二过孔包括贯穿所述第三绝缘层或贯穿所述第四绝缘层和所述第三绝缘层的第二贯通孔和位于所述第二绝缘层中的第二凹槽，所述像素电极与所述第一电极的背离所述衬底基板的表面接触，并与所述第一电极的侧面接触。
48.根据权利要求45-47任一项所述的阵列基板，还包括遮光层，其中，所述遮光层位于所述有源层和所述衬底基板之间，所述有源层在所述衬底基板上的正投影落入所述遮光层在所述衬底基板上的正投影内，所述第一电极和所述遮光层形成补偿电容。
49.根据权利要求48所述的阵列基板，其中，所述像素电极和所述公共电极形成主存储电容，所述补偿电容和所述主存储电容的电容量的比值大于或等于0.2。
50.根据权利要求49所述的阵列基板，其中，所述补偿电容和所述主存储电容的电容量的比值小于或等于0.8。
51.根据权利要求45-47任一项所述的阵列基板，其中，所述第一电极和所述像素电极中至少之一与所述公共电极形成第一存储电容，所述第一存储电容包括在平行于所述主表面的平面内的第一电容和在垂直于所述主表面的方向上的第二电容。
52.根据权利要求51所述的阵列基板，其中，所述像素电极和所述公共电极形成主存储电容，所述第二电容与所述主存储电容的电容量的比值大于或等于0.02。
53.根据权利要求52所述的阵列基板，其中，所述第二电容与所述主存储电容的电容量的比值小于或等于0.2。
54.根据权利要求53所述的阵列基板，其中，所述第二电容与所述主存储电容的电容量的比值大于或等于0.06，并且小于或等于0.08。
55.一种显示装置，包括根据权利要求1-54任一项所述的阵列基板。
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