KR102416888B1 - 표시 패널 - Google Patents

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Abstract

본 발명은 화소 어레이 내에 게이트 구동 회로의 GIP가 배치되는 표시패널에 관한 것으로, 표시패널은 데이터 라인들과 스캔 라인들이 교차되고, 상기 각 교차부에 배치된 서브 화소들을 포함한 표시 영역; 및 상기 표시 영역 내의 각 스캔 라인의 단위 화소 영역들에 분산 배치되어 해당 게이트 라인에 스캔 펄스를 공급하는 GIP를 적어도 하나 구비하고, 상기 단위 화소 영역은, 적어도 3개의 서브 화소부와, GIP를 구성하는 하나의 소자가 배치되는 GIP부와, GIP의 각 소자들을 연결하는 연결 배선들이 배치되는 GIP 내부 연결 배선부를 구비하고, 각 스캔 라인은, 상기 GIP 내부 연결 배선부와 각 데이터 라인들이 교차되는 부분으로 돌출되어 상기 복수개의 데이터 라인들과 상기 GIP 내부 연결 배선들 간에 기생 커패시턴스가 발생됨을 차단하는 돌출부를 구비함을 특징으로 한다.

Description

표시 패널{Display panel}
본 발명은 화소 어레이 내에 게이트 구동 회로의 GIP가 배치되고, 데이터 라인과 GIP의 Q 노드 간의 커플링을 차단할 수 있는 표시 패널에 관한 것이다.
정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.
이러한 평판 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로로 구성된다.
상기와 같은 표시 장치들 중 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.
상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.
이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.
또한, 상기와 같은 표시 장치들 중 OLED 표시 장치의 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.
상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.
상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.
이러한 표시 장치용 표시 패널은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.
또한, 상기 표시 패널을 구동하기 위한 상기 구동회로는 상기 표시 패널의 상기 복수개의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동 회로와, 상기 표시 패널의 상기 복수개의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 콘트롤러 등으로 이루어진다.
상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다.
즉, 상기 게이트 구동 회로를 상기 표시 패널에 직접화시키는 게이트-인-패널(Gate-In-Panel; 이하 "GIP"라고도 함) 방식이 적용되고 있다.
상기와 같은 게이트 구동 회로는 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하기 위하여, 게이트 라인의 개수 이상의 복수개의 스테이지(stage; 이하 "GIP"로 표현한다)를 포함하여 구성되고, 구동 특성을 향상시키기 위하여 산화물 반도체 박막트랜지스터들을 이용한다.
즉, 상기 게이트 구동 회로는 종속적으로 접속된 복수개의 스테이지(GIP)를 포함한다. 그리고, 각 스테이지(GIP)는 각 게이트 라인에 연결되어, 상기 타이밍 콘트롤러로부터 인가되는 클럭신호, 게이트 스타트 신호, 게이트 하이 전압 및 게이트 로우 전압 등을 수신하여, 하나의 캐리 펄스와 하나의 스캔 펄스를 생성하는 출력부를 포함한다.
도1은 일반적인 (n)번째 GIP의 구성 블럭도이다.
상기 각 GIP는, 도 1에 도시한 바와 같이, 스타트 펄스(start pulse) 또는 전단의 GIP에서 출력되는 캐리 펄스(SET)에 의해 셋팅되고, 후단의 GIP에서 출력되는 캐리 펄스(RST)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어하는 노드 제어부(100)와, 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭신호와 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호를 수신하여, 상기 제 1 및 제 2 노드(Q, Qb)의 전압 레벨에 따라 하나의 스캔 펄스((So(n)) 및 하나의 캐리 펄스(Co(n))를 출력하는 출력부(200)를 포함하여 구성된다.
6상의 클럭 신호에 의해 구동되는 GIP의 경우, 상기 노드 제어부(100)는 3번째 전단의 GIP에서 출력되는 캐리 펄스(Co(n-3))에 의해 셋팅되고, 3번째 후단의 GIP에서 출력되는 캐리 펄스(Co(n+3))에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어한다.
도면에는 도시되지 않았지만, 상기 GIP의 출력부(200)는, 캐리 펄스 출력부 및 스캔 펄스 출력부를 구비하여 구성된다.
상기 캐리 펄스 출력부는 복수개의 캐리용 클럭 신호 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터 및 제 1 풀다운 트랜지스터를 구비하여 구성된다.
상기 제 1 풀업 트랜지스터는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 상기 입력된 캐리 펄스 출력용 클럭 신호를 캐리 펄스(Co(n))로 출력한다.
상기 스캔 펄스 출력부는 복수개의 스캔 펄스 출력용 클럭 신호 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터 및 제 2 풀다운 트랜지스터와, 상기 제 2 풀업 트랜지스터의 게이트 전극과 소오스 전극 사이에 연결되는 부트스트랩(bootstrap) 커패시터를 구비하여 구성된다.
상기 제 2 풀업 트랜지스터는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 상기 입력된 스캔 펄스 출력용 클럭 신호를 스캔 펄스(So(n))로 출력한다.
도 2는 도 1에 도시된 (n) 번째 GIP의 동작을 보여 주는 파형도이다.
도 2에서는 상술한 바와 같이, 상기 노드 제어부(100)는 3번째 전단의 GIP에서 출력되는 캐리 펄스(Co(n-3))에 의해 셋팅되고, 3번째 후단의 GIP에서 출력되는 캐리 펄스(Co(n+3))에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어함을 도시한 것이다.
상기 (n)번째 GIP(GIP(n))는 3번째 전단의 GIP에서 출력되는 캐리 펄스(Co(n-3))에 의해 셋팅되어 상기 제 1 노드(Q)를 게이트 하이 전압(VGH)으로 충전하고, 상기 제 2 노드(Qb)를 게이트 로우 전압(VGL) 상태로 방전한다. 따라서, 상기 캐리 펄스 출력부의 제 1 풀업 트랜지스터와 상기 스캔 펄스 출력부의 제 2 풀업 트랜지스터는 턴-온되고, 상기 캐리 펄스 출력부의 제 1 풀다운 트랜지스터와 상기 스캔 펄스 출력부의 제 2 풀다운 트랜지스터는 턴-오프된다.
그리고, 상기 캐리 펄스 출력부의 제 1 풀업 트랜지스터의 드레인 전극과 상기 스캔 펄스 출력부의 제 2 풀업 트랜지스터의 드레인 전극에는 동일 위상을 갖는 클럭 신호(CRCLK, SCCLK)가 인가된다.
상기 제 1 풀업 트랜지스터의 드레인 전극과 상기 제 2 풀업 트랜지스터의 드레인 전극에 하이 레벨의 클럭 신호(CRCLK, SCCLK)가 인가되면, 상기 부트스트랩 커패시터에 의해 상기 플로팅된 제 1 노드(Q)의 전압이 부트스트래핑되어 2VGH 만큼 상승된다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력부 및 상기 스캔 펄스 출력부는 입력되는 클럭 펄스(CRCLK, SCCLK)를 각각 캐리 펄스(Co(n)) 및 스캔 펄스(So(n))로 출력한다.
그리고, 상기 3번째 후단 GIP 에서 출력되는 캐리 펄스(Co(n+3))에 의해 리셋되어 상기 제 1 노드(Q)는 로우 상태가 되고, 상기 제 2 노드(Qb)를 하이 상태가 된다. 따라서, 상기 캐리 펄스 출력부의 제 1 풀업 트랜지스터와 상기 스캔 펄스 출력부의 제 2 풀업 트랜지스터는 턴-오ㄷ프되고, 상기 캐리 펄스 출력부의 제 1 풀다운 트랜지스터와 상기 스캔 펄스 출력부의 제 2 풀다운 트랜지스터는 턴-온되어, 캐리 펄스(Co(n)) 및 스캔 펄스(So(n))로 게이트 로우 전압(VGL)을 출력한다.
이와 같이 종래의 게이트 구동 회로는 상기 표시 패널의 비표시 영역에 직접화되므로, 평판 표시 장치의 네로우 베젤(Narrow bezel) 설계가 어렵다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 베젤을 최소화하기 위하여 표시 패널의 표시 영역에 GIP를 배치하고, GIP 내부 연결 배선과 데이터 라인 간의 커플링 특성을 차단할 수 있는 표시 패널을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 패널은, 데이터 라인들과 스캔 라인들이 교차되고, 상기 각 교차부에 배치된 서브 화소들을 포함한 표시 영역; 및 상기 표시 영역 내의 각 스캔 라인의 단위 화소 영역들에 분산 배치되어 해당 게이트 라인에 스캔 펄스를 공급하는 GIP를 적어도 하나 구비하고, 상기 단위 화소 영역은, 적어도 3개의 서브 화소부와, GIP를 구성하는 하나의 소자가 배치되는 GIP부와, GIP의 각 소자들을 연결하는 연결 배선들이 배치되는 GIP 내부 연결 배선부를 구비하고, 각 스캔 라인은, 상기 GIP 내부 연결 배선부와 각 데이터 라인들이 교차되는 부분으로 돌출되어 상기 복수개의 데이터 라인들과 상기 GIP 내부 연결 배선들 간에 기생 커패시턴스가 발생됨을 차단하는 돌출부를 구비함에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 패널은, 기판 상에 형성되는 복수개의 데이터 라인들; 상기 복수개의 데이터 라인들을 포함한 기판 전면에 형성되는 버퍼층; 상기 버퍼층 상에 상기 복수개의 데이터 라인들에 수직한 방향으로 형성되는 스캔 라인 및 상기 스캔 라인으로부터 돌출되는 돌출부; 상기 스캔 라인 및 스캔 라인의 돌출부를 포함한 상기 버퍼층 전면에 형성되는 층간 절연막; 상기 층간 절연막 상에 상기 스캔 라인과 평행한 방향으로 형성되는 GIP 내부 연결 배선들을 포함하고, 상기 스캔 라인 돌출부는 상기 복수개의 데이터 라인들과 GIP 내부 연결 배선들이 중첩되는 부분에 위치됨에 또 다른 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 패널은, 기판 상에 형성되는 GIP 내부 연결 배선들; 상기 GIP 내부 연결 배선들을 포함한 기판 전면에 형성되는 버퍼층; 상기 버퍼층 상에 상기 GIP 내부 연결 배선들과 평행한 방향으로 형성되는 스캔 라인 및 상기 스캔 라인으로부터 돌출되는 돌출부; 상기 스캔 라인 및 스캔 라인의 돌출부를 포함한 상기 버퍼층 전면에 형성되는 층간 절연막; 그리고 상기 층간 절연막 상에 상기 스캔 라인과 수직한 방향으로 형성되는 복수개의 데이터 라인들을 포함하고, 상기 스캔 라인 돌출부는 상기 복수개의 데이터 라인들과 GIP 내부 연결 배선들이 중첩되는 부분에 위치됨에 또 다른 특징이 있다.
여기서, 상기 GIP 내부 연결 배선들은 GIP의 Q 노드를 포함하고, 상기 각 스캔 라인의 돌출부와 상기 GIP의 Q 노드는 서로 중첩되어 GIP내의 스캔 펄스 출력부의 부트스트랩 커패시터로 활용됨을 특징으로 한다.
상기 복수개의 데이터 라인들과 동일한 층에 형성되는 기준 전압 라인을 더 포함함을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명에 따른 표시 패널에 있어서는 다음과 같은 효과가 있다.
첫째, 표시 영역 내에 GIP를 분산 배치하므로, 표시 영역 좌우측의 비표시 영역에 GIP를 구성하는 종래의 표시 패널에 비해 표시 패널의 좌우 베젤을 최소화 할 수 있다.
둘째, GIP를 표시 영역 내에 배치하면서, 복수개의 데이터 라인들과 GIP의 각 소자들을 연결하는 연결 배선들 사이에 스캔 라인을 연장하여 배치하여, 상기 복수개의 데이터 라인들과 상기 GIP의 연결 배선들 간에 발생되는 기생 커패시턴스를 차단하므로, 리플(Ripple) 발생을 방지할 수 있다.
셋째, 상기 스캔 라인의 돌출부와 상기 GIP의 연결 배선들 간을 중첩하여 충분한 커패시턴스를 얻을 수 있으므로, GIP내의 스캔 펄스 출력부의 부트스트랩(bootstrap) 커패시터로 활용할 수 있다.
도 1은 일반적인 (n)번째 GIP의 구성 블럭도
도 2는 도 1에 도시된 (n)번째 GIP의 동작 파형도
도 3은 본 발명에 따른 표시 패널의 표시 영역 구성도
도 4는 도 3의 표시 패널의 표시 영역에 배치된 인접한 2개의 단위 화소를 보다 구체적으로 도시한 구성도
도 5는 도 4의 단위 화소에서, 4개의 데이터 라인(DL1~DL4), 기준 전압 라인(Vref), 스캔 라인 및 Q 노드만을 나타낸 레이 아웃도
도 6은 본 발명의 제 1 실시예에 따른 도 5의 I-I' 선상의 단면도
도 7은 본 발명의 제 2 실시예에 따른 도 5의 I-I' 선상의 단면도
먼저, 본 출원인은 표시 패널의 베젤을 최소화하기 위하여 표시 패널의 표시 영역에 GIP를 배치하는 발명에 관하여 기 출원한 바 있다 (한국 특허출원번호: 10-2017-0125355호(출원일: 2017년 09월 27일) 참고).
상기 기 출원된 특허 출원(10-2017-0125355호)의 발명을 간단하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 표시 패널의 표시 영역 구성도이고, 도 4는 도 3의 표시 패널의 표시 영역에 배치된 인접한 2개의 단위 화소 영역을 보다 구체적으로 도시한 구성도이다.
즉, 도 3은 상기 기 출원된 상기 특허 출원(10-2017-000000호)의 도 6에 해당되고, 도 4는 상기 기 출원된 상기 특허 출원(10-2017-000000호)의 도 7에 해당된다.
도 3 및 도 4에 도시한 바와 같이, 표시 패널의 표시 영역에 GIP를 배치함에 있어, 표시 영역의 단위 화소 영역은 적어도 3개의 서브 화소부(R, G, B, W), GIP부(31), 및 GIP 내부 연결 배선부(32) 등으로 구분된다.
상기 적어도 3개의 서브 화소부(R, G, B, W)들은 복수개의 데이터 라인(DL1~DL8), 복수개의 기준 전압 라인(Vref) 및 제 1 및 제 2 정전압 라인(EVDD, EVSS) 들이 수직 방향으로 배열되고, 복수개의 게이트 라인(스캔 라인)이 수평 방향으로 배열되어 구성된다.
상기 GIP부(31)는 GIP의 회로를 구성하는 하나의 단위 소자(트랜지스터 또는 커패시터)에 해당된다. 즉, 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브 화소들로 구성되는 단위 화소 영역에, GIP의 회로를 구성하는 하나의 단위 소자(트랜지스터 또는 커패시터)가 분산 배치된다.
즉, 하나의 게이트 라인(스캔 라인)을 구동하기 위한 적어도 하나의 GIP가 해당 게이트 라인(스캔 라인)에 의해 구동되는 복수개의 단위 화소 영역에 분산하여 배치된다.
상기 GIP 내부 연결 배선부(32)는, GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등)이 배치되는 영역이다.
이와 같이, GIP를 표시 영역에 배치함에 따라, 도 4에 도시한 바와 같이, 상기 서브 화소부(R, G, B, W)들을 구동하기 위한 복수개의 데이터 라인들(DL1~DL8)은 수직 방향으로 배치되고, 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등)은 수평 방향으로 배치되므로, 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등)이 서로 중첩(overlap)되게 된다.
이와 같이, 상기 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등)이 서로 중첩(overlap)되므로, 상기 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등) 간에 기생 커패시턴스가 발생한다.
즉, 하나의 서브 화소 내에서 데이터 라인과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간의 기생 커패시턴스가 약 0.42fF 정도이고, 하나의 GIP에서 발생되는 총 기생 커패시턴스는 약 37fF 정도이고, 표시 패널 전체에서 데이터 라인들과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간의 기생 커패시턴스는 2.58pF 정도이다.
이와 같이, 상기 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등) 간에 기생 커패시턴스가 발생되므로, 상기 게이터 라인에 인가되는 데이터 전압이 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등)을 흔들게 되므로 리플(Ripple)이 발생할 수 있다.
따라서, 상기 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q 노드, QB 노드 등) 사이에 게이트 라인(스캔 라인)을 연장 배치하여, 상기 복수개의 데이터 라인들(DL1~DL8)과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간에 발생되는 기생 커패시턴스를 차단한다.
또한, 상기 GIP의 연결 배선들(Q 노드, QB 노드 등)과 상기 연장된 게이트 라인(스캔 라인)이 중첩되도록 하여, GIP내의 스캔 펄스 출력부의 부트스트랩(bootstrap) 커패시터로 활용할 수 있다.
이를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5는 도 4의 단위 화소에서, 4개의 데이터 라인(DL1~DL4), 기준 전압 라인(Vref), 스캔 라인 및 Q 노드만을 나타낸 레이 아웃도이고, 도 6은 본 발명의 제 1 실시예에 따른 도 5의 I-I' 선상의 단면도이고, 도 7은 본 발명의 제 2 실시예에 따른 도 5의 I-I' 선상의 단면도이다.
영상을 표시하기 위해 복수개의 데이터 라인들(DL1~DL4) 및 기준 전압 라인(Vref)이 수직 방향으로 배열되고, 게이트 라인(스캔 라인; SCAN)이 수평 방향으로 배열된다.
그리고, 상술한 바와 같이, 상기 GIP의 각 소자들을 연결하는 연결 배선들(Q, 도 5 내지 도 7에서는 Q 노드만 도시함)이 상기 게이트 라인(스캔 라인, SCAN)과 평행하게 수평 방향으로 배열된다.
여기서, 상기 게이트 라인(스캔 라인, SCAN)은 상기 복수개의 데이터 라인들(DL1~DL4)과 상기 GIP의 연결 배선들(Q)이 중첩되는 부분으로 돌출되는 돌출부(P)를 구비한다.
상기 게이트 라인(스캔 라인, SCAN)의 돌출부(P)는 상기 복수개의 데이터 라인들(DL1~DL4)과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 사이로 돌출되어, 상기 GIP의 연결 배선(Q)과 중첩되는 영역의 상기 복수개의 데이터 라인들(DL1~DL4)을 커버한다. 따라서, 각 데이터 라인(DL1~DL4)의 커플링(Coupling) 특성을 차단한다.
즉, 상기 게이트 라인(스캔 라인, SCAN)의 돌출부(P)가 상기 복수개의 데이터 라인들(DL1~DL4)과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간에 기생 커패시턴스가 발생됨을 차단한다.
또한, 상기 스캔 라인(SCAN)의 돌출부(P)와 상기 GIP의 내부 연결 배선(Q 노드)이 중첩되어 GIP내의 스캔 펄스 출력부의 부트스트랩(bootstrap) 커패시터로 활용될 수 있다.
즉, 하나의 서브 화소 내에서 상기 스캔 라인(SCAN)의 돌출부(P)과 상기 GIP의 연결 배선들(Q node) 간의 기생 커패시턴스가 약 132fF 정도이고, 하나의 GIP에서 상기 스캔 라인(SCAN)의 돌출부(P)과 상기 GIP의 연결 배선들(Q node) 간에 발생되는 총 기생 커패시턴스는 약 12pF 정도이다. 따라서, 하나의 GIP에서 상기 스캔 라인(SCAN)의 돌출부(P)과 상기 GIP의 연결 배선들(Q node) 간의 커패시턴스가 충분하므로, GIP내의 스캔 펄스 출력부의 부트스트랩(bootstrap) 커패시터로 충분히 활용할 수 있다.
본 발명의 제 1 실시예에 따른 4개의 데이터 라인(DL1~DL4), 기준 전압 라인(Vref), 스캔 라인 및 GIP 의 연결 배선(Q 노드)의 단면 구조를 설명하면 다음과 같다.
도 6에 도시한 바와 같이, 기판(Substrate)상에 수직 방향으로 복수개의 데이터 라인들(DL1~DL4) 및 기준 전압 라인(Vref)가 형성되고, 상기 복수개의 데이터 라인들(DL1~DL4) 및 기준 전압 라인(Vref)을 포함한 기판(Substrare) 전면에 버퍼층(Buffer)이 형성된다.
상기 버퍼층(Buufer) 상에 수평 방향으로 스캔 라인 및 스캔 라인의 돌출부(SCAN(P)가 형성되고, 상기 스캔 라인 및 스캔 라인의 돌출부(SCAN(P)를 포함한 상기 버퍼층(Buffer) 전면에 층간 절연막(ILD)이 형성되고, 상기 층간 절연막(ILD) 상에 수평 방향으로 상기 GIP의 연결 배선들(Q node)이 형성된다.
본 발명의 제 2 실시예에 따른 4개의 데이터 라인(DL1~DL4), 기준 전압 라인(Vref), 스캔 라인 및 GIP 의 연결 배선의 단면 구조를 설명하면 다음과 같다.
도 7에 도시한 바와 같이, 기판(Substrate)상에 수평 방향으로 상기 GIP의 연결 배선들(Q node)이 형성되고, 상기 GIP의 연결 배선들(Q node)을 포함한 기판(Substrare) 전면에 버퍼층(Buffer)이 형성된다.
상기 버퍼층(Buufer) 상에 수평 방향으로 스캔 라인 및 스캔 라인의 돌출부(SCAN(P)가 형성되고, 상기 스캔 라인 및 스캔 라인의 돌출부(SCAN(P)를 포함한 상기 버퍼층(Buffer) 전면에 층간 절연막(ILD)이 형성되고, 상기 층간 절연막(ILD) 상에 수직 방향으로 복수개의 데이터 라인들(DL1~DL4) 및 기준 전압 라인(Vref)이 형성된다.
도 5 내지 도 7에서는, 상기 기준 전압 라인(Vref)과 상기 GIP의 연결 배선들(Q)이 중첩되는 부분으로 상기 게이트 라인(스캔 라인, SCAN)의 돌출부(P)가 돌출되어 상기 기준 전압 라인(Vref)과 상기 GIP의 연결 배선들(Q 노드) 간에 기생 커패시턴스가 발생됨을 차단함을 도시하였다.
그러나, 이에 한정되지 않고, 상기 기준 전압 라인(Vref)과 상기 GIP의 연결 배선들(Q)이 중첩되는 부분에는 상기 게이트 라인(스캔 라인, SCAN)의 돌출부(P)가 돌출되지 않을 수도 있다.
이상에서 설명한 바와 같이, 상기 게이트 라인(스캔 라인, SCAN)의 돌출부(P)가 상기 복수개의 데이터 라인들(DL1~DL4)과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간에 기생 커패시턴스가 발생됨을 차단하므로, 표시 패널 전체에서 데이터 라인들과 상기 GIP의 연결 배선들(Q 노드, QB 노드 등) 간의 기생 커패시턴스는 0.16pF 정도로 현저히 낮아졌다 (약 93.7% 감소).
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
31: GIP 회로부 32: GIP 내부 연결 배선부
SCAN: 스캔 라인 DL1~DL8: 데이터 라인
Q: Q 노드

Claims (8)

  1. 데이터 라인들과 스캔 라인들이 교차되고, 상기 각 교차부에 배치된 서브 화소들을 포함한 표시 영역; 및
    상기 표시 영역 내의 각 스캔 라인의 단위 화소 영역들에 분산 배치되어 해당 게이트 라인에 스캔 펄스를 공급하는 GIP를 적어도 하나 구비하고,
    상기 단위 화소 영역은, 적어도 3개의 서브 화소부와, GIP를 구성하는 하나의 소자가 배치되는 GIP부와, GIP의 각 소자들을 연결하는 연결 배선들이 배치되는 GIP 내부 연결 배선부를 구비하고,
    각 스캔 라인은, 상기 GIP 내부 연결 배선부와 각 데이터 라인들이 교차되는 부분으로 돌출되어 상기 복수개의 데이터 라인들과 상기 GIP 내부 연결 배선들 간에 기생 커패시턴스가 발생됨을 차단하는 돌출부를 구비하는 표시패널.
  2. 제 1 항에 있어서,
    상기 GIP 내부 연결 배선들은 GIP의 Q 노드를 포함하고, 상기 각 스캔 라인의 돌출부와 상기 GIP의 Q 노드는 서로 중첩되어 GIP내의 스캔 펄스 출력부의 부트스트랩 커패시터로 활용되는 표시패널.
  3. 기판의 표시 영역 상에 형성되는 복수개의 데이터 라인들;
    상기 복수개의 데이터 라인들을 포함한 기판 전면에 형성되는 버퍼층;
    상기 표시 영역의 상기 버퍼층 상에 상기 복수개의 데이터 라인들에 수직한 방향으로 형성되는 스캔 라인 및 상기 스캔 라인으로부터 돌출되는 돌출부;
    상기 스캔 라인 및 스캔 라인의 돌출부를 포함한 상기 버퍼층 전면에 형성되는 층간 절연막; 그리고
    상기 표시 영역의 상기 층간 절연막 상에 상기 스캔 라인과 평행한 방향으로 형성되어 GIP의 각 소자들을 연결하는 연결 배선들이 배치되는 GIP 내부 연결 배선들을 포함하고,
    상기 스캔 라인 돌출부는 상기 복수개의 데이터 라인들과 상기 GIP 내부 연결 배선들이 중첩되는 부분에 위치되는 표시패널.
  4. 제 3 항에 있어서,
    상기 GIP 내부 연결 배선들은 GIP의 Q 노드를 포함하고, 상기 각 스캔 라인의 돌출부와 상기 GIP의 Q 노드는 서로 중첩되어 GIP내의 스캔 펄스 출력부의 부트스트랩 커패시터로 활용되는 표시패널.
  5. 기판의 표시 영역 상에 형성되어 GIP의 각 소자들을 연결하는 연결 배선들이 배치되는 GIP 내부 연결 배선들;
    상기 GIP 내부 연결 배선들을 포함한 기판 전면에 형성되는 버퍼층;
    상기 표시 영역의 상기 버퍼층 상에 상기 GIP 내부 연결 배선들과 평행한 방향으로 형성되는 스캔 라인 및 상기 스캔 라인으로부터 돌출되는 돌출부;
    상기 스캔 라인 및 스캔 라인의 돌출부를 포함한 상기 버퍼층 전면에 형성되는 층간 절연막; 그리고
    상기 표시 영역의 상기 층간 절연막 상에 상기 스캔 라인과 수직한 방향으로 형성되는 복수개의 데이터 라인들을 포함하고,
    상기 스캔 라인 돌출부는 상기 복수개의 데이터 라인들과 상기 GIP 내부 연결 배선들이 중첩되는 부분에 위치되는 표시패널.
  6. 제 5 항에 있어서,
    상기 GIP 내부 연결 배선들은 GIP의 Q 노드를 포함하고, 상기 각 스캔 라인의 돌출부와 상기 GIP의 Q 노드는 서로 중첩되어 GIP내의 스캔 펄스 출력부의 부트스트랩 커패시터로 활용되는 표시패널.
  7. 제 3 항 또는 제 5 항에 있어서,
    상기 복수개의 데이터 라인들과 동일한 층에 형성되는 기준 전압 라인을 더 포함하는 표시패널.
  8. 제 7 항에 있어서,
    상기 스캔 라인 돌출부는 상기 기준 전압 라인과 GIP 내부 연결 배선들이 중첩되는 부분에 위치되는 표시패널.
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