CN115019717A - 显示面板及显示装置 - Google Patents

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CN115019717A CN202210755261.9A CN202210755261A CN115019717A CN 115019717 A CN115019717 A CN 115019717A CN 202210755261 A CN202210755261 A CN 202210755261A CN 115019717 A CN115019717 A CN 115019717A
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Abstract

本发明提供一种显示面板和一种显示装置，通过对同一像素行的多个像素驱动电路电性连接的多个选通驱动电路进行布局设置，使位于同一像素行的多个像素驱动电路电性连接的同级的第一选通驱动电路的数量为至多两个、同级的第二选通驱动电路的数量为至多两个、以及同级的第三选通驱动电路的数量为至多两个，以利于显示面板在采用动态刷新频率时实现窄边框设计。

Description

显示面板及显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种显示面板及一种显示装置。
背景技术
采用动态刷新频率实现显示面板的显示控制可以降低显示面板的功耗，但显示面板采用低刷新频率进行显示时会出现闪烁问题，为此，常采用增加相应的控制信号改善低频闪烁问题。而控制信号的增多相应的会使产生控制信号的电路增多，致使控制电路在边框区域内所占据的面积增大，不利于显示面板实现窄边框设计。
发明内容
本发明实施例提供一种显示面板及一种显示装置，通过对多个选通驱动电路进行布局设置，以利于显示面板在采用动态刷新频率时实现窄边框设计。
本发明实施例提供一种显示面板，所述显示面板包括：多个选通驱动电路及多个像素行。多个所述选通驱动电路包括多个级联的第一选通驱动电路、多个级联的第二选通驱动电路及多个级联的第三选通驱动电路。多个级联的所述第一选通驱动电路响应第一启动信号输出多个第一选通信号，多个级联的所述第二选通驱动电路响应第二启动信号输出多个第二选通信号，多个级联的所述第三选通驱动电路响应第三启动信号输出多个第三选通信号。在写入帧和保持帧内，所述第一启动信号的有效脉冲和所述第二启动信号的有效脉冲均位于所述第三启动信号的无效脉冲作用时间内。
每一所述像素行包括多个子像素及与多个所述子像素电性连接的多个像素驱动电路，每一所述像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第七晶体管。所述第二晶体管响应对应的所述第一选通信号而传送数据信号，使所述第一晶体管根据所述数据信号生成控制所述子像素发光的驱动电流，所述第三晶体管响应对应的所述第二选通信号补偿所述第一晶体管的阈值电压，所述第四晶体管响应对应的所述第二选通信号而向所述第一晶体管的栅极传送第一复位信号，所述第五晶体管和所述第六晶体管同时响应同一对应的所述第三选通信号使所述第一晶体管向所述子像素提供驱动电流，所述第七晶体管响应对应的所述第一选通信号而向所述子像素的阳极传送第二复位信号。
其中，所述第二晶体管和所述第七晶体管响应的所述第一选通信号的级数不同，所述第三晶体管和所述第四晶体管响应的所述第二选通信号的级数不同，每一所述第三选通驱动电路与相邻两所述像素行中的多个所述像素驱动电路电性连接，与位于同一所述像素行的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路的数量为至多两个、同级的所述第二选通驱动电路的数量为至多两个、以及同级的所述第三选通驱动电路的数量为至多两个。
本发明还提供一种显示装置，包括任一上述的显示面板和时序控制器，所述时序控制器与多个所述选通驱动电路电性连接。
本发明的实施例提供的显示面板和显示装置，通过对同一像素行的多个像素驱动电路电性连接的多个选通驱动电路进行布局设置，使位于同一像素行的多个像素驱动电路电性连接的同级的第一选通驱动电路的数量为至多两个、同级的第二选通驱动电路的数量为至多两个、以及同级的第三选通驱动的数量为至多两个，以利于显示面板在采用动态刷新频率时实现窄边框设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的显示面板的结构示意图；
图2A～图2B是本发明实施例提供的像素驱动电路的结构示意图；
图3A是本发明实施例提供的第一启动信号、第二启动信号与第三启动信号的时序图；
图3B～图3C是本发明实施例提供的第一选通信号、第二选通信号及第三选通信号的时序图；
图4A～图4E是本发明实施例提供的选通驱动电路的布局结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。在本发明中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
具体地，如图1是本发明实施例提供的显示面板的结构示意图；本发明实施例提供一种显示面板，可选地，所述显示面板包括自发光显示面板、量子点显示面板、触控显示面板等。
可选地，显示面板包括显示区100a和非显示区100b。其中，显示区100a用于实现显示功能。可选地，非显示区100b可位于显示区100a外围。可选地，在一些实施例中，所述显示面板还包括感测区，所述感测区可由所述显示区100a和/或由所述非显示区100b包围，所述感测区用于实现感测等功能。
所述显示面板包括多个像素行PL、多条选通线、多条数据线及多个选通驱动电路。
可选地，多个所述像素行位于所述显示区100a内。每一所述像素行PL包括多个子像素PE及与多个所述子像素PE电性连接的多个像素驱动电路。可选地，所述子像素PE包括发光器件，所述发光器件包括有机发光二极管、次毫米发光二极管、微型发光二极管等。
如图2A～图2B是本发明实施例提供的像素驱动电路的结构示意图；所述像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7及存储电容Cst。
可选地，所述第一晶体管T1与对应的所述子像素PE串联于第一电压端VDD和第二电压端VSS之间，所述第二晶体管T2的源极和漏极电性连接于对应的数据线DL和所述第一晶体管T1的源极和漏极中与所述第一电压端VDD电性连接的一个之间，所述第三晶体管T3的源极和漏极电性连接于所述第一晶体管T1的栅极和所述第一晶体管T1的源极和漏极中与所述第二电压端VSS电性连接的一个之间，所述第四晶体管T4的源极和漏极电性连接于第一复位信号线VI1和所述第一晶体管T1的栅极之间，所述第五晶体管T5的源极和漏极电性连接于所述第一电压端VDD和所述第一晶体管T1的源极和漏极中与所述第二晶体管T2电性连接的一个之间，所述第六晶体管T6的源极和漏极电性连接于所述第二电压端VSS和所述第一晶体管T1的源极和漏极中与所述第三晶体管T3电性连接的一个之间，所述第七晶体管T7的源极和漏极电性连接于对应的所述子像素PE和第二复位信号线VI2之间，所述存储电容Cst串联于所述第一晶体管T1的栅极和所述第一电压端VDD之间。可选地，所述第三晶体管T3和所述第四晶体管T4均为双栅晶体管；即所述第三晶体管T3包括晶体管T3-1和晶体管T3-2，所述第四晶体管T4包括晶体管T4-1和晶体管T4-2。
多条所述选通线与多个所述像素驱动电路电性连接。具体地，多条所述选通线包括多条第一选通线GL1、多条第二选通线GL2及多条第三选通线GL3。
每一所述像素行PL的多个所述像素驱动电路的所述第二晶体管T2的栅极与同一所述第一选通线GL1电性连接，每一所述像素行PL的多个所述像素驱动电路的所述第七晶体管T7的栅极与同一所述第一选通线GL1电性连接；每一所述像素驱动电路的所述第二晶体管T2的栅极和所述第七晶体管T7的栅极与不同的所述第一选通线GL1电性连接。所述第二晶体管T2用于根据对应的所述第一选通线GL1传输的第一选通信号Scan1而传送数据信号，使所述第一晶体管T1根据所述数据信号生成控制所述子像素PE发光的驱动电流。所述第七晶体管T7用于根据对应的所述第一选通线GL1传输的第一选通信号Scan1而向所述子像素PE的阳极传送第二复位信号。
每一所述像素行PL的多个所述像素驱动电路的所述第三晶体管T3的栅极与同一所述第二选通线GL2电性连接，每一所述像素行PL的多个所述像素驱动电路的所述第四晶体管T4的栅极与同一所述第二选通线GL2电性连接；每一所述像素驱动电路的所述第三晶体管T3的栅极和所述第四晶体管T4的栅极与不同的所述第二选通线GL2电性连接。所述第三晶体管T3用于根据对应的所述第二选通线GL2传输的第二选通信号SE2补偿所述第一晶体管T1的阈值电压，所述第四晶体管T4用于根据对应的所述第二选通线GL2传输的第二选通信号SE2而向所述第一晶体管T1的栅极传送第一复位信号。
每一所述像素行PL的多个所述像素驱动电路的所述第五晶体管T5的栅极与同一所述第三选通线GL3电性连接，每一所述像素行PL的多个所述像素驱动电路的所述第六晶体管T6的栅极与同一所述第三选通线GL3电性连接。可选地，每一所述像素驱动电路的所述第五晶体管T5的栅极和所述第六晶体管T6的栅极与同一所述第三选通线GL3电性连接。所述第五晶体管T5和所述第六晶体管T6用于根据所述第三选通线GL3传输的第三选通信号EM使所述第一晶体管T1向所述子像素PE提供驱动电流。
可选地，所述第一晶体管T1至所述第七晶体管T7的有源层均包括硅半导体；进一步地，所述第一晶体管T1至所述第七晶体管T7的有源层均包括低温多晶硅。
如图4A～图4E是本发明实施例提供的选通驱动电路的布局结构示意图。可选地，多个选通驱动电路位于所述非显示区100b内。请继续参阅图1、图2A～图2B和图4A～图4E，多个所述选通驱动电路包括多个第一选通驱动电路201、多个第二选通驱动电路202及多个第三选通驱动电路203。
多个所述第一选通驱动电路201级联，多个级联的所述第一选通驱动电路201响应第一启动信号STV1输出多个第一选通信号Scan1。多个级联的所述第一选通驱动电路201与多条所述第一选通线GL1电性连接，以向多条所述第一选通线GL1传输多个所述第一选通信号Scan1。可选地，所述第一选通信号Scan1也可被称为扫描信号。可选地，每一所述像素驱动电路的所述第二晶体管T2的栅极和所述第七晶体管T7的栅极通过不同的所述第一选通线GL1与不同级的所述第一选通驱动电路201电性连接。如位于第M+1像素行中的所述像素驱动电路的所述第二晶体管T2的栅极与第M+1级的第一选通驱动电路电性连接，位于第M+1像素行中的所述像素驱动电路的所述第七晶体管T7的栅极与第M级或第M+2级的第一选通驱动电路电性连接；其中，第M级的第一选通驱动电路输出第M级的第一选通信号Scan1(M)，第M+1级的第一选通驱动电路输出第M+1级的第一选通信号Scan1(M+1)，第M+2级的第一选通驱动电路输出第M+2级的第一选通信号Scan1(M+2)。
多个所述第二选通驱动电路202级联，多个级联的所述第二选通驱动电路202响应第二启动信号STV2输出多个第二选通信号SE2。多个级联的所述第二选通驱动电路202与多条所述第二选通线GL2电性连接，以向多条所述第二选通线GL2传输多个所述第二选通信号SE2。可选地，所述第二选通信号SE2也可被称为扫描信号或发射控制信号。
可选地，所述第二选通驱动电路202的电路结构与所述第一选通驱动电路201的电路结构相同，每一所述像素驱动电路的所述第三晶体管T3的栅极和所述第四晶体管T4的栅极通过不同的所述第二选通线GL2与不同级的所述第二选通驱动电路202电性连接。如位于第M+1像素行中的所述像素驱动电路的所述第三晶体管T3的栅极与第M+1级的第二选通驱动电路电性连接，位于第M+1像素行中的所述像素驱动电路的所述第四晶体管T4的栅极与第M级的第二选通驱动电路电性连接；其中，第M级的第二选通驱动电路输出第M级的第二选通信号SE2(M)，第M+1级的第二选通驱动电路输出第M+1级的第二选通信号SE2(M+1)，如图2A和图4A～图4D所示。
可选地，多个所述第二选通驱动电路202可分组进行级联，如与多个所述像素驱动电路中的所述第三晶体管T3电性连接的多个所述第二选通驱动电路202级联设置，与多个所述像素驱动电路中的所述第四晶体管T4电性连接的多个所述第二选通驱动电路202级联设置。进一步地，第二选通驱动电路202与所述第三选通驱动电路203具有相同的电路结构，位于第M+1像素行中的所述像素驱动电路的所述第三晶体管T3的栅极与第P级的第二选通驱动电路电性连接，位于第M+1像素行中的所述像素驱动电路的所述第四晶体管T4的栅极与第O级的第二选通驱动电路电性连接。其中，第P级的第二选通驱动电路输出第二选通信号SE2_L(P)，第O级的第二选通驱动电路输出第二选通信号SE2_R(O)，如图2B和图4E所示。可选地，在第二选通驱动电路202与所述第三选通驱动电路203具有相同的电路结构时，每一第二选通驱动电路202与相邻两像素行PL中的多个像素驱动电路电性连接。
多个所述第三选通驱动电路203级联，多个级联的所述第三选通驱动电路203响应第三启动信号STV3输出多个第三选通信号EM。多个级联的所述第三选通驱动电路203与多条所述第三选通线GL3电性连接，以向多条所述第三选通线GL3传输多个所述第三选通信号EM。可选地，所述第三选通信号EM也可被称为发射控制信号。可选地，每一所述像素驱动电路的所述第五晶体管T5的栅极和所述第六晶体管T6的栅极通过同一所述第三选通线GL3与同一所述第三选通驱动电路203电性连接。可选地，每一第三选通驱动电路203与相邻的两像素行PL中的多个像素驱动电路电性连接。
如图3A是本发明实施例提供的第一启动信号、第二启动信号与第三启动信号的时序图，如图3B～图3C是本发明实施例提供的第一选通信号、第二选通信号及第三选通信号的时序图。为保证所述像素驱动电路的正常工作，在写入帧WF和保持帧HF内，所述第一启动信号STV1和所述第二启动信号STV2的有效脉冲(如T2、T3、T4、T7均为P型晶体管，则STV1和STV2为低电平时是有效脉冲)均位于所述第三启动信号STV3的无效脉冲(如T5、T6为P型晶体管，则STV3为高电平时是无效脉冲)作用时间内，以使在写入帧WF和保持帧HF内，所述第一选通信号Scan1和所述第二选通信号SE2的有效脉冲均位于所述第三选通信号EM的无效脉冲时间内。
可选地，所述第一启动信号STV1在写入帧WF的有效脉冲个数为单个或多个，在保持帧HF内，所述第一启动信号STV1循环写入帧WF的时序。其中，写入帧WF对应包括数据写入阶段的帧，保持帧HF为不包括所述数据写入阶段的帧。其中，在数据写入阶段，所述像素驱动电路中的所述第二晶体管T2、所述第三晶体管T3导通，所述数据线DL传输的数据信号经所述第二晶体管T2和所述第三晶体管T3被写入第一晶体管T1的栅极。
由于在保持帧HF内，所述第一启动信号STV1循环写入帧WF的时序，因此，在包括所述写入帧WF和所述保持帧HF的周期内，所述第一启动信号STV1的有效脉冲个数之和大于所述第二启动信号STV2的有效脉冲个数之和。
为使数据信号在数据写入阶段能写入至所述第一晶体管T1的栅极，在所述写入帧WF内，所述第一启动信号STV1的首个有效脉冲和所述第二启动信号STV2的有效脉冲部分重合，以在所述写入帧WF内使所述第一选通信号Scan1的首个有效脉冲和所述第二选通信号SE2的有效脉冲部分重合，使所述第二晶体管T2和所述第三晶体管T3可在部分时间内共同导通。
可以理解的，多个所述选通驱动电路可以沿用现有技术中的电路结构设计，在此不再进行赘述。
请继续参阅图1及图4A～图4E，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路201电性连接的数量为至多两个、同级的所述第二选通驱动电路202电性连接的数量为至多两个、以及同级的所述第三选通驱动电路203电性连接的数量为至多两个。通过对同一像素行PL的多个像素驱动电路电性连接的多个选通驱动电路进行布局设置，使与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路201、同级的所述第二选通驱动电路202、以及同级的所述第三选通驱动电路203分别控制为至多两个，以利于显示面板在采用动态刷新频率时实现窄边框设计。
可选地，所述非显示区100b包括位于所述显示区100a相对两侧的第一非显示区1001b和第二非显示区1002b；其中，位于所述第一非显示区1001b内的多个所述选通驱动电路具有第一列数，位于所述第二非显示区1002b内的多个所述选通驱动电路具有第二列数，所述第一列数等于所述第二列数，以利于使所述第一非显示区1001b和所述第二非显示区1002b内具有相同的宽度和/或长度，便于实现第一非显示区1001b和所述第二非显示区1002b的对称设置。
下面将结合图4A～图4E对多个所述选通驱动电路的布局进行说明。其中，图4A～图4E中的CL1、CL2及CL3分别表示多个第一选通驱动电路201之间的级联连接线、多个第二选通驱动电路202之间的级联连接线，以及多个第三选通驱动电路203之间的级联连接线。
先以所述像素驱动电路采用图2A所示的结构进行说明，所述第二选通驱动电路202的电路结构与所述第一选通驱动电201路的电路结构相同，与同一所述像素行PL的多个所述像素驱动电路电性连接的所述第一选通驱动电路201、所述第二选通驱动电路202和所述第三选通驱动电路203可采用不同的排布方式设置在所述第一非显示区1001b和所述第二非显示区1002b内。
具体地，请继续参阅4A，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路201分别位于所述第一非显示区1001b和所述第二非显示区1002b内，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第二选通驱动电路202分别位于所述第一非显示区1001b和所述第二非显示区1002b内，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路203分别位于所述第一非显示区1001b和所述第二非显示区1002b内。
其中，在所述第一非显示区1001b和所述第二非显示区1002b内，所述第二选通驱动电路202位于所述第一选通驱动电路201和所述第三选通驱动电路203之间，所述第三选通驱动电路203位于所述第二选通驱动电路202远离所述显示区100a的一侧。
进一步地，以位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路为例进行说明。位于第M+1像素行PL(M+1)的多个像素驱动电路中的第二晶体管T2的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+1级第一选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第二晶体管T2的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+2级第一选通驱动电路电性连接，第M+2级的第一选通驱动电路提供第M+2级的第一选通信号Scan1(M+2)。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第七晶体管T7的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M级第一选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第七晶体管T7的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+1级第一选通驱动电路电性连接。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第三晶体管T3的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+1级的第二选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第三晶体管T3的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+2级的第二选通驱动电路电性连接，第M+2级的第二选通驱动电路提供第M+2级的第二选通信号SE2(M+2)。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第四晶体管T4的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M级的第二选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第四晶体管T4的栅极与位于第一非显示区1001b和第二非显示区1002b内的第M+1级的第二选通驱动电路电性连接。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第五晶体管T5的栅极和第六晶体管T6的栅极与位于第一非显示区1001b和第二非显示区1002b内的第N级的第三选通驱动电路电性连接，第N级的第三选通驱动电路提供第N级的第三选通信号EM(N)。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第五晶体管T5的栅极和第六晶体管T6的栅极与位于第一非显示区1001b和第二非显示区1002b内的第N级的第三选通驱动电路电性连接。其中，M大于或等于0，N大于或等于0，图4A～图4E中的A等于4、5、6、……等，B等于2、3、4、……等。
由于一所述第三选通驱动电路203可以与相邻两像素行PL的多个所述像素驱动电路电性连接，因此将所述第三选通驱动电路203设置于第二选通驱动电路202远离所述显示区100a的一侧，可降低第一选通线GL1、所述第二选通线GL2与所述第三选通驱动电路203之间出现的交叠的几率。
可选地，由于在所述第一非显示区1001b和所述第二非显示区1002b内，多个所述第一选通驱动电路201、多个所述第二选通驱动电路202及多个所述第三选通驱动电路203均逐级设置，因此，为降低布线难度并降低绕线距离，多个所述第一选通驱动电路201在所述第一非显示区1001b和所述第二非显示区1002b内分别逐行级联，多个所述第二选通驱动电路202在所述第一非显示区1001b和所述第二非显示区1002b内分别逐行级联，多个所述第三选通驱动电路203在所述第一非显示区1001b和所述第二非显示区1002b内分别逐行级联。
具体地，请继续参阅图4B，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路201分别位于所述第一非显示区1001b和所述第二非显示区1002b内；与位于同一所述像素行PL的多个所述像素驱动电路电性连接的同级的所述第二选通驱动电路202的数量为一个、同级的所述第三选通驱动电路203的数量为一个。
其中，多个所述第二选通驱动电路202均位于所述第二非显示区1002b内，多个所述第三选通驱动电路203均位于所述第一非显示区1001b内，且多个所述第二选通驱动电路202和多个所述第三选通驱动电路203均位于多个所述第一选通驱动电路201远离所述显示区100a的一侧。
可选地，位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第一选通驱动电路201关于显示区100a对称设置，以使位于所述第一非显示区1001b和所述第二非显示区1002b内的两同级的所述第一选通驱动电路201传输的第一选通信号Scan1经对应的所述第一选通线传输至所述显示区100a内时具有相近的损耗量，使所述显示面板具有较好的显示质量。
进一步地，仍以位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路为例进行说明。其中，位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路中的第二晶体管T2的栅极、第七晶体管T7的栅极与图4A所示的连接形式相似，在此不再进行赘述。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第三晶体管T3的栅极与位于第二非显示区1002b内的第M+1级的第二选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第三晶体管T3的栅极与位于第二非显示区1002b内的第M+2级的第二选通驱动电路电性连接。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第四晶体管T4的栅极与位于第二非显示区1002b内的第M级的第二选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第四晶体管T4的栅极与第二非显示区1002b内的第M+1级的第二选通驱动电路电性连接。
位于第M+1像素行PL(M+1)和位于第M+2像素行PL(M+2)的多个像素驱动电路中的第五晶体管T5的栅极、第六晶体管T6的栅极均与位于第一非显示区1001b内的第N级的第三选通驱动电路电性连接。
可选地，由于所述第一非显示区1001b和所述第二非显示区1002b内均包括多个所述第一选通驱动电路201，且多个所述第一选通驱动电路201在所述第一非显示区1001b和所述第二非显示区1002b内均逐级设置，则位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第一选通驱动电路201分别逐行级联。由于多个所述第二选通驱动电路202均位于所述第二非显示区1002b内，且多个所述第二选通驱动电路202逐级设置，则多个所述第二选通驱动电路202可逐行级联。由于多个所述第三选通驱动电路203均位于所述第一非显示区1001b内，且多个所述第三选通驱动电路203逐级设置，则多个所述第三选通驱动电路203可逐行级联。
可选地，在写入帧WF及保持帧HF，第一启动信号STV1的有效脉冲个数均为单个或多个时，由于所述第一非显示区1001b和所述第二非显示区1002b内均包括多个所述第一选通驱动电路201，因此，传输至显示面板内的多个所述第一选通信号Scan1具有相近的损耗量，也可对发光器件的阳极电压和栅极电压进行较好的补偿。
具体地，请继续参阅图4C，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第二选通驱动电路202分别位于所述第一非显示区1001b和所述第二非显示区1002b内；与位于同一所述像素行PL的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路201的数量为一个、同级的所述第三选通驱动电路203的数量为一个。
其中，多个所述第一选通驱动电路201均位于所述第二非显示区1002b内，多个所述第三选通驱动电路203均位于所述第一非显示区1001b内，且多个所述第一选通驱动电路201和多个所述第三选通驱动电路203均位于多个所述第二选通驱动电路202远离所述显示区100a的一侧。位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第二选通驱动电路202关于显示区100a对称设置，以使位于所述第一非显示区1001b和所述第二非显示区1002b内的两同级的所述第二选通驱动电路202传输的第二选通信号SE2经对应的所述第二选通线传输至所述显示区100a内时具有相近的损耗量，使所述显示面板具有较好的显示质量。
进一步地，仍以位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路为例进行说明。其中，位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路中的第三晶体管T3的栅极、第四晶体管T4的栅极与图4A所示的连接形式相似；位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路中的第五晶体管T5的栅极、第六晶体管T6的栅极与图4B所示的连接形式相似，在此不再进行赘述。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第二晶体管T2的栅极与位于第二非显示区1002b内的第M+1级第一选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第二晶体管T2的栅极与位于第二非显示区1002b内的第M+2级第一选通驱动电路电性连接。
位于第M+1像素行PL(M+1)的多个像素驱动电路中的第七晶体管T7的栅极与位于第二非显示区1002b内的第M级第一选通驱动电路电性连接。位于第M+2像素行PL(M+2)的多个像素驱动电路中的第七晶体管T7的栅极与位于第二非显示区1002b内的第M+1级第一选通驱动电路电性连接。
可选地，由于多个所述第一选通驱动电路201均位于所述第二非显示区1002b内，且多个所述第一选通驱动电路201逐级设置，则多个所述第一选通驱动电路201可逐行级联。由于所述第一非显示区1001b和所述第二非显示区1002b内均包括多个所述第二选通驱动电路202，且多个所述第二选通驱动电路202在所述第一非显示区1001b和所述第二非显示区1002b内均逐级设置，则位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第二选通驱动电路202分别逐行级联。由于多个所述第三选通驱动电路203均位于所述第一非显示区1001b内，且多个所述第三选通驱动电路203逐级设置，则多个所述第三选通驱动电路203可逐行级联。
相较于图4A～图4B的排布方式，图4C所述的排布方式中，多个第一选通驱动电路201仅位于所述第二非显示区1002b内，在写入帧WF和保持帧HF内对发光器件的阳极电压和驱动晶体管的栅极电压进行补偿时，涉及的第一选通驱动电路201的数量较少，可减少显示面板的功耗。
请参阅图4D，与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路203分别位于所述第一非显示区1001b和所述第二非显示区1002b内；与位于同一所述像素行PL的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路201的数量为一个、同级的所述第二选通驱动电路202的数量为一个。
可选地，多个所述第一选通驱动电路201均位于所述第一非显示区1001b内，多个所述第二选通驱动电路202均位于所述第二非显示区1002b内。可选地，位于所述第一非显示区1001b内的多个所述第一选通驱动电路201逐行级联，位于所述第二非显示区1002b内的多个所述第二选通驱动电路202逐行级联。
可选地，多个所述第一选通驱动电路201和多个所述第二选通驱动电路202在所述第一非显示区1001b和所述第二非显示区1002b内交替设置，且多个所述第一选通驱动电路201和多个所述第二选通驱动电路202均位于多个所述第三选通驱动电路203靠近所述显示区100a的一侧，如图4D所示。可选地，位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第一选通驱动电路201分别隔行级联，位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第二选通驱动电路202分别隔行级联。
可选地，多个所述第三选通驱动电路203在所述第一非显示区1001b和所述第二非显示区1002b内分别逐行级联。其中，图4D的多个所述像素行PL中的多个像素驱动电路中的各晶体管的连接形式可参见图4A～图4C的说明，在此不再进行赘述。
以所述像素驱动电路采用图2B所示的结构进行说明，所述第二选通驱动电路202的电路结构与所述第三选通驱动电路203的电路结构相同。与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路201分别位于所述第一非显示区1001b和所述第二非显示区1002b内；与同一所述像素行PL的多个所述像素驱动电路的所述第三晶体管T3的栅极电性连接的所述第二选通驱动电路202，和与同一所述像素行PL的多个所述像素驱动电路的所述第四晶体管T4的栅极电性连接的所述第二选通驱动电路202分别位于所述第一非显示区1001b和所述第二非显示区1002b内；与同一所述像素行PL的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路203分别位于所述第一非显示区1001b和所述第二非显示区1002b内。
其中，在所述第一非显示区1001b和所述第二非显示区1002b内，所述第二选通驱动电路202位于所述第一选通驱动电路201和所述第三选通驱动电路203之间，所述第三选通驱动电路203位于所述第二选通驱动电路202远离所述显示区100a的一侧，如图4E所示。其中，图4E中的P大于或等于0，O大于或等于0；C可等于2、3、4等。
进一步地，以位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路为例进行说明。其中，位于第M+1像素行PL(M+1)和第M+2像素行PL(M+2)的多个像素驱动电路中的第二晶体管T2的栅极、第五晶体管T5、第六晶体管T6的栅极、第七晶体管T7的栅极与图4A所示的连接形式相似，在此不再进行赘述。
位于第M+1像素行PL(M+1)和位于第M+2像素行PL(M+2)的多个像素驱动电路中的第三晶体管T3的栅极均与位于第一非显示区1001b的第P级的第二选通驱动电路电性连接。
位于第M+1像素行PL(M+1)和位于第M+2像素行PL(M+2)的多个像素驱动电路中的第四晶体管T4的栅极均与位于第二非显示区1002b内的第O级的第二选通驱动电路电性连接。
相较于图4A～图4D所示的一第二选通驱动电路20与一像素行PL的多个所述像素驱动电路电性连接，图4E所示的一所述第二选通驱动电路202与相邻两像素行PL的多个所述像素驱动电路电性连接，因此图4E所示的所述第二选通驱动电路202输出的第二选通信号SE2的刷新率小，可以降低显示面板的功耗。
可选地，位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第一选通驱动电路201分别逐行级联，位于所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第二选通驱动电路202分别逐行级联；所述第一非显示区1001b和所述第二非显示区1002b内的多个所述第三选通驱动电路203分别逐行级联。由于位于所述第一非显示区1001b内的多个所述第二选通驱动电路202和位于所述第二非显示区1002b内的多个所述第二选通驱动电路202分别与所述第三晶体管T3和所述第四晶体管T4的栅极电性连接，因此，位于所述第一非显示区1001b内的多个所述第二选通驱动电路202对应的第二启动信号可为STV21，位于所述第二非显示区1002b内的多个所述第二选通驱动电路202对应的第二启动信号可为STV22，其中，STV21和STV22的时序不同，以使第三晶体管T3可与第四晶体管T4分时导通。
相较于图4B～图4D所示的布局方式，图4A所示的布局方式可使传输至所述显示面板内的选通信号的损耗较小，更适于大尺寸显示面板。
如图4A和图4E所示的布局方式，位于所述第一非显示区1001b内的多个所述选通驱动电路具有的第一列数为3，位于所述第二非显示区1002b内的多个所述选通驱动电路具有的第二列数为3；在图4B～图4D所示的布局方式中，位于所述第一非显示区1001b内的多个所述选通驱动电路具有的第一列数为2，位于所述第二非显示区1002b内的多个所述选通驱动电路具有的第二列数为2，因此，相较于图4A和图4E所示的布局方式，图4B～图4D所示的布局方式更利于显示面板实现窄边框设计。
本发明还提供一种显示装置，所述显示装置包括任一上述的像素驱动电路或任一上述的显示面板。所述显示装置还包括时序控制器，所述时序控制器与多个所述选通驱动电路电性连接。
所述时序控制器接收输入图像信号，将输入图像信号的数据格式转换为适用于时序控制器和数据驱动电路之间接口的数据格式，并产生图像数据和各种控制信号。多个所述选通驱动电路从时序控制器接收控制信号以产生多个选通信号，多个所述选通驱动电路从时序控制器接收的控制信号包括第一启动信号STV1～第三启动信号STV3和用于确定多个选通信号输出时序的时钟信号。数据驱动电路从时序控制器接收数据控制信号和图像数据。数据驱动电路将图像数据转换为数据信号，并将数据信号输出至多条数据线；其中，数据信号是与图像数据的灰度值对应的模拟电压。
可以理解地，所述显示装置包括可移动显示装置(如笔记本电脑、手机等)、固定终端(如台式电脑、电视等)、测量装置(如运动手环、测温仪等)等。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (11)

1.一种显示面板，其特征在于，包括：
多个选通驱动电路，包括多个级联的第一选通驱动电路、多个级联的第二选通驱动电路及多个级联的第三选通驱动电路；多个级联的所述第一选通驱动电路响应第一启动信号输出多个第一选通信号，多个级联的所述第二选通驱动电路响应第二启动信号输出多个第二选通信号，多个级联的所述第三选通驱动电路响应第三启动信号输出多个第三选通信号；在写入帧和保持帧内，所述第一启动信号的有效脉冲和所述第二启动信号的有效脉冲均位于所述第三启动信号的无效脉冲作用时间内；
多个像素行，每一所述像素行包括多个子像素及与多个所述子像素电性连接的多个像素驱动电路，每一所述像素驱动电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第七晶体管；所述第二晶体管响应对应的所述第一选通信号而传送数据信号，使所述第一晶体管根据所述数据信号生成控制所述子像素发光的驱动电流，所述第三晶体管响应对应的所述第二选通信号补偿所述第一晶体管的阈值电压，所述第四晶体管响应对应的所述第二选通信号而向所述第一晶体管的栅极传送第一复位信号，所述第五晶体管和所述第六晶体管同时响应同一对应的所述第三选通信号使所述第一晶体管向所述子像素提供驱动电流，所述第七晶体管响应对应的所述第一选通信号而向所述子像素的阳极传送第二复位信号；
其中，所述第二晶体管和所述第七晶体管响应的所述第一选通信号的级数不同，所述第三晶体管和所述第四晶体管响应的所述第二选通信号的级数不同；每一所述第三选通驱动电路与相邻两所述像素行中的多个所述像素驱动电路电性连接；与位于同一所述像素行的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路数量为至多两个、同级的所述第二选通驱动电路的数量为至多两个、以及同级的所述第三选通驱动电路的数量为至多两个。
2.根据权利要求1所述显示面板，其特征在于，所述显示面板包括：
显示区，多个所述像素行位于所述显示区内；以及，
非显示区，位于所述显示区外围，多个所述选通驱动电路位于所述非显示区内，所述非显示区包括位于所述显示区相对两侧的第一非显示区和第二非显示区；
其中，位于所述第一非显示区内的多个所述选通驱动电路具有第一列数，位于所述第二非显示区内的多个所述选通驱动电路具有第二列数，所述第一列数等于所述第二列数。
3.根据权利要求2所述显示面板，其特征在于，所述第二选通驱动电路的电路结构与所述第一选通驱动电路的电路结构相同，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路分别位于所述第一非显示区和所述第二非显示区内，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第二选通驱动电路分别位于所述第一非显示区和所述第二非显示区内，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；
其中，在所述第一非显示区和所述第二非显示区内，所述第二选通驱动电路位于所述第一选通驱动电路和所述第三选通驱动电路之间，所述第三选通驱动电路位于所述第二选通驱动电路远离所述显示区的一侧。
4.根据权利要求2所述显示面板，其特征在于，所述第二选通驱动电路的电路结构与所述第三选通驱动电路的电路结构相同；同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；与同一所述像素行的多个所述像素驱动电路的所述第三晶体管电性连接的所述第二选通驱动电路，和与同一所述像素行的多个所述像素驱动电路的所述第四晶体管电性连接的所述第二选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；
其中，在所述第一非显示区和所述第二非显示区内，所述第二选通驱动电路位于所述第一选通驱动电路和所述第三选通驱动电路之间，所述第三选通驱动电路位于所述第二选通驱动电路远离所述显示区的一侧。
5.根据权利要求2所述显示面板，其特征在于，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第一选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；与位于同一所述像素行的多个所述像素驱动电路电性连接的同级的所述第二选通驱动电路的数量为一个、同级的所述第三选通驱动电路的数量为一个；
其中，多个所述第二选通驱动电路均位于所述第二非显示区内，多个所述第三选通驱动电路均位于所述第一非显示区内，且多个所述第二选通驱动电路和多个所述第三选通驱动电路均位于多个所述第一选通驱动电路远离所述显示区的一侧。
6.根据权利要求2所述显示面板，其特征在于，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第二选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；与位于同一所述像素行的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路的数量为一个、同级的所述第三选通驱动电路的数量为一个；
其中，多个所述第一选通驱动电路均位于所述第二非显示区内，多个所述第三选通驱动电路均位于所述第一非显示区内，且多个所述第一选通驱动电路和多个所述第三选通驱动电路均位于多个所述第二选通驱动电路远离所述显示区的一侧。
7.根据权利要求2所述显示面板，其特征在于，与同一所述像素行的多个所述像素驱动电路电性连接的同级的两所述第三选通驱动电路分别位于所述第一非显示区和所述第二非显示区内；与位于同一所述像素行的多个所述像素驱动电路电性连接的同级的所述第一选通驱动电路的数量为一个、同级的所述第二选通驱动电路的数量为一个；
其中，多个所述第一选通驱动电路和多个所述第二选通驱动电路在所述第一非显示区和所述第二非显示区内交替设置，且多个所述第一选通驱动电路和多个所述第二选通驱动电路均位于多个所述第三选通驱动电路靠近所述显示区的一侧。
8.根据权利要求1所述的显示面板，其特征在于，在所述写入帧和所述保持帧内，所述第一启动信号的有效脉冲个数之和大于所述第二启动信号的有效脉冲个数之和。
9.根据权利要求8所述的显示面板，其特征在于，在所述写入帧内，所述第一启动信号的首个所述有效脉冲与所述第二启动信号的所述有效脉冲至少部分重合。
10.根据权利要求1所述的显示面板，其特征在于，所述第三晶体管的有源层和所述第四晶体管的有源层均包括低温多晶硅。
11.一种显示装置，其特征在于，包括如权利要求1～10任一所述的显示面板和时序控制器，所述时序控制器与多个所述选通驱动电路电性连接。
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