JPH1048594A - アクティブマトリックス表示装置およびその駆動方法 - Google Patents
アクティブマトリックス表示装置およびその駆動方法Info
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- JPH1048594A JPH1048594A JP20074796A JP20074796A JPH1048594A JP H1048594 A JPH1048594 A JP H1048594A JP 20074796 A JP20074796 A JP 20074796A JP 20074796 A JP20074796 A JP 20074796A JP H1048594 A JPH1048594 A JP H1048594A
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Abstract
(57)【要約】
【課題】高品位の高密度画像を提供する。
【解決手段】ブロック順次駆動で画素が駆動されるアク
ティブマトリックス表示装置において、行駆動回路を画
面の左右に２系統以上設け、各行のゲート配線を左右に
２分割し、分割した右側のゲート配線は右側の行駆動回
路に接続し、分割した左側のゲート配線を左側の行駆動
回路に接続し、左右の各行駆動回路から同じ行に対して
異なるタイミングＴd を設けてゲート電極駆動信号を入
力する。
ティブマトリックス表示装置において、行駆動回路を画
面の左右に２系統以上設け、各行のゲート配線を左右に
２分割し、分割した右側のゲート配線は右側の行駆動回
路に接続し、分割した左側のゲート配線を左側の行駆動
回路に接続し、左右の各行駆動回路から同じ行に対して
異なるタイミングＴd を設けてゲート電極駆動信号を入
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン薄
膜トランジスタを用いたアクティブマトリックス表示装
置に関する。
膜トランジスタを用いたアクティブマトリックス表示装
置に関する。
【０００２】
【従来の技術】フラットパネル表示装置として液晶表示
素子（ＬＣＤ）が一般的だが、カラー化と高速化、高画
質化の要求に対応して、薄膜トランジスタ（ＴＦＴ）を
利用したアクティブマトリックス型のＬＣＤが主流にな
ってきている。
素子（ＬＣＤ）が一般的だが、カラー化と高速化、高画
質化の要求に対応して、薄膜トランジスタ（ＴＦＴ）を
利用したアクティブマトリックス型のＬＣＤが主流にな
ってきている。
【０００３】ＴＦＴには半導体層として一般にアモルフ
ァスシリコン（非晶質シリコン、以下ａ−Ｓｉと呼
ぶ。）が用いられているが、ＴＦＴの小型化により開口
率が向上し、また駆動回路の同一の基板上への集積化な
どが可能となるため、多結晶シリコン（多結晶Ｓｉ）を
用いたＴＦＴ−ＬＣＤは高精細の表示装置に適してお
り、次世代の高機能ＬＣＤとして有望視される。
ァスシリコン（非晶質シリコン、以下ａ−Ｓｉと呼
ぶ。）が用いられているが、ＴＦＴの小型化により開口
率が向上し、また駆動回路の同一の基板上への集積化な
どが可能となるため、多結晶シリコン（多結晶Ｓｉ）を
用いたＴＦＴ−ＬＣＤは高精細の表示装置に適してお
り、次世代の高機能ＬＣＤとして有望視される。
【０００４】特に、通常のＬＣＤ用ガラス基板上に形成
できる、６００℃以下の低温プロセスによる多結晶Ｓｉ
のＴＦＴによれば、大画面化を図り、より生産性の高い
安価な製品を大量に供給できる。
できる、６００℃以下の低温プロセスによる多結晶Ｓｉ
のＴＦＴによれば、大画面化を図り、より生産性の高い
安価な製品を大量に供給できる。
【０００５】駆動回路のガラス基板上への集積化にはい
ろいろな方法が考えられる。行側の駆動回路、列側の駆
動回路ともにシフトレジスタを構成して、アナログデー
タ配線と各ソース配線の間に接続されたＴＦＴを１つず
つ順にオンしていって点順次駆動を行う方法がよく知ら
れている。
ろいろな方法が考えられる。行側の駆動回路、列側の駆
動回路ともにシフトレジスタを構成して、アナログデー
タ配線と各ソース配線の間に接続されたＴＦＴを１つず
つ順にオンしていって点順次駆動を行う方法がよく知ら
れている。
【０００６】他の方法として、以下に説明するブロック
順次駆動法がある。この駆動法ではシリアルデータをド
ライバＩＣなどを利用して複数本のアナログデータに分
割し、そのアナログデータを伝送する信号線（以後、ア
ナログデータ配線と呼ぶ。）と各ソース配線に接続され
たＴＦＴを複数個ずつ順にオンしていってブロックごと
に画素に書き込む（例えば特開昭６１−１５６１８７参
照）。
順次駆動法がある。この駆動法ではシリアルデータをド
ライバＩＣなどを利用して複数本のアナログデータに分
割し、そのアナログデータを伝送する信号線（以後、ア
ナログデータ配線と呼ぶ。）と各ソース配線に接続され
たＴＦＴを複数個ずつ順にオンしていってブロックごと
に画素に書き込む（例えば特開昭６１−１５６１８７参
照）。
【０００７】このＴＦＴのゲートを制御する信号は、基
板上に集積化されたシフトレジスタから供給する場合も
あるし、本数が多くない場合は外部から供給することも
ある。ブロック順次駆動法を用いるアクティブマトリッ
クス液晶表示装置の構成を図２と図３を参照して説明す
る。
板上に集積化されたシフトレジスタから供給する場合も
あるし、本数が多くない場合は外部から供給することも
ある。ブロック順次駆動法を用いるアクティブマトリッ
クス液晶表示装置の構成を図２と図３を参照して説明す
る。
【０００８】点順次、ブロック順次のどちらの方法にし
ても、ソース配線７と、アナログデータ配線４とブロッ
クごとのブロックアドレス配線５との間にスイッチとな
るＴＦＴが必要である。このＴＦＴ（図３における符号
２で示す。）を以後、列アドレスＴＦＴと呼ぶ。また、
各画素に１つずつ配置された画素駆動用のＴＦＴ（符号
１）を画素駆動ＴＦＴと呼ぶ。
ても、ソース配線７と、アナログデータ配線４とブロッ
クごとのブロックアドレス配線５との間にスイッチとな
るＴＦＴが必要である。このＴＦＴ（図３における符号
２で示す。）を以後、列アドレスＴＦＴと呼ぶ。また、
各画素に１つずつ配置された画素駆動用のＴＦＴ（符号
１）を画素駆動ＴＦＴと呼ぶ。
【０００９】液晶表示装置コントローラ（図示を省略）
よりモジュール化された表示装置に送られたシリアルデ
ータ信号は、ドライバＩＣ１３で必要な本数分の並列化
されたアナログデータ信号に変換され、アナログデータ
配線４に供給される。シフトレジスタを含む行駆動回路
８からの制御信号（以後、ゲートパルスと呼ぶ。）がゲ
ート配線６を介して画素駆動ＴＦＴ１を１行ごとにオン
・オフする。
よりモジュール化された表示装置に送られたシリアルデ
ータ信号は、ドライバＩＣ１３で必要な本数分の並列化
されたアナログデータ信号に変換され、アナログデータ
配線４に供給される。シフトレジスタを含む行駆動回路
８からの制御信号（以後、ゲートパルスと呼ぶ。）がゲ
ート配線６を介して画素駆動ＴＦＴ１を１行ごとにオン
・オフする。
【００１０】ある行の画素駆動ＴＦＴ１がオンされてい
る間に、シフトレジスタを含むブロック制御回路１１か
らの制御信号（以後、ブロックパルスと呼ぶ。）はブロ
ックアドレス配線５を介して列アドレスＴＦＴがブロッ
クごとに順にオン・オフする。ブロック制御回路１１か
らの制御信号はドライバＩＣ１３の出力と同期してお
り、上記並列化されたアナログ信号はブロックごとに画
素に書き込まれる。
る間に、シフトレジスタを含むブロック制御回路１１か
らの制御信号（以後、ブロックパルスと呼ぶ。）はブロ
ックアドレス配線５を介して列アドレスＴＦＴがブロッ
クごとに順にオン・オフする。ブロック制御回路１１か
らの制御信号はドライバＩＣ１３の出力と同期してお
り、上記並列化されたアナログ信号はブロックごとに画
素に書き込まれる。
【００１１】１行分の画素の書き込みが終わると、その
行の画素駆動ＴＦＴはオフ状態となり、次の行の画素駆
動ＴＦＴがオンになる。以上の動作を繰り返すことによ
り、画面全体の表示状態が更新される。ブロック順次駆
動法における駆動パルス（ドライバＩＣの出力データ、
ブロックパルス、ゲートパルス）の時間的関係を図４に
示す。以下、ゲートパルスとブロックパルスのタイミン
グの関係を図５を参照して説明する。
行の画素駆動ＴＦＴはオフ状態となり、次の行の画素駆
動ＴＦＴがオンになる。以上の動作を繰り返すことによ
り、画面全体の表示状態が更新される。ブロック順次駆
動法における駆動パルス（ドライバＩＣの出力データ、
ブロックパルス、ゲートパルス）の時間的関係を図４に
示す。以下、ゲートパルスとブロックパルスのタイミン
グの関係を図５を参照して説明する。
【００１２】画素ＴＦＴがｎチャネル（以後、ｎ−ｃｈ
と略記する。）の場合、ゲートパルスの電位が高いとき
にはオン、低いときにオフになるので、行駆動回路より
ゲート配線に入力されるゲートパルスは図５の紙面上段
に示す波形（画面左端）となる。
と略記する。）の場合、ゲートパルスの電位が高いとき
にはオン、低いときにオフになるので、行駆動回路より
ゲート配線に入力されるゲートパルスは図５の紙面上段
に示す波形（画面左端）となる。
【００１３】ゲート配線には、ゲート配線自身の抵抗、
画素ＴＦＴのゲート容量、ソース配線との重なり容量、
対向電極との間の容量など、信号の伝送に対する負荷が
あるので、ゲートパルスの信号はゲート配線を伝わる間
に図５の中段（画面中央）、さらに下段（画面右端）の
ように変形する。遠い位置ほどしだいに波形がなまって
伝送されていく。
画素ＴＦＴのゲート容量、ソース配線との重なり容量、
対向電極との間の容量など、信号の伝送に対する負荷が
あるので、ゲートパルスの信号はゲート配線を伝わる間
に図５の中段（画面中央）、さらに下段（画面右端）の
ように変形する。遠い位置ほどしだいに波形がなまって
伝送されていく。
【００１４】図６を参照して説明する。ゲートパルスの
立ち下がりに注目し、ｎ行目のゲート配線で画面左端か
らの距離ｘにおいて、画素ＴＦＴがオン状態であるため
に十分高い電位よりも低くなるタイミングをｔ
f1(n,X) 、画素ＴＦＴがオフ状態となるために十分低い
電位よりも低くなるタイミングをｔf2(n,X) とする。
立ち下がりに注目し、ｎ行目のゲート配線で画面左端か
らの距離ｘにおいて、画素ＴＦＴがオン状態であるため
に十分高い電位よりも低くなるタイミングをｔ
f1(n,X) 、画素ＴＦＴがオフ状態となるために十分低い
電位よりも低くなるタイミングをｔf2(n,X) とする。
【００１５】ある位置において、ｎ行目のデータ書き込
みのためのブロックパルスが立ち上がったときに、（ｎ
−１）行目のゲートパルスが十分に下がりきっていない
と、ｎ行目の画素に書き込まれるはずのデータが（ｎ−
１）行目にも書き込まれる。それにより、画像のずれや
にじみが起こる。
みのためのブロックパルスが立ち上がったときに、（ｎ
−１）行目のゲートパルスが十分に下がりきっていない
と、ｎ行目の画素に書き込まれるはずのデータが（ｎ−
１）行目にも書き込まれる。それにより、画像のずれや
にじみが起こる。
【００１６】また、ある位置において、ｎ行目のデータ
の書き込みが終わらないうちに、すなわちブロックパル
スが下がる前にゲートパルスが下がると、画素に十分な
電圧がかかりきらず、コントラスト低下や表示ムラが起
こる。
の書き込みが終わらないうちに、すなわちブロックパル
スが下がる前にゲートパルスが下がると、画素に十分な
電圧がかかりきらず、コントラスト低下や表示ムラが起
こる。
【００１７】したがって、図６に示すように、ゲートパ
ルスとブロックパルスのタイミングに関して、画面が正
常に表示される条件は、画面の左端から右端までのすべ
ての点において、ｎ行目のデータの書き込みのためのブ
ロックパルスについて、（ａ）立ち上がりがｔ
f2(n-1,X) より後であること、および、（ｂ）立ち下が
りがｔf1(n,x) よりも前であること、の両方を満たす必
要がある。
ルスとブロックパルスのタイミングに関して、画面が正
常に表示される条件は、画面の左端から右端までのすべ
ての点において、ｎ行目のデータの書き込みのためのブ
ロックパルスについて、（ａ）立ち上がりがｔ
f2(n-1,X) より後であること、および、（ｂ）立ち下が
りがｔf1(n,x) よりも前であること、の両方を満たす必
要がある。
【００１８】
【発明が解決しようとする課題】図７は、ブロック順次
駆動ＴＦＴ液晶表示装置における、ｔf1、ｔf2、および
ブロックパルスの立ち上がり、立ち下がりのタイミング
の関係を示すグラフである。横軸は画面上の行方向の位
置、縦軸は時間である。対角１５インチのパネルの例
で、８ブロックに分割している。
駆動ＴＦＴ液晶表示装置における、ｔf1、ｔf2、および
ブロックパルスの立ち上がり、立ち下がりのタイミング
の関係を示すグラフである。横軸は画面上の行方向の位
置、縦軸は時間である。対角１５インチのパネルの例
で、８ブロックに分割している。
【００１９】２本の実線に囲まれたブロックパルスがｔ
f2(n-1,X) を表す破線と、ｔf1(n,X) を表す一点鎖線の
間にあると上記のタイミング条件を満たしていることに
なる。従来、ゲートパルスは画面の片側から入力され反
対側へいくほどパルス波形が変形していく。
f2(n-1,X) を表す破線と、ｔf1(n,X) を表す一点鎖線の
間にあると上記のタイミング条件を満たしていることに
なる。従来、ゲートパルスは画面の片側から入力され反
対側へいくほどパルス波形が変形していく。
【００２０】この例では、ｔf2が画面の右へいくほど遅
れていく。このゲートパルスの変形のために、画面のか
なりの部分で上記のタイミング条件（ａ）を満たしてい
ない。結果として、ずれやにじみのある画像になる。
れていく。このゲートパルスの変形のために、画面のか
なりの部分で上記のタイミング条件（ａ）を満たしてい
ない。結果として、ずれやにじみのある画像になる。
【００２１】画面が大きくなるにしたがって、抵抗・容
量負荷の増大によりゲートパルスの変形は大きくなり、
上記のタイミング条件を満たすのが困難になるため、正
常な画像が表示できない。また、高解像度化によって
も、配線同士のクロスオーバーの増加によってゲート配
線の容量が増加し、ゲートパルスの変形が大きくなり、
正常な画像が表示できない。そのため、大画面・高解像
度のブロック順次駆動ＴＦＴ液晶表示装置を得るのが非
常に困難であった。
量負荷の増大によりゲートパルスの変形は大きくなり、
上記のタイミング条件を満たすのが困難になるため、正
常な画像が表示できない。また、高解像度化によって
も、配線同士のクロスオーバーの増加によってゲート配
線の容量が増加し、ゲートパルスの変形が大きくなり、
正常な画像が表示できない。そのため、大画面・高解像
度のブロック順次駆動ＴＦＴ液晶表示装置を得るのが非
常に困難であった。
【００２２】ゲートパルスの変形を小さくするために、
ゲート配線にアルミニウムのような低抵抗の材料を使う
試みもなされている。しかし、例えばアルミニウムは高
温で加熱するとヒロックが生じ、ゲート・ソース間の短
絡の原因となるため、それを防ぐための特殊なプロセス
が必要となるなど、低抵抗の材料を用いることはプロセ
ス上の制約が大きい。
ゲート配線にアルミニウムのような低抵抗の材料を使う
試みもなされている。しかし、例えばアルミニウムは高
温で加熱するとヒロックが生じ、ゲート・ソース間の短
絡の原因となるため、それを防ぐための特殊なプロセス
が必要となるなど、低抵抗の材料を用いることはプロセ
ス上の制約が大きい。
【００２３】
【課題を解決するための手段】本発明は前記の問題点を
解決すべくなされたものであり、請求項１の発明は、絶
縁性基板上に画素駆動ＴＦＴと行駆動回路と列駆動回路
が設けられ、ブロック順次駆動によって画素が駆動され
るアクティブマトリックス表示装置であって、各行のゲ
ート配線は画面に対して左右に分割され、分割された右
側のゲート配線は右側行駆動回路に接続され、分割され
た左側のゲート配線は左側行駆動回路に接続され、同じ
行に対し、右側行駆動回路から供給される右側ゲート電
極駆動信号と、左側行駆動回路から供給される左側ゲー
ト電極駆動信号との間のタイミング差Ｔd が設けられる
アクティブマトリックス表示装置である。
解決すべくなされたものであり、請求項１の発明は、絶
縁性基板上に画素駆動ＴＦＴと行駆動回路と列駆動回路
が設けられ、ブロック順次駆動によって画素が駆動され
るアクティブマトリックス表示装置であって、各行のゲ
ート配線は画面に対して左右に分割され、分割された右
側のゲート配線は右側行駆動回路に接続され、分割され
た左側のゲート配線は左側行駆動回路に接続され、同じ
行に対し、右側行駆動回路から供給される右側ゲート電
極駆動信号と、左側行駆動回路から供給される左側ゲー
ト電極駆動信号との間のタイミング差Ｔd が設けられる
アクティブマトリックス表示装置である。
【００２４】請求項２の発明は、Ｔd ≧４μｓを満足す
る請求項１のアクティブマトリックス表示装置である。
請求項３の発明は、ゲート配線は画面の中央、または中
央からずれた位置で分割された請求項１または２のアク
ティブマトリックス表示装置である。請求項４の発明
は、Ｔd ≦０．５×（１／水平同期周波数−帰線時間）
の関係を満足する請求項１、２または３のアクティブマ
トリックス表示装置である。
る請求項１のアクティブマトリックス表示装置である。
請求項３の発明は、ゲート配線は画面の中央、または中
央からずれた位置で分割された請求項１または２のアク
ティブマトリックス表示装置である。請求項４の発明
は、Ｔd ≦０．５×（１／水平同期周波数−帰線時間）
の関係を満足する請求項１、２または３のアクティブマ
トリックス表示装置である。
【００２５】請求項５の発明は、ブロック順次駆動によ
って画素を駆動するアクティブマトリックス表示装置の
駆動方法であって、各行のゲート配線は画面に対して左
右に分割され、分割された右側のゲート配線は右側行駆
動回路に接続され、分割された左側のゲート配線は左側
行駆動回路に接続され、同じ行に対し、右側行駆動回路
から供給される右側ゲート電極駆動信号と、左側行駆動
回路から供給される左側ゲート電極駆動信号との間のタ
イミング差Ｔd を設けて駆動するアクティブマトリック
ス表示装置の駆動方法である。
って画素を駆動するアクティブマトリックス表示装置の
駆動方法であって、各行のゲート配線は画面に対して左
右に分割され、分割された右側のゲート配線は右側行駆
動回路に接続され、分割された左側のゲート配線は左側
行駆動回路に接続され、同じ行に対し、右側行駆動回路
から供給される右側ゲート電極駆動信号と、左側行駆動
回路から供給される左側ゲート電極駆動信号との間のタ
イミング差Ｔd を設けて駆動するアクティブマトリック
ス表示装置の駆動方法である。
【００２６】請求項６の発明は、アクティブマトリック
ス表示装置の画素を駆動するＴＦＴが載置された基板上
に右側行駆動回路と左側行駆動回路とを左右に分けて配
置する請求項５のアクティブマトリックス表示装置の駆
動方法である。
ス表示装置の画素を駆動するＴＦＴが載置された基板上
に右側行駆動回路と左側行駆動回路とを左右に分けて配
置する請求項５のアクティブマトリックス表示装置の駆
動方法である。
【００２７】
【作用】本発明では、ゲート配線を分割し、左右からゲ
ートパルスを入力することにより、ゲートパルスが伝送
される長さが短くなり、ゲートパルスの遅れが少なくな
る。また、配線全体としての負荷が小さくなり、同じ距
離でもゲートパルスの遅れが少なくなる。
ートパルスを入力することにより、ゲートパルスが伝送
される長さが短くなり、ゲートパルスの遅れが少なくな
る。また、配線全体としての負荷が小さくなり、同じ距
離でもゲートパルスの遅れが少なくなる。
【００２８】左右からの異なるタイミングによりゲート
パルスを入力することにより、左側と右側のそれぞれに
ついて、ブロックパルスのタイミングとゲートパルスの
タイミングが最適化される。画面サイズとも関係する
が、６４０×４８０〜１２８０×１０２４マトリックス
サイズ、ピクセルのピッチが１００〜３００μｍの場合
で、Ｔd として４〜６μｓ程度の時間差を設定すればよ
い。
パルスを入力することにより、左側と右側のそれぞれに
ついて、ブロックパルスのタイミングとゲートパルスの
タイミングが最適化される。画面サイズとも関係する
が、６４０×４８０〜１２８０×１０２４マトリックス
サイズ、ピクセルのピッチが１００〜３００μｍの場合
で、Ｔd として４〜６μｓ程度の時間差を設定すればよ
い。
【００２９】ここで、１／水平同期周波数は１行当たり
の走査時間に相当し、帰線時間とは１行と次の１行との
間のデータのブランキング時間である。例えば、１２８
０×１０２４マトリックスサイズで、リフレッシュレー
トが６０Ｈｚの場合、走査時間が１５μｓ、帰線時間が
３μｓであるので、タイミング差Ｔd はおよそ６μｓと
なる。さらに、図を参照して本発明の実施例（例１、
２）を説明する。
の走査時間に相当し、帰線時間とは１行と次の１行との
間のデータのブランキング時間である。例えば、１２８
０×１０２４マトリックスサイズで、リフレッシュレー
トが６０Ｈｚの場合、走査時間が１５μｓ、帰線時間が
３μｓであるので、タイミング差Ｔd はおよそ６μｓと
なる。さらに、図を参照して本発明の実施例（例１、
２）を説明する。
【００３０】
（例１）基板上に駆動回路を集積化した低温形成方式の
多結晶ＳｉＴＦＴを備えたアクティブマトリックス液晶
表示装置を作製する。多結晶ＳｉＴＦＴには、半導体層
としてａ−Ｓｉをレーザアニールによって多結晶化した
多結晶化Ｓｉを用いる。ゲート配線として、厚さ１５０
ｎｍ、幅８μｍのクロムを、ソース配線には厚さ３５０
ｎｍ、幅６μｍのアルミニウムを用いている。
多結晶ＳｉＴＦＴを備えたアクティブマトリックス液晶
表示装置を作製する。多結晶ＳｉＴＦＴには、半導体層
としてａ−Ｓｉをレーザアニールによって多結晶化した
多結晶化Ｓｉを用いる。ゲート配線として、厚さ１５０
ｎｍ、幅８μｍのクロムを、ソース配線には厚さ３５０
ｎｍ、幅６μｍのアルミニウムを用いている。
【００３１】画面を８ブロックに分割してブロック順次
駆動を行う。１行分のアナログデータが上下のドライバ
ＩＣから交互に時分割で出力され、列アドレスＴＦＴ群
でスイッチングされる。
駆動を行う。１行分のアナログデータが上下のドライバ
ＩＣから交互に時分割で出力され、列アドレスＴＦＴ群
でスイッチングされる。
【００３２】ゲート配線は、図１のように、画面中央部
で左右に分けている。左右のゲート配線は、画面の左右
それぞれに設けられた行駆動回路の出力に接続されてい
る。行駆動回路はシフトレジスタとバッファで構成さ
れ、左右は独立に動作する。同じ行について、右の行駆
動回路からのパルスは、左の行駆動回路からのパルスよ
り５μｓ遅れて出力されるようにする。
で左右に分けている。左右のゲート配線は、画面の左右
それぞれに設けられた行駆動回路の出力に接続されてい
る。行駆動回路はシフトレジスタとバッファで構成さ
れ、左右は独立に動作する。同じ行について、右の行駆
動回路からのパルスは、左の行駆動回路からのパルスよ
り５μｓ遅れて出力されるようにする。
【００３３】以上のようにして作製されたブロック順次
駆動ＴＦＴ液晶表示装置における、ｔf1、ｔf2およびブ
ロックパルスの立ち上がり、立ち下がりのタイミングの
関係を示すグラフを図８に示す。
駆動ＴＦＴ液晶表示装置における、ｔf1、ｔf2およびブ
ロックパルスの立ち上がり、立ち下がりのタイミングの
関係を示すグラフを図８に示す。
【００３４】ゲート配線が左右で分割されていて、異な
るタイミングで左右の行駆動回路からゲートパルスが入
力されていること以外は、図７のパネルとまったく同じ
構成である。しかし、図８に示すように正常に表示され
るためのタイミング条件は（ａ）、（ｂ）とも満たさ
れ、しかも十分なマージンが得られている。
るタイミングで左右の行駆動回路からゲートパルスが入
力されていること以外は、図７のパネルとまったく同じ
構成である。しかし、図８に示すように正常に表示され
るためのタイミング条件は（ａ）、（ｂ）とも満たさ
れ、しかも十分なマージンが得られている。
【００３５】（例２）図９は、画面の左から８分の５の
ところでゲート配線を分割した場合の、ｔf1、ｔf2およ
びブロックパルスの立ち上がり、立ち下がりのタイミン
グの関係を示すグラフである。これも正常に表示される
ためのタイミング条件が満たされ、十分なマージンが得
られている。
ところでゲート配線を分割した場合の、ｔf1、ｔf2およ
びブロックパルスの立ち上がり、立ち下がりのタイミン
グの関係を示すグラフである。これも正常に表示される
ためのタイミング条件が満たされ、十分なマージンが得
られている。
【００３６】以上、例１〜２について説明したが本発明
はこれらに限定されない。多くの場合、上述した関係式
のＴd ≦０．５×（１／水平同期周波数−帰線時間）の
うち、両辺がほぼ等しくなる条件のもとで所定の効果を
発揮できる。さらに、ゲートラインの電極材料、その
幅、膜厚、各回路のＴＦＴの寸法や駆動能力、ソースバ
スラインの幅、層間絶縁膜の材質、膜厚などアクティブ
マトリックス表示装置を構成する各構成要素の関係を考
慮して決定すればよい。
はこれらに限定されない。多くの場合、上述した関係式
のＴd ≦０．５×（１／水平同期周波数−帰線時間）の
うち、両辺がほぼ等しくなる条件のもとで所定の効果を
発揮できる。さらに、ゲートラインの電極材料、その
幅、膜厚、各回路のＴＦＴの寸法や駆動能力、ソースバ
スラインの幅、層間絶縁膜の材質、膜厚などアクティブ
マトリックス表示装置を構成する各構成要素の関係を考
慮して決定すればよい。
【００３７】
【発明の効果】請求項１の発明によれば、まず、左右両
側からのゲートパルスの入力によりゲートパルスの遅延
が低減される。さらに、左右のゲートパルス入力タイミ
ングを、画面の左右それぞれについてブロックパルスに
対し最適化できる。
側からのゲートパルスの入力によりゲートパルスの遅延
が低減される。さらに、左右のゲートパルス入力タイミ
ングを、画面の左右それぞれについてブロックパルスに
対し最適化できる。
【００３８】請求項２の発明によれば、実用性のある一
定の大きさの画面・高密度サイズの表示に適したアクテ
ィブマトリックス表示装置が得られる。請求項３の発明
では、仕様に応じて分割位置を調節し、さらに駆動性能
を向上したアクティブマトリックス表示装置が得られ
る。
定の大きさの画面・高密度サイズの表示に適したアクテ
ィブマトリックス表示装置が得られる。請求項３の発明
では、仕様に応じて分割位置を調節し、さらに駆動性能
を向上したアクティブマトリックス表示装置が得られ
る。
【００３９】従来例においては、ゲートパルス遅延を考
慮しない場合のマージンは、帰線時間程度しかなかった
のに対し、請求項４の発明では、ほぼ（帰線時間＋（１
／水平同期周波数−帰線時間）／２）となり、数倍に増
加する。これらの相乗効果により、ブロック順次駆動方
式において、画像が正常に表示されるためのゲートパル
スとブロックパルスのタイミングの条件が大幅に緩和さ
れる。
慮しない場合のマージンは、帰線時間程度しかなかった
のに対し、請求項４の発明では、ほぼ（帰線時間＋（１
／水平同期周波数−帰線時間）／２）となり、数倍に増
加する。これらの相乗効果により、ブロック順次駆動方
式において、画像が正常に表示されるためのゲートパル
スとブロックパルスのタイミングの条件が大幅に緩和さ
れる。
【００４０】また、請求項５の発明においては、同様に
表示品質を向上することができ、かつ回路設計上のマー
ジンを広げることができる。請求項６の発明において
は、基板上に一体集積化したアクティブマトリックス表
示装置を得ることができる。
表示品質を向上することができ、かつ回路設計上のマー
ジンを広げることができる。請求項６の発明において
は、基板上に一体集積化したアクティブマトリックス表
示装置を得ることができる。
【００４１】以上説明したように、１５〜２０インチ以
上の大画面、かつ１２８０×１０２４マトリックスサイ
ズ級以上の高解像度パネルもゲート配線に低抵抗材料を
用いることなく実現できる。低抵抗材料を用いれば、さ
らなる大画面に対応することもできる。また、本発明は
その効果を損しない範囲で種々の応用ができる。
上の大画面、かつ１２８０×１０２４マトリックスサイ
ズ級以上の高解像度パネルもゲート配線に低抵抗材料を
用いることなく実現できる。低抵抗材料を用いれば、さ
らなる大画面に対応することもできる。また、本発明は
その効果を損しない範囲で種々の応用ができる。
【図１】本発明によるブロック順次駆動方式ＴＦＴアク
ティブマトリックス表示装置の構成を示すブロック図。
ティブマトリックス表示装置の構成を示すブロック図。
【図２】従来例によるブロック順次駆動方式ＴＦＴアク
ティブマトリックス表示装置の構成を示すブロック図。
ティブマトリックス表示装置の構成を示すブロック図。
【図３】ブロック順次駆動方式ＴＦＴアクティブマトリ
ックス表示装置の構成の一部を示す模式図。
ックス表示装置の構成の一部を示す模式図。
【図４】ブロック順次駆動方式のタイミングチャート。
【図５】画面の各所におけるゲートパルス波形を示す模
式図。
式図。
【図６】ブロック順次駆動方式におけるゲートパルスと
ブロックパルスのタイミングの必要条件を示す模式図。
ブロックパルスのタイミングの必要条件を示す模式図。
【図７】従来例のゲートパルスとブロックパルスのタイ
ミングを示すグラフ。
ミングを示すグラフ。
【図８】本発明のゲートパルスとブロックパルスのタイ
ミングを示すグラフ。
ミングを示すグラフ。
【図９】本発明のゲートパルスとブロックパルスのタイ
ミングを示すグラフ。
ミングを示すグラフ。
１：画素駆動ＴＦＴ ２：列アドレスＴＦＴ ３：画素容量 ４：アナログデータ配線 ５：ブロックアドレス配線 ６：ゲート配線 ７：ソース配線 ８：行駆動回路 ９：行駆動回路（左） １０：行駆動回路（右） １１：ブロック制御回路 １２：列アドレスＴＦＴ群 １３：ドライバＩＣ
Claims (6)
- 【請求項１】絶縁性基板上に画素駆動ＴＦＴと行駆動回
路と列駆動回路が設けられ、ブロック順次駆動によって
画素が駆動されるアクティブマトリックス表示装置であ
って、各行のゲート配線は画面に対して左右に分割さ
れ、分割された右側のゲート配線は右側行駆動回路に接
続され、分割された左側のゲート配線は左側行駆動回路
に接続され、同じ行に対し、右側行駆動回路から供給さ
れる右側ゲート電極駆動信号と、左側行駆動回路から供
給される左側ゲート電極駆動信号との間にタイミング差
Ｔd が設けられるアクティブマトリックス表示装置。 - 【請求項２】Ｔd ≧４μｓを満足する請求項１のアクテ
ィブマトリックス表示装置。 - 【請求項３】ゲート配線は画面の中央、または中央から
ずれた位置で分割された請求項１または２のアクティブ
マトリックス表示装置。 - 【請求項４】Ｔd ≦０．５×（１／水平同期周波数−帰
線時間）の関係を満足する請求項１、２または３のアク
ティブマトリックス表示装置。 - 【請求項５】ブロック順次駆動によって画素を駆動する
アクティブマトリックス表示装置の駆動方法であって、
各行のゲート配線は画面に対して左右に分割され、分割
された右側のゲート配線は右側行駆動回路に接続され、
分割された左側のゲート配線は左側行駆動回路に接続さ
れ、同じ行に対し、右側行駆動回路から供給される右側
ゲート電極駆動信号と、左側行駆動回路から供給される
左側ゲート電極駆動信号との間にタイミング差Ｔd を設
けて駆動するアクティブマトリックス表示装置の駆動方
法。 - 【請求項６】アクティブマトリックス表示装置の画素を
駆動するＴＦＴが載置された基板上に右側行駆動回路と
左側行駆動回路とを左右に分けて配置する請求項５のア
クティブマトリックス表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20074796A JPH1048594A (ja) | 1996-07-30 | 1996-07-30 | アクティブマトリックス表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20074796A JPH1048594A (ja) | 1996-07-30 | 1996-07-30 | アクティブマトリックス表示装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1048594A true JPH1048594A (ja) | 1998-02-20 |
Family
ID=16429506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20074796A Withdrawn JPH1048594A (ja) | 1996-07-30 | 1996-07-30 | アクティブマトリックス表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1048594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111383553A (zh) * | 2018-12-28 | 2020-07-07 | 乐金显示有限公司 | 显示装置 |
-
1996
- 1996-07-30 JP JP20074796A patent/JPH1048594A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111383553A (zh) * | 2018-12-28 | 2020-07-07 | 乐金显示有限公司 | 显示装置 |
| CN111383553B (zh) * | 2018-12-28 | 2022-02-11 | 乐金显示有限公司 | 显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040113 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Effective date: 20040128 Free format text: JAPANESE INTERMEDIATE CODE: A761 |