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Die Offenbarung bezieht sich auf eine Treibervorrichtung, insbesondere auf eine Gatetreibereinheit, eine Gatetreiberschaltung und ein Treiberverfahren derselben sowie auf eine Anzeigevorrichtung, die die Gatetreiberschaltung umfasst.
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In den letzten Jahren werden Aktivmatrix-Anzeigevorrichtungen vielfach eingesetzt. Eine herkömmliche Anzeigevorrichtung umfasst mehrere Abtastleitungen (Gateleitungen), mehrere Signalleitungen (Datenleitungen) eine Abtast(Gateleitungs)treiberschaltung und eine Signal(Datenleitungs)treiberschaltung. Die Treiberschaltungen sind an einer Rahmenregion der Anzeigevorrichtung angeordnet und umfassen mehrere Transistoren. Wie in 1 gezeigt ist, umfasst die Treiberschaltung einen ersten bis neunten Transistor, einen ersten Kondensator und einen zweiten Kondensator. Gates des vierten Transistors und des fünften Transistors sind mit einem Rücksetzanschluss elektrisch verbunden, und in einem Rücksetzzeitraum wird der vierte Transistor zum Rücksetzen der Schaltung verwendet, und der fünfte Transistor wird zum Stabilisieren eines Ausgangs der Schaltung verwendet. Die Stabilität der Schaltung wird in dem Rücksetzzeitraum gewährleistet, da bei der Rücksetzung zwei Transistoren verwendet werden. Jedoch sollte der Raum, den die zwei Transistoren und die dazugehörigen Verdrahtungen einnehmen, nicht unterschätzt werden, denn eine derartige Anzahl der Transistoren schränkt eine Verringerung der Größe der Treiberschaltung stark ein und schränkt eine Verringerung der Größe des Rahmens in einem Anzeigebildschirm stark ein.
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Die Aufgabe der vorliegenden Erfindung besteht darin, eine Gatetreibereinheit, eine Gatetreiberschaltung, Verfahren sowie eine Anzeigevorrichtung mit verbesserten Charakteristika zu schaffen.
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Diese Aufgabe wird durch eine Gatetreibereinheit gemäß Anspruch 1, eine Gatetreiberschaltung gemäß Anspruch 4, Verfahren gemäß Anspruch 8 oder 9 sowie eine Anzeigevorrichtung gemäß Anspruch 10 gelöst.
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Ausführungsbeispiele der Offenbarung werden angesichts des Problems bereitgestellt, dass eine herkömmliche Anzeigevorrichtung eine große Anzahl von internen Elementen aufweist, was bezüglich eines Verringerns einer Breite eines Rahmens der Anzeigevorrichtung nicht dienlich ist.
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Angesichts dessen wird gemäß einem Ausführungsbeispiel der Offenbarung eine Gatetreibereinheit bereitgestellt. Die Gatetreibereinheit umfasst: einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen ersten Kondensator und einen zweiten Kondensator aufweist, bei der
ein Gate des ersten Transistors mit einem ersten Eingangsanschluss elektrisch verbunden ist, eine erste Elektrode des ersten Transistors mit einem ersten Abtaststeuersignalanschluss elektrisch verbunden ist und eine zweite Elektrode des ersten Transistors mit einer zweiten Elektrode des zweiten Transistors elektrisch verbunden ist;
ein Gate des zweiten Transistors mit einem zweiten Eingangsanschluss elektrisch verbunden ist und eine erste Elektrode des zweiten Transistors mit einem zweiten Abtaststeuersignalanschluss elektrisch verbunden ist;
ein Gate des dritten Transistors mit einer zweiten Elektrode des ersten Kondensators elektrisch verbunden ist, eine erste Elektrode des dritten Transistors mit einem ersten Potenzial elektrisch verbunden ist und eine zweite Elektrode des dritten Transistors mit der jeweils zweiten Elektrode des ersten Transistors und des zweiten Transistors elektrisch verbunden ist;
ein Gate des vierten Transistors mit einem Rücksetzsignalanschluss elektrisch verbunden ist, eine erste Elektrode des vierten Transistors mit dem ersten Potenzial elektrisch verbunden ist und eine zweite Elektrode des vierten Transistors mit der jeweils zweiten Elektrode des ersten Transistors und des zweiten Transistors elektrisch verbunden ist;
ein Gate des fünften Transistors mit der jeweils zweiten Elektrode des ersten Transistors und des zweiten Transistors elektrisch verbunden ist, eine erste Elektrode des fünften Transistors mit dem ersten Potenzial elektrisch verbunden ist und eine zweite Elektrode des fünften Transistors mit der zweiten Elektrode des ersten Kondensators elektrisch verbunden ist;
ein Gate des sechsten Transistors mit der zweiten Elektrode des ersten Kondensators elektrisch verbunden ist, eine erste Elektrode des sechsten Transistors mit dem ersten Potenzial elektrisch verbunden ist und die zweite Elektrode des sechsten Transistors mit einem Ausgangsanschluss der Gatetreibereinheit elektrisch verbunden ist;
ein Gate des siebten Transistors mit einem zweiten Zeitgebungssteuersignalanschluss elektrisch verbunden ist, eine erste Elektrode des siebten Transistors mit dem ersten Potenzial elektrisch verbunden ist und eine zweite Elektrode des siebten Transistors mit dem Ausgangsanschluss der Gatetreibereinheit elektrisch verbunden ist;
ein Gate des achten Transistors mit der jeweils zweiten Elektrode des ersten Transistors und des zweiten Transistors elektrisch verbunden ist, eine erste Elektrode des achten Transistors mit einem ersten Zeitgebungssteuersignalanschluss elektrisch verbunden ist und eine zweite Elektrode des achten Transistors mit dem Ausgangsanschluss der Gatetreibereinheit elektrisch verbunden ist;
eine erste Elektrode des ersten Kondensators mit der ersten Elektrode des achten Transistors elektrisch verbunden ist und die zweite Elektrode des ersten Kondensators mit dem Gate des dritten Transistors elektrisch verbunden ist; und
eine erste Elektrode des zweiten Kondensators mit der jeweils zweiten Elektrode des ersten Transistors und des zweiten Transistors elektrisch verbunden ist und eine zweite Elektrode des zweiten Kondensators mit dem Ausgangsanschluss der Gatetreibereinheit elektrisch verbunden ist.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird eine Gatetreiberschaltung bereitgestellt. Die Gatetreiberschaltung umfasst mehrere vorgenannte Gatetreibereinheiten, die entlang einer ersten Richtung angeordnet sind, wobei
für die entlang der ersten Richtung angeordneten Gatetreibereinheiten ein Ausgangsanschluss einer Gatetreibereinheit einer vorhergehenden Stufe mit einem ersten Eingangsanschluss einer Gatetreibereinheit einer nachfolgenden Stufe elektrisch verbunden ist und ein zweiter Eingangsanschluss der Gatetreibereinheit der vorhergehenden Stufe mit einem Ausgangsanschluss der Gatetreibereinheit der nachfolgenden Stufe elektrisch verbunden ist;
für die entlang der ersten Richtung angeordneten Gatetreibereinheiten erste Zeitgebungssteuersignalanschlüsse von Gatetreibereinheiten in ungeradzahligen Stufen elektrisch miteinander verbunden sind, zweite Zeitgebungssteuersignalanschlüsse von Gatetreibereinheiten in geradzahligen Stufen elektrisch miteinander verbunden sind und die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in ungeradzahligen Stufen und die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen mit einem ersten Leitungsanschluss (L1) elektrisch verbunden sind, und
die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in ungeradzahligen Stufen elektrisch miteinander verbunden sind, die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen elektrisch miteinander verbunden sind und die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in ungeradzahligen Stufen und die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen mit einem zweiten Leitungsanschluss (L2) elektrisch verbunden sind.
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Bei der Gatetreibereinheit und der Gatetreiberschaltung gemäß den Ausführungsbeispielen der Offenbarung wird ein Transistor eingespart, während die Stabilität der Schaltung in einem Rücksetzzeitraum gewährleistet wird, wodurch die Fläche, die die Gatetreiberschaltung einnimmt, und die Fläche, die die Gatetreibereinheit einnimmt, verringert und die Breite des Rahmens effektiv verringert werden.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird ein Verfahren zum Treiben einer Gatetreiberschaltung bereitgestellt. Das Verfahren umfasst einen Rücksetzzeitraum und einen Schiebezeitraum.
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In dem Rücksetzzeitraum wird ein Rücksetzsignal in die Rücksetzsignalanschlüsse, den ersten Leitungsanschluss und den zweiten Leitungsanschluss eingegeben.
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In dem Schiebezeitraum wird ein erstes Taktsignal in den ersten Leitungsanschluss eingegeben, und ein zweites Taktsignal wird in den zweiten Leitungsanschluss eingegeben.
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Bei dem Verfahren zum Treiben einer Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung werden entsprechende Signale in verschiedenen Zeiträumen in den ersten Leitungsanschluss und den zweiten Leitungsanschluss eingegeben; in dem Rücksetzzeitraum wird das Rücksetzsignal in die Zeitgebungssteuersignalanschlüsse, die mit dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss elektrisch verbunden sind, eingegeben, um die Schaltung zurückzusetzen und zu stabilisieren; und in dem Schiebezeitraum werden die Taktsignale in die Zeitgebungssteuersignalanschlüsse eingegeben, die mit dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss elektrisch verbunden sind, um Schiebefunktionen jeweiliger Gatetreibereinheiten zu verwirklichen. Bei diesem intelligenten Verfahren zum Eingeben von Signalen ist kein zusätzlicher Transistor vonnöten, wird die Fläche der Gatetreiberschaltung effektiv verringert und wird die Breite für den Rahmen verringert.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird ein weiteres Verfahren zum Treiben einer Gatetreiberschaltung bereitgestellt. Das Verfahren umfasst einen Rücksetzzeitraum und einen Schiebezeitraum.
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In dem Rücksetzzeitraum wird ein Rücksetzsignal in die Rücksetzsignalanschlüsse eingegeben.
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In dem Schiebezeitraum wird das erste Taktsignal in den ersten Taktsignalanschluss eingegeben, und das zweite Taktsignal wird in den zweiten Taktsignalanschluss eingegeben.
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Bei dem Verfahren zum Treiben einer Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung können durch Einführen der Signalumwandlungseinheit, um eine Umwandlung an den Taktsignalen durchzuführen, dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss in verschiedenen Zeiträumen entsprechende Signale bereitgestellt werden und können die getrennten Vorgänge eines Eingebens verschiedener Signale in den ersten Leitungsanschluss und den zweiten Leitungsanschluss in jeweiligen Zeiträumen vermieden werden, wodurch eine der Betrieb einfacher und zweckmäßiger ist; und bei diesem Verfahren kann durch Einführen der Signalumwandlungseinheit bei der Gatetreibereinheit jeder Stufe ein Transistor eingespart werden, wodurch die Fläche der Gatetreiberschaltung effektiv verringert und die Breite des Rahmens verringert wird.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird eine Anzeigevorrichtung bereitgestellt. Die Anzeigevorrichtung umfasst eine Anzeigeregion und eine die Anzeigeregion umgebende Rahmenregion, bei der ein Teil der Rahmenregion auf zumindest einer Seite der Anzeigeregion mit der Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung versehen ist.
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Für die Anzeigevorrichtung gemäß dem Ausführungsbeispiel der Offenbarung weist die Gatetreiberschaltung in der Rahmenregion im Vergleich zu einer herkömmlichen Gatetreiberschaltung eine geringere Größe auf, wodurch die Breite des Rahmens der Anzeigevorrichtung effektiv verringert wird. Außerdem ist im Fall einer begrenzten Breite des Rahmens die Anzeigevorrichtung gemäß dem Ausführungsbeispiel der Offenbarung vorteilhaft bezüglich eines Erzielens einer höheren Auflösung.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 ein Schaltungsdiagramm einer herkömmlichen Gatetreibereinheit;
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2 ein Schaltungsdiagramm einer Gatetreibereinheit gemäß einem Ausführungsbeispiel der Offenbarung;
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3 ein Zeitdiagramm für einen Betrieb der in 2 gezeigten Gatetreibereinheit;
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4 ein schematisches Strukturdiagramm einer Gatetreiberschaltung gemäß einem Ausführungsbeispiel der Offenbarung;
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5 ein Zeitdiagramm für einen Betrieb der in 4 gezeigten Gatetreiberschaltung, falls die Gatetreiberschaltung entlang einer ersten Richtung abtastet;
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6 ein Zeitdiagramm für einen Betrieb der in 4 gezeigten Gatetreiberschaltung, falls die Gatetreiberschaltung entlang einer zweien Richtung abtastet;
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7 ein schematisches Strukturdiagramm einer Gatetreiberschaltung gemäß einem anderen Ausführungsbeispiel der Offenbarung;
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8 ein Schaltungsdiagramm einer Signalumwandlungseinheit der in 7 gezeigten Gatetreiberschaltung;
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9 ein Zeitdiagramm für einen Betrieb der in 7 gezeigten Gatetreiberschaltung, falls die Gatetreiberschaltung entlang einer ersten Richtung abtastet;
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10 ein Zeitdiagramm für einen Betrieb der in 7 gezeigten Gatetreiberschaltung, falls die Gatetreiberschaltung entlang einer zweiten Richtung abtastet;
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11 eine Draufsicht auf eine Anzeigevorrichtung gemäß einem Ausführungsbeispiel der Offenbarung; und
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12 eine Draufsicht auf eine Anzeigevorrichtung gemäß einem weiteren Ausführungsbeispiel der Offenbarung.
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Damit der Zweck, die Merkmale und Vorteile offenkundiger und nachvollziehbarer werden, werden die Ausführungsbeispiele der Offenbarung im Folgenden in Verbindung mit den Zeichnungen ausführlich beschrieben.
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Zum Zweck eines vollkommenen Verständnisses der Offenbarung werden im Folgenden Ausführungsbeispiele ausführlich beschrieben. Die Offenbarung kann zu anderen Ausführungsbeispielen, die sich von den folgenden Ausführungsbeispielen unterscheiden, implementiert werden, und somit ist die Offenbarung nicht auf die folgenden offenbarten Ausführungsbeispiele beschränkt.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird eine Gatetreibereinheit bereitgestellt. Wie in 2 gezeigt ist, umfasst die Gatetreibereinheit einen ersten bis achten Transistor T1–T8, einen ersten Kondensator C1 und einen zweiten Kondensator C2.
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Ein Gate des ersten Transistors T1 ist mit einem ersten Eingangsanschluss Gn – 1/STV1 elektrisch verbunden, eine erste Elektrode des ersten Transistors T1 ist mit einem ersten Abtaststeuersignalanschluss DIR1 elektrisch verbunden, und eine zweite Elektrode des ersten Transistors T1 ist mit einer zweiten Elektrode des zweiten Transistors T2 elektrisch verbunden, die zweite Elektrode des ersten Transistors T1 und die zweite Elektrode des zweiten Transistors T2 sind mit einem Knoten P verbunden.
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Ein Gate des zweiten Transistors T2 ist mit einem zweiten Eingangsanschluss Gn + 1/STV2 elektrisch verbunden, und eine erste Elektrode des zweiten Transistors T2 ist mit einem zweiten Abtaststeuersignalanschluss DIR2 elektrisch verbunden.
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Der erste Abtaststeuersignalanschluss DIR1 und der zweite Abtaststeuersignalanschluss DIR2 sind dazu konfiguriert, eine Eingabe des Signals an dem ersten Eingangsanschluss Gn – 1/STV1 oder des Signals an dem zweiten Eingangsanschluss Gn + 1/STV2 in die Schaltung zu steuern, d. h. das Umschalten der Schaltung zwischen zwei Abtastmodi zu implementieren; und wenn es an eine Anzeigevorrichtung angelegt wird, wird die Auswahl zwischen zwei Abtastrichtungen ermöglicht.
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Unter Bezugnahme auf 2 ist ein Gate des dritten Transistors T3 mit einer zweiten Elektrode des ersten Kondensators C1, d. h. an dem Knoten Q in der Schaltung, elektrisch verbunden; eine erste Elektrode des dritten Transistors T3 ist mit einem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des dritten Transistors T3 ist mit der jeweils zweiten Elektrode des ersten Transistors T1 und des zweiten Transistors T2, d. h. an dem Knoten P in der Schaltung, elektrisch verbunden.
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Ein Gate des vierten Transistors T4 ist mit einem Rücksetzsignalanschluss Reset elektrisch verbunden, eine erste Elektrode des vierten Transistors T4 ist mit dem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des vierten Transistors T4 ist mit der jeweils zweiten Elektrode des ersten Transistors T1 und des zweiten Transistors T2, d. h. an dem Knoten P in der Schaltung, elektrisch verbunden. Der vierte Transistor wird durch ein Rücksetzsignal dahin gehend gesteuert, die Schaltung vor einem Schiebezeitraum zurückzusetzen.
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Ein Gate des fünften Transistors T5 ist mit der jeweils zweiten Elektrode des ersten Transistors T1 und des zweiten Transistors T2, d. h. an dem Knoten P in der Schaltung, elektrisch verbunden; eine erste Elektrode des fünften Transistors T5 ist mit dem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des fünften Transistors T5 ist mit der zweiten Elektrode des ersten Kondensators C1, d. h. an dem Knoten Q in der Schaltung, elektrisch verbunden.
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Ein Gate des sechsten Transistors T6 ist mit der zweiten Elektrode des ersten Kondensators C1, d. h. an dem Knoten Q in der Schaltung, elektrisch verbunden; eine erste Elektrode des sechsten Transistors T6 ist mit dem ersten Potenzial V1 elektrisch verbunden, und die zweite Elektrode des sechsten Transistors ist mit einem Ausgangsanschluss Gn der Gatetreiberschaltung elektrisch verbunden.
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Ein Gate des siebten Transistors T7 ist mit einem zweiten Zeitgebungssteuersignalanschluss F2 elektrisch verbunden; eine erste Elektrode des siebten Transistors T7 ist mit dem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des siebten Transistors T7 ist mit dem Ausgangsanschluss Gn der Gatetreibereinheit elektrisch verbunden.
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Ein Gate des achten Transistors T8 ist mit der jeweils zweiten Elektrode des ersten Transistors T1 und des zweiten Transistors T2, d. h. an dem Knoten P in der Schaltung, elektrisch verbunden; eine erste Elektrode des achten Transistors T8 ist mit einem ersten Zeitgebungssteuersignalanschluss F1 elektrisch verbunden, und eine zweite Elektrode des achten Transistors T8 ist mit dem Ausgangsanschluss Gn der Gatetreibereinheit elektrisch verbunden.
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Eine erste Elektrode des ersten Kondensators C1 ist mit der ersten Elektrode des achten Transistors T8, d. h. dem ersten Zeitgebungssteuersignalanschluss F1, elektrisch verbunden; und die zweite Elektrode des ersten Kondensators C1 ist mit dem Gate des dritten Transistors T3, d. h. an dem Knoten Q in der Schaltung, elektrisch verbunden.
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Eine erste Elektrode des zweiten Kondensators C2 ist mit der jeweils zweiten Elektrode des ersten Transistors T1 und des zweiten Transistors T2, d. h. an dem Knoten P in der Schaltung, elektrisch verbunden; und eine zweite Elektrode des zweiten Kondensators C2 ist mit dem Ausgangsanschluss Gn der Gatetreibereinheit elektrisch verbunden.
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Ferner sind der vorgenannte erste bis achte Transistor T1–T8 Transistoren vom N-Typ (NMOS), und das erste Potenzial V1 ist ein niedriges Potenzial.
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Bei der Gatetreibereinheit gemäß dem Ausführungsbeispiel der Offenbarung kann in einem Rücksetzzeitraum ein Rücksetzsignal in den ersten Zeitgebungssteuersignalanschluss F1 und den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben werden, d. h. sobald der vierte Transistor T4 eingeschaltet wird und die Schaltung zurücksetzen soll, wird das Rücksetzsignal eingegeben. Nachdem der Rücksetzzeitraum abgeschlossen ist, d. h. nachdem der vierte Transistor T4 ausgeschaltet ist, wird ein erstes Taktsignal in den ersten Zeitgebungssteuersignalanschluss F1 eingegeben, und ein zweites Taktsignal wird in den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben, wobei das zweite Taktsignal ein zu dem ersten Taktsignal entgegengesetztes (engl.: reverse) Signal ist.
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Das Umschalten von dem Rücksetzsignal zu dem Taktsignal an dem ersten Zeitgebungssteuersignalanschluss F1 oder an dem zweiten Zeitgebungssteuersignalanschluss F2 erfolgt augenblicklich oder nicht-augenblicklich. Wie in 3 gezeigt ist, wird in einem Rücksetzzeitraum R während eines Rahmens das Rücksetzsignal in den Rücksetzsignalanschluss Reset, den ersten Zeitgebungssteuersignalanschluss F1 und den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben; und in einem Schiebezeitraum S während eines Rahmens wird das erste Taktsignal in den ersten Zeitgebungssteuersignalanschluss F1 eingegeben, und das zweite Taktsignal wird in den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben, wobei das zweite Taktsignal ein zu dem ersten Taktsignal entgegengesetztes Signal ist. Zwischen dem Rücksetzzeitraum und dem Schiebezeitraum liegt ein Intervall vor, und während dieses Intervalls wird ein niedriges Potenzial in den Rücksetzsignalanschluss Reset, den ersten Zeitgebungssteuersignalanschluss F1 und den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben. Gemäß anderen Ausführungsbeispielen der Offenbarung liegt zwischen dem Rücksetzzeitraum und dem Schiebezeitraum eventuell kein Intervall vor, d. h. die Gatetreibereinheit tritt sofort nachdem der Rücksetzzeitraum R abgeschlossen ist in den Schiebezeitraum S1 ein.
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3 zeigt ein Zeitdiagramm für jeweilige Anschlüsse der in 2 gezeigten Gatetreibereinheit, d. h. ein Zeitdiagramm, bei dem in den ersten Abtaststeuersignalanschluss DIR1 ein hohes Potenzial eingegeben wird, in den zweiten Abtaststeuersignalanschluss DIR2 ein niedriges Potenzial eingeben wird und das erste Potenzial V1 ein niedriges Potenzial ist, d. h. ein Signal wird an dem ersten Eingangsanschluss Gn – 1/STV1 in die Schaltung eingegeben. Alternativ dazu ist es bei anderen Ausführungsbeispielen der Offenbarung auch denkbar, ein niedriges Potenzial an den ersten Abtaststeuersignalanschluss DIR1 anzulegen und ein hohes Potenzial an den zweiten Abtaststeuersignalanschluss DIR2 anzulegen, d. h. ein Signal wird an dem zweiten Eingangsanschluss Gn + 1/STV2 in die Schaltung eingegeben.
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Unter fortgesetzter Bezugnahme auf 3 wird in dem Rücksetzzeitraum R das Rücksetzsignal in den Rücksetzsignalanschluss Reset, den ersten Zeitgebungssteuersignalanschluss F1 und den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben, und das Rücksetzsignal befindet sich auf dem hohen Potenzial. In diesem Fall werden der vierte Transistor T4 und der siebte Transistor T7 eingeschaltet. Durch den vierten Transistor T4 wird das niedrige Potenzial, das durch das erste Potenzial V1 bereitgestellt wird, in den Knoten P der Schaltung eingegeben, und dadurch wird die Schaltung zurückgesetzt.
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Durch den siebten Transistor T7 wird das durch das erste Potenzial V1 bereitgestellte niedrige Potenzial in den Ausgangsanschluss Gn der Gatetreibereinheit eingegeben. Die erste Elektrode des ersten Kondensators C1 ist mit dem ersten Zeitgebungssteuersignalanschluss F1, der sich zu diesem Zeitpunkt auf einem hohen Potenzial befindet, elektrisch verbunden, und somit beginnt der erste Kondensator C1 geladen zu werden.
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In dem Schiebezeitraum S wird das erste Taktsignal in den ersten Zeitgebungssteuersignalanschluss F1 eingegeben, das zweite Taktsignal wird in den zweiten Zeitgebungssteuersignalanschluss F2 eingegeben, und ein Eingangssignal, das sich auf einem hohen Potenzial befindet, wird in den ersten Eingangsanschluss Gn – 1/STV1 eingegeben. Der erste Transistor T1 wird eingeschaltet, und das hohe Potenzial an dem ersten Abtaststeuersignalanschluss DIR1 wird in den Knoten P eingegeben. Der achte Transistor T8 wird eingeschaltet, und das erste Taktsignal an dem ersten Zeitgebungssteuersignalanschluss F1 wird in den Ausgangsanschluss Gn der Gatetreibereinheit eingegeben; gleichzeitig wird das zweite Taktsignal an dem zweiten Zeitgebungssteuersignalanschluss F2, das sich auf einem hohen Potenzial befindet, in das Gate des siebten Transistors T7 eingegeben, und der siebte Transistor T7 wird eingeschaltet, um das durch das erste Potenzial bereitgestellte niedrige Potenzial in den Ausgangsanschluss Gn der Gatetreibereinheit einzugeben. In diesem Fall befinden sich sowohl das erste Taktsignal als auch das erste Potenzial auf einem niedrigen Potenzial, und der Ausgangsanschluss Gn der Gatetreibereinheit gibt ein Signal auf niedrigem Potenzial aus. Die erste Elektrode des zweiten Kondensators C2 ist mit dem Knoten P, der sich auf einem hohen Potenzial befindet, elektrisch verbunden, und die zweite Elektrode des zweiten Kondensators C2 ist mit dem Ausganganschluss Gn der Gatetreibereinheit, der sich auf einem niedrigen Potenzial befindet, elektrisch verbunden, und somit wird der zweite Kondensator C2 geladen.
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Unter fortgesetzter Bezugnahme auf den in 3 gezeigten Schiebezeitraum S wird, nachdem das in den ersten Eingangsanschluss Gn – 1/STV1 eingegebene Signal zu einem niedriges Potenzial wechselt, der erste Transistor T1 ausgeschaltet, das hohe Potenzial wird aufgrund der Entladung des zweiten Kondensators C2 auf dem Knoten P gehalten, der achte Transistor T8 wird eingeschaltet, und das erste Taktsignal an dem ersten Zeitgebungssteuersignalanschluss F1 wird in den Ausgangsanschluss Gn der Gatetreibereinheit eingegeben; unterdessen wird das zweite Taktsignal an dem zweiten Zeitgebungssteuersignalanschluss F2, der sich auf dem niedrigen Potenzial befindet, in das Gate des siebten Transistors T7 eingegeben, und der siebte Transistor T7 wird ausgeschaltet, was sich nicht auf die Ausgabe an dem Ausgangsanschluss Gn der Gatetreibereinheit auswirkt; unterdessen wird das niedrige Potenzial auf dem Knoten Q gehalten, und der dritte Transistor T3 und der sechste Transistor T6 werden ausgeschaltet, was sich ebenfalls nicht auf die Ausgabe an dem Ausgangsanschluss Gn der Gatetreibereinheit auswirkt; zu diesem Zeitpunkt befindet sich das erste Taktsignal auf dem hohen Potenzial, somit gibt der Ausgangsanschluss Gn der Gatetreibereinheit ein Signal auf dem hohen Potenzial aus; d. h. in dem Schiebezeitraum verschiebt die Gatetreibereinheit das hohe Potenzial des Eingangssignals zu dem Ausgangsanschluss Gn zum Ausgeben.
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Im Vergleich zu einer herkömmlichen Gatetreibereinheit wird bei der Gatetreibereinheit gemäß dem Ausführungsbeispiel der Offenbarung ein Transistor eingespart, während gleichzeitig die Stabilität der Schaltung in dem Rücksetzzeitraum gewährleistet wird, wodurch die Struktur der Schaltung vereinfacht, die durch die Gatetreibereinheit eingenommene Fläche und die durch die Gatetreiberschaltung eingenommene Fläche verringert werden und die Breite des Rahmens effektiv verringert wird.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird eine Gatetreiberschaltung bereitgestellt. Die Gatetreiberschaltung umfasst mehrere Gatetreibereinheiten gemäß dem Ausführungsbeispiel der Offenbarung, die entlang einer ersten Richtung angeordnet sind. Der Fall von drei Gatetreibereinheiten wird als Beispiel genommen, um die Gatetreiberschaltung zu beschreiben.
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Für die entlang der ersten Richtung angeordneten Gatetreibereinheiten ist ein Ausgangsanschluss einer Gatetreibereinheit einer vorhergehenden Stufe mit einem ersten Eingangsanschluss einer Gatetreibereinheit einer nachfolgenden Stufe elektrisch verbunden, und ein zweiter Eingangsanschluss einer Gatetreibereinheit einer vorhergehenden Stufe ist mit einem Ausgangsanschluss einer Gatetreibereinheit einer nachfolgenden Stufe elektrisch verbunden. In 4 sind die entlang der ersten Richtung angeordneten drei Gatetreibereinheiten P1, P2 bzw. P3.
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Ein Ausgangsanschluss G1 der Gatetreibereinheit P1 der ersten Stufe ist mit einem ersten Eingangsanschluss P2-IN1 der Gatetreibereinheit P2 der zweiten Stufe elektrisch verbunden, und ein Ausgangsanschluss G2 der Gatetreibereinheit P2 der zweiten Stufe ist mit einem ersten Eingangsanschluss P3-IN1 der Gatetreibereinheit P3 der dritten Stufe elektrisch verbunden. Mit anderen Worten sind für die entlang der ersten Richtung angeordneten Gatetreibereinheiten Ausgangsanschlüsse von Gatetreibereinheiten einer vorhergehenden Stufe mit ersten Eingangsanschlüssen jeweiliger Gatetreibereinheiten einer nachfolgenden Stufe elektrisch verbunden, und somit wird ein Treibersignal durch die Gatetreibereinheiten Stufe um Stufe entlang der ersten Richtung übertragen.
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Ein zweiter Eingangsanschluss P1-IN2 der Gatetreibereinheit P1 der ersten Stufe ist mit einem Ausgangsanschluss G2 der Gatetreibereinheit P2 der zweiten Stufe elektrisch verbunden, und ein zweiter Eingangsanschluss P2-IN2 ist mit einem Ausgangsanschluss G3 der Gatetreibereinheit P3 der dritten Stufe elektrisch verbunden. Mit anderen Worten sind für die entlang der ersten Richtung angeordneten Gatetreibereinheiten Ausgangsanschlüsse von Gatetreibereinheiten nachfolgender Stufen mit zweiten Eingangsanschlüssen jeweiliger Gatetreibereinheiten vorhergehender Stufen elektrisch verbunden, und somit wird ein Treibersignal durch die Gatetreibereinheiten Stufe um Stufe entlang einer zu der ersten Richtung entgegengesetzten Richtung übertragen.
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Für die entlang der ersten Richtung angeordneten Gatetreibereinheiten sind erste Zeitgebungssteuersignalanschlüsse von Gatetreibereinheiten in den ungeradzahligen Stufen elektrisch miteinander verbunden, sind die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen elektrisch miteinander verbunden und die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in den ungeradzahligen Stufen und die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen sind mit einem ersten Leitungsanschluss elektrisch verbunden. Unter fortgesetzter Bezugnahme auf 4 sind für die entlang der ersten Richtung angeordneten Gatetreibereinheiten die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheit P1 der ersten Stufe und der Gatetreibereinheit P3 der dritten Stufe elektrisch miteinander verbunden, und der zweite Zeitgebungssteuersignalanschluss der Gatetreibereinheit P2 der zweiten Stufe und die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheit P1 der ersten Stufe und der Gatetreibereinheit P3 der dritten Stufe sind mit dem ersten Leitungsanschluss L1 elektrisch verbunden.
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Die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in ungeradzahligen Stufen sind elektrisch miteinander verbunden, die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen sind elektrisch miteinander verbunden, und die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in ungeradzahligen Stufen und die ersten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheiten in geradzahligen Stufen sind mit einem zweiten Leitungsanschluss elektrisch verbunden. Unter fortgesetzter Bezugnahme auf 4 sind für die entlang der ersten Richtung angeordneten Gatetreibereinheiten die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheit P1 der ersten Stufe und der Gatetreibereinheit P3 der dritten Stufe elektrisch miteinander verbunden, und der erste Zeitgebungssteuersignalanschluss der Gatetreibereinheit P2 der ersten Stufe und die zweiten Zeitgebungssteuersignalanschlüsse der Gatetreibereinheit P1 der ersten Stufe und der Gatetreibereinheit P3 der dritten Stufe sind mit dem zweiten Leitungsanschluss L2 elektrisch verbunden.
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5 und 6 zeigen Zeitdiagramme für die in 4 gezeigte Gatetreiberschaltung. Ein erstes Abtaststeuersignal wird in den ersten Abtaststeuersignalanschluss DIR1 eingegeben, ein zweites Abtaststeuersignal wird in den zweiten Abtaststeuersignalanschluss DIR2 eingegeben, und das erste Potenzial V1 ist ein niedriges Potenzial; und die Gatetreiberschaltung kann entlang der ersten Richtung oder der zweiten Richtung getrieben werden, wobei die zweite Richtung zu der ersten Richtung entgegengesetzt ist.
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5 ist ein Zeitdiagramm eines Treibens entlang einer ersten Richtung. Wie in 5 gezeigt ist, wird ein hohes Potenzial in den ersten Abtaststeuersignalanschluss DIR1 eingegeben, ein niedriges Potenzial wird in den zweiten Abtaststeuersignalanschluss DIR2 eingegeben, und erste Transistoren für Gatetreibereinheiten jeweiliger Stufen werden eingeschaltet, um ursprüngliche Signale für die Gatetreibereinheiten jeweiliger Stufen einzugeben. In einem Rücksetzzeitraum R wird das Rücksetzsignal in den Rücksetzsignalanschluss Reset, dem ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 eingegeben; wie für den in 3 gezeigten Rücksetzzeitraum R beschrieben ist, befindet sich das Rücksetzsignal auf dem hohen Potenzial, werden vierte Transistoren T4 der Gatetreibereinheiten jeweiliger Stufen eingeschaltet, um die ganze Gatetreiberschaltung zurückzusetzen, und geben Ausgangsanschlüsse der Gatetreibereinheiten jeweiliger Stufen allesamt Signale auf niedrigem Potenzial aus.
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In einem Schiebezeitraum S wird ein erstes Taktsignal in den ersten Leitungsanschluss L1 eingegeben, ein zweites Taktsignal wird in den zweiten Leitungsanschluss L2 eingegeben, und ein ursprüngliches Signal wird in einen ersten Eingangsanschluss einer ersten der Gatetreibereinheiten entlang der ersten Richtung eingegeben, d. h. das ursprüngliche Signal wird in den ersten Eingangsanschluss P1-IN1 der Gatetreibereinheit P1 der ersten Stufe entlang der ersten Richtung eingegeben. Falls sich das ursprüngliche Signal auf dem hohen Potenzial befindet, wie für den in 3 gezeigten Schiebezeitraum S beschrieben ist, verschiebt die Gatetreibereinheit P1 der ersten Stufe entlang der ersten Richtung das hohe Potenzial des ursprünglichen Signals und gibt dasselbe aus, d. h. der Ausgangsanschluss G1 der Gatetreibereinheit P1 der ersten Stufe gibt das Signal auf dem hohen Potenzial aus, wenn das Potenzial des ursprünglichen Signals zu dem niedrigen Potenzial wechselt. Gemäß obigen Schritten geben die Gatetreibereinheit P2 der zweiten Stufe und die Gatetreibereinheit P3 der dritten Stufe entlang der ersten Richtung Signale wiederum auf hohem Potenzial aus, d. h. die Gatetreibereinheiten werden wiederum entlang der ersten Richtung getrieben.
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6 ist ein Zeitdiagramm eines Treibens entlang einer zweiten Richtung. Wie in 6 gezeigt ist, wird das niedrige Potenzial in den ersten Abtaststeueranschluss DIR1 eingegeben, das hohe Potenzial wird in den zweiten Abtaststeueranschluss DIR2 eingegeben, und zweite Transistoren für Gatetreibereinheiten jeweiliger Stufen werden eingeschaltet, um die ursprünglichen Signale für Gatetreibereinheiten jeweiliger Stufen einzugeben. In einem Rücksetzzeitraum R wird das Rücksetzsignal in den Rücksetzsignalanschluss Reset, den ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 eingegeben; wie für den in 3 gezeigten Rücksetzzeitraum R beschrieben ist, befindet sich in diesem Fall das Rücksetzsignal auf dem hohen Potenzial, die vierten Transistoren T4 der Gatetreibereinheiten jeweiliger Stufen werden eingeschaltet, um die gesamte Gatetreiberschaltung zurückzusetzen, und die Ausgangsanschlüsse der Gatetreibereinheiten jeweiliger Stufen geben allesamt Signale auf dem niedrigen Potenzial aus.
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In einem Schiebezeitraum S wird ein erstes Taktsignal in den ersten Leitungsanschluss L1 eingegeben, ein zweites Taktsignal wird in den zweiten Leitungsanschluss L2 eingegeben, und ein ursprüngliches Signal wird in einen zweiten Eingangsanschluss einer ersten der Gatetreibereinheiten entlang der zweiten Richtung eingegeben, d. h. das ursprüngliche Signal wird in den zweiten Eingangsanschluss P3-IN1 der Gatetreibereinheit P3 der ersten Stufe entlang der zweiten Richtung eingegeben. Falls sich das ursprüngliche Signal auf dem hohen Potenzial befindet, unterscheidet sich dieser Fall von dem in 3 gezeigten Schiebezeitraum S lediglich darin, dass das ursprüngliche Signal in einen anderen Anschluss eingegeben wird, und der Betrieb der Gatetreibereinheit P3 in dem Schiebezeitraum ist derselbe wie der in 3 gezeigte, und somit verschiebt die Gatetreibereinheit P3 der ersten Stufe entlang der zweiten Richtung das hohe Potenzial des ursprünglichen Signals und gibt dasselbe aus, d. h. der Ausgangsanschluss G3 der Gatetreibereinheit P3 gibt das Signal auf dem hohen Potenzial aus, wenn das Potenzial des ursprünglichen Signals zu dem niedrigen Potenzial wechselt. Gemäß obigen Schritten geben die Gatetreibereinheit P2 der zweiten Stufe und die Gatetreibereinheit P1 der dritten Stufe entlang der zweiten Richtung Signale wiederum auf dem hohen Potenzial aus, d. h. die Gatetreibereinheiten werden wiederum entlang der zweiten Richtung getrieben.
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Bei dem Verfahren zum Treiben der Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung werden entsprechende Signale in den ersten Leitungsanschluss und den zweiten Leitungsanschluss in verschiedenen Zeiträumen eingegeben; in dem Rücksetzzeitraum wird das Rücksetzsignal in die Zeitgebungssteuersignalanschlüsse, die mit dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss elektrisch verbunden sind, eingegeben, um die Schaltung zurückzusetzen und zu stabilisieren; und in dem Schiebezeitraum werden die Taktsignale in die Zeitgebungssteuersignalanschlüsse, die mit dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss elektrisch verbunden sind, eingegeben, um Schiebefunktionen jeweiliger Gatetreiberschaltungen zu verwirklichen. Bei diesem intelligenten Verfahren zum Eingeben von Signalen wird kein zusätzlicher Transistor benötigt, wird die Fläche der Gatetreiberschaltung effektiv verringert und wird die Breite für den Rahmen verringert.
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Gemäß einem Ausführungsbeispiel der Offenbarung wird eine weitere Gatetreiberschaltung bereitgestellt. Neben mehreren Gatetreibereinheiten, die entlang der ersten Richtung angeordnet sind, umfasst die Gatetreiberschaltung ferner eine Signalumwandlungseinheit. 7 zeigt schematisch die Verbindung zwischen der Signalumwandlungseinheit und den in Kaskade geschalteten Gatetreibereinheiten.
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Wie in 7 gezeigt ist, sind Verbindungen zwischen den Gatetreibereinheiten jeweiliger Stufen dieselben wie die in 4 gezeigten, der erste Leitungsanschluss L1 und der zweite Leitungsanschluss L2 sind mit zwei Ausgangsanschlüssen der Signalumwandlungseinheit elektrisch verbunden, und die Signalumwandlungseinheit umfasst ferner: einen ersten Taktsignalanschluss CLK1, einen zweiten Taktsignalanschluss CLK2, einen Rücksetzsignalanschluss und ein erstes Potenzial. Mit anderen Worten wird ein in den ersten Taktsignalanschluss CLK1 eingegebenes Taktsignal durch die Signalumwandlungseinheit umgewandelt und anschließend direkt an den ersten Leitungsanschluss L1 ausgegeben, und ein in den zweiten Taktsignalanschluss CLK2 eingegebenes Taktsignal wird durch die Signalumwandlungseinheit umgewandelt und direkt an den zweiten Leitungsanschluss L2 ausgegeben, somit besteht kein Bedarf daran, verschiedene Signale in verschiedenen Zeiträumen in den ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 einzugeben.
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8 zeigt eine Schaltung für die in 7 gezeigte Signalumwandlungseinheit. Wie in 8 gezeigt ist, umfasst die Signalumwandlungseinheit einen neunten bis vierzehnten Transistor T9–T14.
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Ein Gate und eine erste Elektrode des neunten Transistors sind mit dem Rücksetzsignalanschluss Reset elektrisch verbunden, und eine zweite Elektrode des neunten Transistors T9 ist mit dem ersten Leitungsanschluss L1 elektrisch verbunden.
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Ein Gate und eine erste Elektrode des zehnten Transistors T10 sind mit dem Rücksetzsignalanschluss Reset elektrisch verbunden, und eine zweite Elektrode des zehnten Transistors T10 ist mit dem zweiten Leitungsanschluss L2 elektrisch verbunden.
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Ein Gate und eine erste Elektrode des elften Transistors T11 sind mit einem ersten Taktsignalanschluss CLK1 elektrisch verbunden, und eine zweite Elektrode des elften Transistors T11 ist mit dem ersten Leitungsanschluss L1 elektrisch verbunden.
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Ein Gate des zwölften Transistors T12 ist mit dem ersten Taktsignalanschluss CLK1 elektrisch verbunden, eine erste Elektrode des zwölften Transistors T12 ist mit dem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des zwölften Transistors T12 ist mit dem zweiten Leitungsanschluss L2 elektrisch verbunden.
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Ein Gate eines dreizehnten Transistors T13 ist mit einem zweiten Taktsignalanschluss CLK2 elektrisch verbunden, eine erste Elektrode des dreizehnten Transistors T13 ist mit dem ersten Potenzial V1 elektrisch verbunden, und eine zweite Elektrode des dreizehnten Transistors T13 ist mit dem ersten Leitungsanschluss L1 elektrisch verbunden.
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Ein Gate und eine erste Elektrode des vierzehnten Transistors T14 sind mit dem zweiten Taktsignalanschluss CLK2 elektrisch verbunden, und eine zweite Elektrode des vierzehnten Transistors T14 ist mit dem zweiten Leitungsanschluss L2 elektrisch verbunden.
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Ferner sind der neunte Transistor T9 bis zu dem vierzehnten Transistor T14 Transistoren vom N-Typ (NMOS), und das erste Potenzial ist ein niedriges Potenzial.
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Falls sich das erste Taktsignal und das zweite Taktsignal, die in die Signalumwandlungseinheit eingegeben werden, auf einem niedrigen Potenzial befinden, werden der elfte Transistor T11 bis zu dem vierzehnten Transistor T14 allesamt ausgeschaltet, ein in den Rücksetzsignalanschluss Reset eingegebenes Rücksetzsignal wird direkt an den ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 übertragen. Falls das erste Taktsignal entgegengesetzt zu dem zweiten Taktsignal ist, werden der elfte Transistor T11 und der zwölfte Transistor T12 eingeschaltet und der dreizehnte Transistor T13 und der vierzehnte Transistor T14 ausgeschaltet, oder der elfte Transistor T11 und der zwölfte Transistor T12 werden ausgeschaltet und der dreizehnte Transistor T13 und der vierzehnte Transistor T14 eingeschaltet. Falls der elfte Transistor T11 bis zu dem vierzehnten Transistor T14 allesamt Transistoren vom N-Typ sind, werden lediglich die Transistoren, für die das Gate mit einem Taktsignal auf hohem Potenzial verbunden ist, eingeschaltet. In diesem Fall kann das Signal auf dem hohen Potenzial durch den im Einschaltzustand befindlichen Transistor, dessen erste Elektrode mit dem Gate elektrisch verbunden ist, an den ersten Leitungsanschluss L1 oder den zweiten Leitungsanschluss L2 übertragen werden, und durch einen weiteren im Einschaltzustand befindlichen Transistor, dessen erste Elektrode mit dem ersten Potenzial elektrisch verbunden ist, wird das Niedrigpotenzialsignal auf dem ersten Potenzial an den anderen Leitungsanschluss übertragen, was äquivalent zu dem Fall ist, bei dem das Taktsignal auf dem niedrigen Potenzial ebenfalls an den ersten Leitungsanschluss L1 oder den zweiten Leitungsanschluss L2 übertragen wird.
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Falls sich das erste Taktsignal auf dem niedrigen Potenzial befindet und sich das zweite Taktsignal auf dem hohen Potenzial befindet, werden der elfte Transistor T11 und der zwölfte Transistor T12 eingeschaltet und der dreizehnte Transistor T13 und der vierzehnte Transistor T14 ausgeschaltet. Durch den elften Transistor T11 wird das erste Taktsignal auf dem hohen Potenzial an den ersten Leitungsanschluss L1 übertragen, und durch den zwölften Transistor T12 wird das niedrige Potenzial in den zweiten Leitungsanschluss L2 eingegeben, was äquivalent zu dem Fall ist, bei dem das zweite Taktsignal auf dem niedrigen Potenzial zu diesem Zeitpunkt an den zweiten Leitungsanschluss L2 übertragen wird.
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Falls sich das erste Taktsignal auf dem hohen Potenzial befindet und sich das zweite Taktsignal auf dem niedrigen Potenzial befindet, werden der elfte Transistor T11 und der zwölfte Transistor T12 ausgeschaltet und der dreizehnte Transistor T13 und der vierzehnte Transistor T14 eingeschaltet. Durch den vierzehnten Transistor T14 wird das zweite Taktsignal auf dem hohen Potenzial an den zweiten Leitungsanschluss L2 übertragen, und durch den dreizehnten Transistor wird das niedrige Potenzial in den ersten Leitungsanschluss L1 eingegeben, was äquivalent zu dem Fall ist, bei dem das erste Taktsignal auf dem niedrigen Potenzial zu diesem Zeitpunkt an den ersten Leitungsanschluss L1 übertragen wird.
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Deshalb ist es bei der Signalumwandlungseinheit lediglich nötig, das erste Taktsignal und das zweite Taktsignal bereitzustellen, um zu bewirken, dass die Signale, die durch den ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 eingegeben werden, die Anforderung der Schaltung erfüllen, d. h. es ist nicht nötig, in den ersten Leitungsanschluss L1 und den zweiten Leitungsanschluss L2 verschiedene Signale in verschiedenen Zeiträumen einzugeben.
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9 und 10 zeigen Zeitdiagramme für die in 7 gezeigte Gatetreiberschaltung. Ein erstes Abtaststeuersignal wird in den ersten Abtaststeueranschluss DIR1 eingegeben, ein zweites Abtaststeuersignal wird in den zweiten Abtaststeueranschluss DIR2 eingegeben, und das erste Potenzial V1 befindet sich auf einem niedrigen Potenzial; und die Gatetreiberschaltung kann entlang der ersten Richtung oder der zweiten Richtung getrieben werden, wobei die zweite Richtung zu der ersten Richtung entgegengesetzt ist.
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9 ist ein Zeitdiagramm eines Treibens entlang einer ersten Richtung. Wie in 9 gezeigt ist, wird das hohe Potenzial in den ersten Abtaststeueranschluss DIR1 eingegeben, das niedrige Potenzial wird in den zweiten Abtaststeueranschluss DIR2 eingegeben, und erste Transistoren für Gatetreibereinheiten jeweiliger Stufen werden eingeschaltet, um ursprüngliche Signale für die Gatetreibereinheiten jeweiliger Stufen einzugeben. In den Rücksetzzeitraum R wird das Rücksetzsignal in den Rücksetzsignalanschluss Reset eingegeben. Wie für den in 3 gezeigten Rücksetzzeitraum R beschrieben ist, befindet sich das Rücksetzsignal zu diesem Zeitpunkt auf dem hohen Potenzial, werden vierte Transistoren T4 für die Gatetreibereinheiten jeweiliger Stufen ausgeschaltet, wird die gesamte Gatetreiberschaltung zurückgesetzt und geben Ausgangsanschlüsse der Gatetreibereinheiten allesamt Signale auf dem niedrigen Potenzial aus.
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Das erste Taktsignal wird in den ersten Taktsignalanschluss CLK1 eingegeben und wird über die Signalumwandlungseinheit an den ersten Leitungsanschluss L1 übertragen; und das zweite Taktsignal wird in den zweiten Taktsignalanschluss CLK2 eingegeben und wird über die Signalumwandlungseinheit an den zweiten Leitungsanschluss L2 übertragen. Ein ursprüngliches Signal wird in den ersten Eingangsanschluss der ersten der Gatetreiberschaltungen entlang der ersten Richtung eingegeben, d. h. das ursprüngliche Signal wird in den ersten Eingangsanschluss P1-IN1 der Gatetreibereinheit P1 der ersten Stufe entlang der ersten Richtung eingegeben. Falls sich das ursprüngliche Signal auf dem hohen Potenzial befindet, die für den in 3 gezeigten Schiebezeitraum S beschrieben ist, verschiebt die Gatetreibereinheit P1 der ersten Stufe entlang der ersten Richtung das ursprüngliche Signal und gibt es auf einem hohen Potenzial aus, d. h. der Ausgangsanschluss G1 der Gatetreibereinheit P1 der ersten Stufe gibt das Signal auf dem hohen Potenzial aus, wenn das ursprüngliche Signal zu dem niedrigen Potenzial wechselt. Gemäß obigen Schritten geben die Gatetreibereinheit P2 der zweiten Stufe und die Gatetreibereinheit P3 der dritten Stufe entlang der ersten Richtung Signale wiederum auf dem hohen Potenzial aus, d. h. die Gatetreibereinheiten werden wiederum entlang der ersten Richtung getrieben.
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10 ist ein Zeitdiagramm eines Treibens entlang einer zweiten Richtung. Wie in 6 gezeigt ist, wird ein Signal auf dem niedrigen Potenzial in den ersten Abtaststeueranschluss DIR1 eingegeben, ein Signal auf dem hohen Potenzial wird in den zweiten Abtaststeueranschluss DIR2 eingegeben und zweite Transistoren für Gatetreibereinheiten jeweiliger Stufen werden eingeschaltet, um ursprüngliche Signale für die Gatetreibereinheiten jeweiliger Stufen einzugeben. In einem Rücksetzzeitraum R wird das Rücksetzsignal in den Rücksetzsignalanschluss Reset eingegeben. Wie für den in 3 gezeigten Rücksetzzeitraum R beschrieben ist, befindet sich das Rücksetzsignal zu diesem Zeitpunkt auf dem hohen Potenzial, werden vierte Transistoren T4 für die Gatetreibereinheiten jeweiliger Stufen eingeschaltet, wird die gesamte Gatetreiberschaltung zurückgesetzt und geben Ausgangsanschlüsse der Gatetreibereinheiten jeweiliger Stufen allesamt Signale auf dem niedrigen Potenzial aus.
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In einem Schiebezeitraum S wird das erste Taktsignal in dem ersten Taktsignalanschluss CLK1 eingegeben und über die Signalumwandlungseinheit an den ersten Leitungsanschluss L1 übertragen; das zweite Taktsignal wird in den zweiten Taktsignalanschluss CLK2 eingegeben und über die Signalumwandlungseinheit an den zweiten Leitungsanschluss L2 übertragen. Ein ursprüngliches Signal wird in den zweiten Eingangsanschluss der ersten der Gatetreibereinheiten entlang der zweiten Richtung eingegeben, d. h. das ursprüngliche Signal wird in den zweiten Eingangsanschluss P3-IN1 der Gatetreibereinheit P3 der ersten Stufe entlang der zweiten Richtung eingegeben. Falls sich das ursprüngliche Signal auf dem hohen Potenzial befindet, unterscheidet sich dieser Fall von dem in 3 gezeigten Schiebezeitraum S lediglich darin, dass das ursprüngliche Signal in einen anderen Anschluss eingegeben wird, und der Betrieb der Gatetreibereinheit P3 in dem Schiebezeitraum ist derselbe wie der in 3 gezeigte, somit verschiebt die Gatetreibereinheit P3 der ersten Stufe entlang der zweiten Richtung das ursprüngliche Signal und gibt es auf dem hohen Potenzial aus, d. h. der Ausgangsanschluss G3 der Gatetreibereinheit P3 gibt das Signal auf dem hohen Potenzial aus, wenn das ursprüngliche Signal zu dem niedrigen Potenzial wechselt. Gemäß obigen Schritten geben die Gatetreibereinheit P2 der zweiten Stufe und die Gatetreibereinheit P1 der dritten Stufe entlang der zweiten Richtung Signale wiederum auf dem hohen Potenzial aus, d. h. die Gatetreibereinheiten werden wiederum entlang der zweiten Richtung getrieben.
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Bei dem Verfahren zum Treiben der Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung können durch Einführen der Signalumwandlungseinheit, um an den Taktsignalen eine Umwandlung vorzunehmen, dem ersten Leitungsanschluss und dem zweiten Leitungsanschluss in verschiedenen Zeiträumen entsprechende Signale bereitgestellt werden, können die separaten Operationen, um verschiedene Signale in jeweiligen Zeiträumen in den ersten Leitungsanschluss und den zweiten Leitungsanschluss einzugeben, vermieden werden, und somit ist ein Betrieb einfacher und zweckmäßiger; und bei diesem Verfahren kann durch Einführen der Signalumwandlungseinheit bei der Gatetreibereinheit jeder Stufe ein Transistor eingespart werden, wodurch die Fläche der Gatetreiberschaltung effektiv verringert und die Breite des Rahmens verringert werden.
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Gemäß der Offenbarung wird eine Anzeigevorrichtung bereitgestellt. Die Anzeigevorrichtung umfasst: eine Anzeigeregion und eine die Anzeigeregion umgebende Rahmenregion, wobei ein Teil der Rahmenregion auf zumindest einer Seite der Anzeigeregion mit einer Gatetreiberschaltung gemäß dem Ausführungsbeispiel der Offenbarung versehen ist. Wie in 11 und 12 gezeigt ist, umfasst die Anzeigevorrichtung die Anzeigeregion 11 und die die Anzeigeregion umgebende Rahmenregion 12. Wie in 11 gezeigt ist, ist ein Teil der Rahmenregion 12 auf einer Seite der Anzeigeregion 11 mit einer Gatetreiberschaltung 13 versehen, d. h. die Anzeigevorrichtung wird von einer einzigen Seite aus getrieben. Wie in 12 gezeigt ist, ist die Rahmenregion 12 auf zwei Seiten der Anzeigeregion 11 mit Gatetreiberschaltungen 13a und 13b versehen, d. h. die Anzeigevorrichtung wird von zwei Seiten aus getrieben. Neben einem Bereitstellen einer Gatetreiberschaltung zum Treiben von einer einzigen Seite aus und einem Bereitstellen einer Gatetreiberschaltung auf jeder Seite zum Treiben von zwei Seiten aus können auf einer Seite mehrere Gatetreiberschaltungen vorgesehen sein, oder es können in der Rahmenregion auf anderen Seiten Gatetreiberschaltungen vorgesehen sein.
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Wie in 11 und 12 gezeigt ist, umfasst die Anzeigeregion 11 ferner mehrere Abtastleitungen 14, mehrere Datenleitungen 15 und eine Arraypixelregion 16, die von den Abtastleitungen 14 und den Datenleitungen 15 umgeben ist, wobei ein Ausgangsanschluss einer Gatetreibereinheit jeder Stufe in der Gatetreiberschaltung, der Gatetreiberschaltung 13a oder der Gatetreiberschaltung 13b mit einer Abtastleitung 14 elektrisch verbunden ist.
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Bei der Anzeigevorrichtung gemäß dem Ausführungsbeispiel der Offenbarung wird bei der Gatetreibereinheit jeder Stufe in der Gatetreiberschaltung ein Transistor eingespart, somit nehmen die Gatetreibereinheit und die Gatetreiberschaltung weniger Fläche ein, wodurch die Breite des Rahmens effektiv verringert wird. Außerdem ist im Fall einer begrenzten Breite des Rahmens die Anzeigevorrichtung gemäß dem Ausführungsbeispiel der Offenbarung vorteilhaft bezüglich eines Erzielens einer höheren Auflösung.
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Es ist zu beachten, dass sich die vorstehenden Ausführungsbeispiele aufeinander beziehen können und in Kombination verwendet werden können. Bevorzugte Ausführungsbeispiele der Offenbarung sind im Vorstehenden offenbart und sollen die Offenbarung nicht einschränken. Bei dem offenbarten Verfahren und technischen Inhalt können manche Änderungen und Modifikationen an den technischen Lösungen der Offenbarung seitens Fachleuten vorgenommen werden, ohne von der Wesensart und dem Schutzumfang der Offenbarung abzuweichen. Somit fallen jegliche einfache Modifikationen, Alternativen und Änderungen, die auf der Basis der hierin offenbarten technischen Essenz vorgenommen werden, ohne von den technischen Lösungen der Offenbarung abzuweichen, in den Schutzumfang der technischen Lösungen der Offenbarung.
