CN115176303B

CN115176303B - 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Info

Publication number: CN115176303B
Application number: CN202080003724.5A
Authority: CN
Inventors: 冯雪欢; 李永谦
Original assignee: BOE Technology Group Co Ltd; Hefei BOE Zhuoyin Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei BOE Zhuoyin Technology Co Ltd
Priority date: 2020-12-26
Filing date: 2020-12-26
Publication date: 2023-08-01
Anticipated expiration: 2040-12-26
Also published as: WO2022134111A1; CN115176303A; US20230335207A1

Abstract

一种移位寄存器(100)，包括：第一扫描单元(1)和第二扫描单元(2)。第一扫描单元(1)包括第一输入电路(101)和第一输出电路(102)。第一输入电路(101)被配置为，将输入信号传输至第一上拉节点(Q1)。第一输出电路(102)被配置为，在第一上拉节点(Q1)的电压的控制下，以使移位信号端(CR<N>)输出移位信号；及，在第一上拉节点(Q1)的电压的控制下，以使第一扫描信号端(Oput1<N>)输出第一扫描信号。第二扫描单元(2)包括第二输入电路(201)、第二输出电路(202)和电位抬升电路(203)。第二输入电路(201)被配置为，将输入信号传输至第二上拉节点(Q2)。第二输出电路(202)被配置为，在第二上拉节点(Q2)的电压的控制下，以使第二扫描信号端(Oput1<N+1>)输出第二扫描信号。电位抬升电路(203)被配置为，在第二扫描信号端(Oput1<N+1>)输出第二扫描信号的阶段，与第二输出电路(202)配合，抬高第二上拉节点(Q2)的电压。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

栅极驱动电路(也称扫描驱动电路)为显示装置中的重要组成部分。栅极驱动电路可以包括多级级联的移位寄存器，每一级移位寄存器分别与显示装置中的一行栅线电连接电连接。栅极驱动电路可以向显示装置中的多条栅线中逐行输入扫描信号(也可以称为栅信号)，分别驱动显示装置中各行子像素进行显示扫描，进而使得显示装置能够进行画面显示。

在显示装置中设置栅极驱动电路，能够有效降低成本、提高良率。

发明内容

一方面，提供一种移位寄存器。所述移位寄存器包括：第一扫描单元和第二扫描单元。所述第一扫描单元包括第一输入电路和第一输出电路。所述第一输入电路与输入信号端及第一上拉节点电连接；所述第一输入电路被配置为，响应于在所述输入信号端处接收的输入信号，将所述输入信号传输至所述第一上拉节点。所述第一输出电路与所述第一上拉节点、第一时钟信号端、第二时钟信号端、移位信号端及第一扫描信号端电连接；所述第一输出电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第一时钟信号端处接收的第一时钟信号传输至所述移位信号端，以使所述移位信号端输出移位信号；及，在所述第一上拉节点的电压的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述第一扫描信号端，以使所述第一扫描信号端输出第一扫描信号。所述第二扫描单元包括第二输入电路、第二输出电路和电位抬升电路。所述第二输入电路与所述输入信号端及第二上拉节点电连接；所述第二输入电路被配置为，响应于在所述输入信号端处接收的输入信号，将所述输入信号传输至所述第二上拉节点。所述第二输出电路与所述第二上拉节点、第三时钟信号端及第二扫描信号端电连接；所述第二输出电路被配置为，在所述第二上拉节点的电压的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述第二扫描信号端，以使所述第二扫描信号端输出第二扫描信号。所述电位抬升电路与所述第二上拉节点、子时钟信号端及虚拟移位信号端电连接，所述子时钟信号端为与所述第二输出电路电连接的时钟信号端中的一者；所述电位抬升电路被配置为，在所述第二扫描信号端输出所述第二扫描信号的阶段，与所述第二输出电路配合，抬高所述第二上拉节点的电压。

在一些实施例中，在所述第一扫描信号端输出所述第一扫描信号的阶段，所述第一上拉节点的电压为第一预设电压。在所述第二扫描信号端输出所述第二扫描信号的阶段，所述第二上拉节点的电压为第二预设电压。所述第一预设电压与所述第二预设电压相等或大约相等。

在一些实施例中，所述第一输出电路的耦合电容值，与所述第二输出电路和所述电位抬升电路的耦合电容值相等或大约相等。

在一些实施例中，所述第一输出电路包括：第一晶体管、第二晶体管和第一电容器。所述第一晶体管的控制极与所述第一上拉节点电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述移位信号端电连接。所述第二晶体管的控制极与所述第一上拉节点电连接，所述第二晶体管的第一极与所述第二时钟信号端电连接，所述第二晶体管的第二极与所述第一扫描信号端电连接。所述第一电容器的第一端与所述第一上拉节点电连接，所述第一电容器的第二端与所述第一扫描信号端电连接。所述第二输出电路包括：第三晶体管和第二电容器。所述第三晶体管的控制极与所述第二上拉节点电连接，所述第三晶体管的第一极与所述第三时钟信号端电连接，所述第三晶体管的第二极与所述第二扫描信号端电连接。所述第二电容器的第一端与所述第二上拉节点电连接，所述第二电容器的第二端与所述第二扫描信号端电连接。所述电位抬升电路包括：第四晶体管。所述第四晶体管的控制极与所述第二上拉节点电连接，所述第四晶体管的第一极与所述第三时钟信号端电连接，所述第四晶体管的第二极与所述虚拟移位信号端电连接。

在一些实施例中，所述第一输出电路还与第五时钟信号端及第一感测信号端电连接；所述第一输出电路还被配置为，在所述第一上拉节点的电压的控制下，将在所述第五时钟信号端处接收的第五时钟信号传输至所述第一感测信号端，以使所述第一感测信号端输出第一感测信号。所述第二输出电路还与第六时钟信号端及第二感测信号端电连接；所述第二输出电路还被配置为，在所述第二上拉节点的电压的控制下，将在所述第六时钟信号端处接收的第六时钟信号传输至所述第二感测信号端，以使所述第二感测信号端输出第二感测信号。

在一些实施例中，所述第一输出电路还包括：第五十三晶体管和第四电容器。所述第五十三晶体管的控制极与所述第一上拉节点电连接，所述第五十三晶体管的第一极与所述第五时钟信号端电连接，所述第五十三晶体管的第二极与所述第一感测信号端电连接。所述第四电容器的第一端与所述第一上拉节点电连接，所述第四电容器的第二端与所述第一感测信号端电连接。所述第二输出电路还包括：第五十四晶体管和第五电容器。所述第五十四晶体管的控制极与所述第二上拉节点电连接，所述第五十四晶体管的第一极与所述第六时钟信号端电连接，所述第五十四晶体管的第二极与所述第二感测信号端电连接。所述第五电容器的第一端与所述第二上拉节点电连接，所述第五电容器的第二端与所述第二感测信号端电连接。

在一些实施例中，所述第一晶体管的宽长比与所述第二晶体管的宽长比之和，等于或大约等于，所述第三晶体管的宽长比与所述第四晶体管的宽长比之和。在所述第一输出电路还包括第五十三晶体管、且所述第二输出电路还包括第五十四晶体管的情况下，所述第一晶体管的宽长比、所述第二晶体管的宽长比及所述第五十三晶体管的宽长比之和，等于或大约等于，所述第三晶体管的宽长比、所述第四晶体管的宽长比及所述第五十四晶体管的宽长比之和。

在一些实施例中，所述第一晶体管的宽长比与，所述第三晶体管的宽长及所述第四晶体管的宽长比中的一者相等或大约相等；所述第二晶体管的宽长比与，所述第三晶体管的宽长比及所述第四晶体管的宽长比中的另一者相等或大约相等。在所述第一输出电路还包括第五十三晶体管、且所述第二输出电路还包括第五十四晶体管的情况下，所述第一晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的一者相等或大约相等；所述第二晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的另一者相等或大约相等；所述第五十三晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的又一者相等或大约相等。

在一些实施例中，所述第一晶体管的宽长比、所述第二晶体管的宽长比、所述第三晶体管的宽长比以及所述第四晶体管的宽长比相等或大约相等。在所述第一输出电路还包括第五十三晶体管、且所述第二输出电路还包括第五十四晶体管的情况下，所述第一晶体管的宽长比、所述第二晶体管的宽长比、所述第三晶体管的宽长比、所述第四晶体管的宽长比、所述第五十三晶体管的宽长比以及所述第五十四晶体管的宽长比相等或大约相等。

在一些实施例中，所述第一晶体管的宽长比的取值范围为50:6～300:6，所述第四晶体管的宽长比的取值范围为50:6～300:6。所述第二晶体管的宽长比的取值范围为300:6～3000:6，所述第三晶体管的宽长比的取值范围为300:6～3000:6。在所述第一输出电路还包括第五十三晶体管、且所述第二输出电路还包括第五十四晶体管的情况下，所述第五十三晶体管的宽长比的取值范围为300:6～3000:6，所述第五十四晶体管的宽长比的取值范围为300:6～3000:6。

在一些实施例中，所述第一扫描单元还包括：第一控制电路。所述第一控制电路与所述第一上拉节点、第一电压信号端、第一下拉节点及第二电压信号端电连接；所述第一控制电路被配置为，在所述第一上拉节点的电压和所述第一电压信号端所传输的第一电压信号的控制下，对所述第一下拉节点的电压进行控制。所述第二扫描单元还包括：第二控制电路。所述第二控制电路与所述第二上拉节点、第三电压信号端、第二下拉节点及所述第二电压信号端电连接；所述第二控制电路被配置为，在所述第二上拉节点的电压和所述第三电压信号端所传输的第三电压信号的控制下，对所述第二下拉节点的电压进行控制。

在一些实施例中，所述第二扫描单元还包括：第三控制电路。所述第三控制电路与所述第一下拉节点、所述第二下拉节点、所述第二电压信号端及所述虚拟移位信号端电连接；所述第三控制电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述虚拟移位信号端的电压进行控制。

在一些实施例中，所述第一控制电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极与所述第一电压信号端电连接，所述第五晶体管的第一极与所述第一电压信号端电连接，所述第五晶体管的第二极与所述第六晶体管的控制极及所述第七晶体管的第一极电连接。所述第六晶体管的第一极与所述第一电压信号端电连接，所述第六晶体管的第二极与所述第一下拉节点及所述第八晶体管的第一极电连接。所述第七晶体管的控制极与所述第一上拉节点电连接，所述第七晶体管的第二极与所述第二电压信号端电连接。所述第八晶体管的控制极与所述第一上拉节点电连接，所述第八晶体管的第二极与所述第二电压信号端电连接。所述第二控制电路包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管。所述第九晶体管的控制极与所述第三电压信号端电连接，所述第九晶体管的第一极与所述第三电压信号端电连接，所述第九晶体管的第二极与所述第十晶体管的控制极及所述第十一晶体管的第一极电连接。所述第十晶体管的第一极与所述第三电压信号端电连接，所述第十晶体管的第二极与所述第二下拉节点及所述第十二晶体管的第一极电连接。所述第十一晶体管的控制极与所述第二上拉节点电连接，所述第十一晶体管的第二极与所述第二电压信号端电连接。所述第十二晶体管的控制极与所述第二上拉节点电连接，所述第十二晶体管的第二极与所述第二电压信号端电连接。所述第三控制电路包括：第十三晶体管和第十四晶体管。所述第十三晶体管的控制极与所述第二下拉节点电连接，所述第十三晶体管的第一极与所述虚拟移位信号端电连接，所述第十三晶体管的第二极与所述第二电压信号端电连接。所述第十四晶体管的控制极与所述第一下拉节点电连接，所述第十四晶体管的第一极与所述虚拟移位信号端电连接，所述第十四晶体管的第二极与所述第二电压信号端电连接。

在一些实施例中，所述第一扫描单元还包括：第一复位电路、第二复位电路、第三复位电路和第四复位电路。所述第一复位电路与所述输入信号端、所述第一下拉节点及所述第二电压信号端电连接；所述第一复位电路被配置为，在所述输入信号端所传输的输入信号的控制下，对所述第一下拉节点进行复位。所述第二复位电路与所述第一下拉节点、所述第二下拉节点、所述第一上拉节点及所述第二电压信号端电连接；所述第二复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第一上拉节点进行复位。所述第三复位电路与所述第一下拉节点、所述第二下拉节点、所述移位信号端、所述第一扫描信号端、所述第二电压信号端及第四电压信号端电连接；所述第三复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述移位信号端和所述第一扫描信号端进行复位。所述第四复位电路与显示复位信号端、所述第一上拉节点及所述第二电压信号端电连接；所述第四复位电路被配置为，在所述显示复位信号端所传输的显示复位信号的控制下，对所述第一上拉节点进行复位。所述第二扫描单元还包括：第五复位电路、第六复位电路、第七复位电路和第八复位电路。所述第五复位电路与所述输入信号端、所述第二下拉节点及所述第二电压信号端电连接；所述第五复位电路被配置为，在所述输入信号端所传输的输入信号的控制下，对所述第二下拉节点进行复位。所述第六复位电路与所述第一下拉节点、所述第二下拉节点、所述第二上拉节点及所述第二电压信号端电连接；所述第六复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二上拉节点进行复位。所述第七复位电路与所述第一下拉节点、所述第二下拉节点、所述第二扫描信号端及所述第四电压信号端电连接；所述第七复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二扫描信号端进行复位。所述第八复位电路与所述显示复位信号端、所述第二上拉节点及所述第二电压信号端电连接；所述第八复位电路被配置为，在所述显示复位信号端所传输的显示复位信号的控制下，对所述第二上拉节点进行复位。

在一些实施例中，所述第一复位电路包括：第十五晶体管。所述第十五晶体管的控制极与所述输入信号端电连接，所述第十五晶体管的第一极与所述第一下拉节点电连接，所述第十五晶体管的第二极与所述第二电压信号端电连接。所述第二复位电路包括：第十六晶体管和第十七晶体管。所述第十六晶体管的控制极与所述第二下拉节点电连接，所述第十六晶体管的第一极与所述第一上拉节点电连接，所述第十六晶体管的第二极与所述第二电压信号端电连接。所述第十七晶体管的控制极与所述第一下拉节点电连接，所述第十七晶体管的第一极与所述第一上拉节点电连接，所述第十七晶体管的第二极与所述第二电压信号端电连接。所述第三复位电路包括：第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管。所述第十八晶体管的控制极与所述第一下拉节点电连接，所述第十八晶体管的第一极与所述移位信号端电连接，所述第十八晶体管的第二极与所述第二电压信号端电连接。所述第十九晶体管的控制极与所述第二下拉节点电连接，所述第十九晶体管的第一极与所述移位信号端电连接，所述第十九晶体管的第二极与所述第二电压信号端电连接。所述第二十晶体管的控制极与所述第一下拉节点电连接，所述第二十晶体管的第一极与所述第一扫描信号端电连接，所述第二十晶体管的第二极与所述第四电压信号端电连接。所述第二十一晶体管的控制极与所述第二下拉节点电连接，所述第二十一晶体管的第一极与所述第一扫描信号端电连接，所述第二十一晶体管的第二极与所述第四电压信号端电连接。所述第四复位电路包括：第二十二晶体管。所述第二十二晶体管的控制极与所述显示复位信号端电连接，所述第二十二晶体管的第一极与所述第一上拉节点电连接，所述第二十二晶体管的第二极与所述第二电压信号端电连接。所述第五复位电路包括：第二十三晶体管。所述第二十三晶体管的控制极与所述输入信号端电连接，所述第二十三晶体管的第一极与所述第二下拉节点电连接，所述第二十三晶体管的第二极与所述第二电压信号端电连接。所述第六复位电路包括：第二十四晶体管和第二十五晶体管。所述第二十四晶体管的控制极与所述第一下拉节点电连接，所述第二十四晶体管的第一极与所述第二上拉节点电连接，所述第二十四晶体管的第二极与所述第二电压信号端电连接。所述第二十五晶体管的控制极与所述第二下拉节点电连接，所述第二十五晶体管的第一极与所述第二上拉节点电连接，所述第二十五晶体管的第二极与所述第二电压信号端电连接。所述第七复位电路包括：第二十六晶体管和第二十七晶体管。所述第二十六晶体管的控制极与所述第二下拉节点电连接，所述第二十六晶体管的第一极与所述第二扫描信号端电连接，所述第二十六晶体管的第二极与所述第四电压信号端电连接。所述第二十七晶体管的控制极与所述第一下拉节点电连接，所述第二十七晶体管的第一极与所述第二扫描信号端电连接，所述第二十七晶体管的第二极与所述第四电压信号端电连接。所述第八复位电路包括：第二十八晶体管。所述第二十八晶体管的控制极与所述显示复位信号端电连接，所述第二十八晶体管的第一极与所述第二上拉节点电连接，所述第二十八晶体管的第二极与所述第二电压信号端电连接。

在一些实施例中，在所述第一输出电路还与第五时钟信号端及第一感测信号端电连接、所述第二输出电路还与第六时钟信号端及第二感测信号端电连接的情况下，所述第三复位电路还与所述第一感测信号端电连接；所述第三复位电路还被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第一感测信号端进行复位。所述第七复位电路还与所述第二感测信号端电连接；所述第七复位电路还被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二感测信号端电进行复位。

在一些实施例中，所述第三复位电路还包括：第五十五晶体管和第五十六晶体管。所述第五十五晶体管的控制极与所述第一下拉节点电连接，所述第五十五晶体管的第一极与所述第一感测信号端电连接，所述第五十五晶体管的第二极与所述第四电压信号端电连接。所述第五十六晶体管的控制极与所述第二下拉节点电连接，所述第五十六晶体管的第一极与所述第一感测信号端电连接，所述第五十六晶体管的第二极与所述第四电压信号端电连接。所述第七复位电路还包括：第五十七晶体管和第五十八晶体管。所述第五十七晶体管的控制极与所述第二下拉节点电连接，所述第五十七晶体管的第一极与所述第二感测信号端电连接，所述第五十七晶体管的第二极与所述第四电压信号端电连接。所述第五十八晶体管的控制极与所述第一下拉节点电连接，所述第五十八晶体管的第一极与所述第二感测信号端电连接，所述第五十八晶体管的第二极与所述第四电压信号端电连接。

在一些实施例中，所述第一扫描单元还包括：第九复位电路。所述第九复位电路与全局复位信号端、所述第一上拉节点及所述第二电压信号端电连接；所述第九复位电路被配置为，在所述全局复位信号端所传输的全局复位信号的控制下，对所述第一上拉节点进行复位。所述第二扫描单元还包括：第十复位电路。所述第十复位电路与所述全局复位信号端、所述第二上拉节点及所述第二电压信号端电连接；所述第十复位电路被配置为，在所述全局复位信号端所传输的全局复位信号的控制下，对所述第二上拉节点进行复位。

在一些实施例中，所述第九复位电路包括：第二十九晶体管。所述第二十九晶体管的控制极与所述全局复位信号端电连接，所述第二十九晶体管的第一极与所述第一上拉节点电连接，所述第二十九晶体管的第二极与所述第二电压信号端电连接。所述第十复位电路包括：第三十晶体管。所述第三十晶体管的控制极与所述全局复位信号端电连接，所述第三十晶体管的第一极与所述第二上拉节点电连接，所述第三十晶体管的第二极与所述第二电压信号端电连接。

在一些实施例中，所述移位寄存器，还包括：消隐输入单元。所述消隐输入单元与选择控制信号端、所述输入信号端、第二电压信号端、第四时钟信号端、所述第一上拉节点及所述第二上拉节点电连接。所述消隐输入单元被配置为，在所述选择控制信号端所传输的选择控制信号的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第一上拉节点和所述第二上拉节点。

在一些实施例中，所述消隐输入单元包括：选择控制电路、第三输入电路、第一传输电路和第二传输电路。所述选择控制电路与所述选择控制信号端、所述输入信号端、所述第二电压信号端及第一消隐节点电连接；所述选择控制电路被配置为，在所述选择控制信号的控制下，将在所述输入信号端处接收的输入信号传输至所述第一消隐节点。所述第三输入电路与所述第一消隐节点、所述第四时钟信号端及第二消隐节点电连接；所述第三输入电路被配置为，在所述第一消隐节点的电压的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第二消隐节点。所述第一传输电路与所述第四时钟信号端、所述第二消隐节点及所述第一上拉节点电连接；所述第一传输电路被配置为，在所述第四时钟信号端所传输的第四时钟信号的控制下，将在所述第二消隐节点处接收的所述第四时钟信号传输至所述第一上拉节点。所述第二传输电路与所述第四时钟信号端、所述第二消隐节点及所述第二上拉节点电连接；所述第二传输电路被配置为，在所述第四时钟信号端所传输的第四时钟信号的控制下，将在所述第二消隐节点处接收的所述第四时钟信号传输至所述第二上拉节点。

在一些实施例中，所述选择控制电路包括：第三十三晶体管和第三电容器。所述第三十三晶体管的控制极与所述选择控制信号端电连接，所述第三十三晶体管的第一极与所述输入信号端电连接，所述第三十三晶体管的第二极与所述第一消隐节点电连接。所述第三电容器的第一端与所述第一消隐节点电连接，所述第三电容器的第二端与所述第二电压信号端电连接。所述第三输入电路包括：第三十四晶体管。所述第三十四晶体管的控制极与所述第一消隐节点电连接，所述第三十四晶体管的第一极与所述第四时钟信号端电连接，所述第三十四晶体管的第二极与所述第二消隐节点电连接。所述第一传输电路包括：第三十五晶体管。所述第三十五晶体管的控制极与所述第四时钟信号端电连接，所述第三十五晶体管的第一极与所述第二消隐节点电连接，所述第三十五晶体管的第二极与所述第一上拉节点电连接。所述第二传输电路包括：第三十六晶体管。所述第三十六晶体管的控制极与所述第四时钟信号端电连接，所述第三十六晶体管的第一极与所述第二消隐节点电连接，所述第三十六晶体管的第二极与所述第二上拉节点电连接。

在一些实施例中，所述第一扫描单元还包括：第十一复位电路。所述第十一复位电路与所述第四时钟信号端、所述第一消隐节点、所述第一下拉节点及所述第二电压信号端电连接；所述第十一复位电路被配置为，在所述第四时钟信号端所传输的第四时钟信号和所述第一消隐节点的电压的控制下，对所述第一下拉节点进行复位。所述第二扫描单元还包括：第十二复位电路。所述第十二复位电路与所述第四时钟信号端、所述第一消隐节点、所述第二下拉节点及所述第二电压信号端电连接；所述第十二复位电路被配置为，在所述第四时钟信号端所传输的第四时钟信号和所述第一消隐节点的电压的控制下，对所述第二下拉节点进行复位。

在一些实施例中，所述第十一复位电路包括：第五十九晶体管和第六十晶体管。所述第五十九晶体管的控制极与所述第四时钟信号端电连接，所述第五十九晶体管的第一极与所述第一下拉节点电连接，所述第五十九晶体管的第二极与所述第六十晶体管的第一极电连接。所述第六十晶体管的控制极与所述第一消隐节点电连接，所述第六十晶体管的第二极与所述第二电压信号端电连接。所述第十二复位电路包括：第六十一晶体管和第六十二晶体管。所述第六十一晶体管的控制极与所述第四时钟信号端电连接，所述第六十一晶体管的第一极与所述第二下拉节点电连接，所述第六十一晶体管的第二极与所述第六十二晶体管的第一极电连接。所述第六十二晶体管的控制极与所述第一消隐节点电连接，所述第六十二晶体管的第二极与所述第二电压信号端电连接。

在一些实施例中，所述消隐输入单元还包括：第一防漏电电路。所述第一防漏电电路与所述第一消隐节点、第五电压信号端及第一防漏电节点电连接；所述第一防漏电电路被配置为，在所述第一消隐节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第一防漏电节点。其中，所述选择控制电路还与所述第一防漏电节点电连接。

在一些实施例中，所述第一防漏电电路包括：第三十七晶体管。所述第三十七晶体管的控制极与所述第一消隐节点电连接，所述第三十七晶体管的第一极与所述第五电压信号端电连接，所述第三十七晶体管的第二极与所述第一防漏电节点电连接。所述选择控制电路还包括：第三十八晶体管。所述第三十八晶体管的控制极与所述选择控制信号端电连接，所述第三十八晶体管的第一极与所述第一防漏电节点电连接，所述第三十八晶体管的第二极与所述第一消隐节点电连接。所述第三十三晶体管的第二极与所述第一防漏电节点电连接，并通过所述第三十八晶体管与所述第一消隐节点电连接。

在一些实施例中，所述移位寄存器，还包括：防漏电单元。所述防漏电单元与所述第一上拉节点、第二防漏电节点及第五电压信号端电连接。所述防漏电单元被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点。

在一些实施例中，所述防漏电单元包括：第二防漏电电路。所述第二防漏电电路与所述第一上拉节点、所述第二防漏电节点及所述第五电压信号端电连接；所述第二防漏电电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点。所述第三防漏电电路与所述第二上拉节点、所述第三防漏电节点及所述第五电压信号端电连接；所述第三防漏电电路被配置为，在所述第二上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第三防漏电节点。其中，在所述第一扫描单元还包括第二复位电路的情况下，所述第二复位电路还与所述第二防漏电节点电连接。在所述第一扫描单元还包括第四复位电路的情况下，所述第四复位电路还与所述第二防漏电节点电连接。在所述第一扫描单元还包括第九复位电路的情况下，所述第九复位电路还与所述第二防漏电节点电连接。在所述第二扫描单元还包括第六复位电路的情况下，所述第六复位电路还与所述第二防漏电节点电连接。在所述第二扫描单元还包括第八复位电路的情况下，所述第八复位电路还与所述第二防漏电节点电连接。在所述第二扫描单元还包括第十复位电路的情况下，所述第十复位电路还与所述第二防漏电节点电连接。在所述移位寄存器还包括消隐输入单元、且所述消隐输入单元包括第一传输电路和第二传输电路的情况下，所述第一传输电路还与所述第二防漏电节点电连接，所述第二传输电路还与所述第二防漏电节点电连接。

在一些实施例中，所述第二防漏电电路包括：第三十九晶体管。所述第三十九晶体管的控制极与所述第一上拉节点电连接，所述第三十九晶体管的第一极与所述第五电压信号端电连接，所述第三十九晶体管的第二极与所述第二防漏电节点电连接。所述第二复位电路还包括：第四十晶体管和第四十一晶体管。所述第四十晶体管的控制极与所述第二下拉节点电连接，所述第四十晶体管的第一极与所述第二防漏电节点电连接，所述第四十晶体管的第二极与所述第二电压信号端电连接。所述第十六晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十晶体管与所述第二电压信号端电连接。所述第四十一晶体管的控制极与所述第一下拉节点电连接，所述第四十一晶体管的第一极与所述第二防漏电节点电连接，所述第四十一晶体管的第二极与所述第二电压信号端电连接。所述第十七晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十一晶体管与所述第二电压信号端电连接。所述第四复位电路还包括：第四十二晶体管。所述第四十二晶体管的控制极与所述显示复位信号端电连接，所述第四十二晶体管的第一极与所述第二防漏电节点电连接，所述第四十二晶体管的第二极与所述第二电压信号端电连接。所述第二十二晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十二晶体管与所述第二电压信号端电连接。所述第九复位电路还包括：第四十三晶体管。所述第四十三晶体管的控制极与所述全局复位信号端电连接，所述第四十三晶体管的第一极与所述第二防漏电节点电连接，所述第四十三晶体管的第二极与所述第二电压信号端电连接。所述第二十九晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十三晶体管与所述第二电压信号端电连接。所述第三防漏电电路包括：第四十四晶体管。所述第四十四晶体管的控制极与所述第二上拉节点电连接，所述第四十四晶体管的第一极与所述第五电压信号端电连接，所述第四十四晶体管的第二极与所述第三防漏电节点电连接。所述第六复位电路中，所述第二十四晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十一晶体管与所述第二电压信号端电连接。所述第二十五晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十晶体管与所述第二电压信号端电连接。所述第八复位电路中，所述第二十八晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十二晶体管与所述第二电压信号端电连接。所述第十复位电路中，所述第三十晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十三晶体管与所述第二电压信号端电连接。所述第一传输电路还包括：第四十九晶体管。所述第四十九晶体管的控制极与所述第四时钟信号端电连接，所述第四十九晶体管的第一极与所述第二防漏电节点电连接，所述第四十九晶体管的第二极与所述第一上拉节点电连接。所述第三十五晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十九晶体管与所述第一上拉节点电连接。所述第二传输电路中，所述第三十六晶体管的第一极与所述第二防漏电节点电连接，并通过所述第三十五晶体管与所述第二消隐节点电连接。

在一些实施例中，所述防漏电单元还与所述第二上拉节点及第三防漏电节点电连接。所述防漏电单元还被配置为，在所述第二上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第三防漏电节点。

在一些实施例中，所述防漏电单元包括：第三防漏电电路和第四防漏电电路。所述第三防漏电电路与所述第一上拉节点、所述第二防漏电节点及所述第五电压信号端电连接；所述第三防漏电电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点。所述第四防漏电电路与所述第二上拉节点、所述第三防漏电节点及所述第五电压信号端电连接；所述第四防漏电电路被配置为，在所述第二上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第三防漏电节点。其中，在所述第一扫描单元还包括第二复位电路的情况下，所述第二复位电路还与所述第二防漏电节点电连接。在所述第一扫描单元还包括第四复位电路的情况下，所述第四复位电路还与所述第二防漏电节点电连接。在所述第一扫描单元还包括第九复位电路的情况下，所述第九复位电路还与所述第二防漏电节点电连接。在所述第二扫描单元还包括第六复位电路的情况下，所述第六复位电路还与所述第三防漏电节点电连接。在所述第二扫描单元还包括第八复位电路的情况下，所述第八复位电路还与所述第三防漏电节点电连接。在所述第二扫描单元还包括第十复位电路的情况下，所述第十复位电路还与所述第三防漏电节点电连接。在所述移位寄存器还包括消隐输入单元、且所述消隐输入单元包括第一传输电路和第二传输电路的情况下，所述第一传输电路还与所述第二防漏电节点电连接，所述第二传输电路还与所述第三防漏电节点电连接。

在一些实施例中，所述第三防漏电电路包括：第六十三晶体管。所述第六十三晶体管的控制极与所述第一上拉节点电连接，所述第六十三晶体管的第一极与所述第五电压信号端电连接，所述第六十三晶体管的第二极与所述第二防漏电节点电连接。所述第二复位电路还包括：第四十晶体管和第四十一晶体管。所述第四十晶体管的控制极与所述第二下拉节点电连接，所述第四十晶体管的第一极与所述第二防漏电节点电连接，所述第四十晶体管的第二极与所述第二电压信号端电连接。所述第十六晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十晶体管与所述第二电压信号端电连接。所述第四十一晶体管的控制极与所述第一下拉节点电连接，所述第四十一晶体管的第一极与所述第二防漏电节点电连接，所述第四十一晶体管的第二极与所述第二电压信号端电连接。所述第十七晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十一晶体管与所述第二电压信号端电连接。所述第四复位电路还包括：第四十二晶体管。所述第四十二晶体管的控制极与所述显示复位信号端电连接，所述第四十二晶体管的第一极与所述第二防漏电节点电连接，所述第四十二晶体管的第二极与所述第二电压信号端电连接。所述第二十二晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十二晶体管与所述第二电压信号端电连接。所述第九复位电路还包括：第四十三晶体管。所述第四十三晶体管的控制极与所述全局复位信号端电连接，所述第四十三晶体管的第一极与所述第二防漏电节点电连接，所述第四十三晶体管的第二极与所述第二电压信号端电连接。所述第二十九晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十三晶体管与所述第二电压信号端电连接。所述第四防漏电电路包括：第四十四晶体管。所述第四十四晶体管的控制极与所述第二上拉节点电连接，所述第四十四晶体管的第一极与所述第五电压信号端电连接，所述第四十四晶体管的第二极与所述第三防漏电节点电连接。所述第六复位电路还包括：第四十五晶体管和第四十六晶体管。所述第四十五晶体管的控制极与所述第一下拉节点电连接，所述第四十五晶体管的第一极与所述第三防漏电节点电连接，所述第四十五晶体管的第二极与所述第二电压信号端电连接。所述第二十四晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十五晶体管与所述第二电压信号端电连接。所述第四十六晶体管的控制极与所述第二下拉节点电连接，所述第四十六晶体管的第一极与所述第三防漏电节点电连接，所述第四十六晶体管的第二极与所述第二电压信号端电连接。所述第二十五晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十六晶体管与所述第二电压信号端电连接。所述第八复位电路还包括：第四十七晶体管。所述第四十七晶体管的控制极与所述显示复位信号端电连接，所述第四十七晶体管的第一极与所述第三防漏电节点电连接，所述第四十七晶体管的第二极与所述第二电压信号端电连接。所述第二十八晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十七晶体管与所述第二电压信号端电连接。所述第十复位电路还包括：第四十八晶体管。所述第四十八晶体管的控制极与所述全局复位信号端电连接，所述第四十八晶体管的第一极与所述第三防漏电节点电连接，所述第四十八晶体管的第二极与所述第二电压信号端电连接。所述第三十晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十八晶体管与所述第二电压信号端电连接。所述第一传输电路还包括：第四十九晶体管。所述第四十九晶体管的控制极与所述第四时钟信号端电连接，所述第四十九晶体管的第一极与所述第二防漏电节点电连接，所述第四十九晶体管的第二极与所述第一上拉节点电连接。所述第三十五晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十九晶体管与所述第一上拉节点电连接。所述第二传输电路还包括：第五十晶体管。所述第五十晶体管的控制极与所述第四时钟信号端电连接，所述第五十晶体管的第一极与所述第三防漏电节点电连接，所述第五十晶体管的第二极与所述第二上拉节点电连接。所述第三十六晶体管的第二极与所述第三防漏电节点电连接，并通过所述第五十晶体管与所述第二上拉节点电连接。

另一方面，提供一种如上述任一项所述的移位寄存器的驱动方法。所述驱动方法包括：在第一输入阶段，响应于在输入信号端处接收的输入信号，第一输入电路开启，将所述输入信号传输至第一上拉节点。在第一输出阶段，在所述第一上拉节点的电压的控制下，第一输出电路开启，将在第一时钟信号端处接收的第一时钟信号传输至移位信号端，以使所述移位信号端输出移位信号，并将在第二时钟信号端处接收的第二时钟信号传输至第一扫描信号端，以使所述第一扫描信号端输出第一扫描信号。在第二输入阶段，响应于在所述输入信号端处接收的输入信号，第二输入电路开启，将所述输入信号传输至第二上拉节点。第二输出阶段，在所述第二上拉节点的电压的控制下，第二输出电路开启，将在第三时钟信号端处接收的第三时钟信号传输至第二扫描信号端，以使所述第二扫描信号端输出第二扫描信号；电位抬升电路开启，与所述第二输出电路配合，抬高所述第二上拉节点的电压。

又一方面，提供一种栅极驱动电路。所述栅极驱动电路包括：N级联的如上述任一实施例所述的移位寄存器；其中，N为正整数。

又一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的栅极驱动电路。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。

图1为根据一种实现方式中的一种移位寄存器的结构图；

图2为根据一种实现方式中的一种移位寄存器的电路图；

图3为根据一种实现方式中的一种对应于图2所示的移位寄存器的时序控制图；

图4为根据本公开一些实施例中的一种显示装置的结构图；

图5为根据本公开一些实施例中的一种显示面板的结构图；

图6为根据本公开一些实施例中的一种移位寄存器的结构图；

图7为根据本公开一些实施例中的另一种移位寄存器的结构图；

图8为根据本公开一些实施例中的一种移位寄存器的电路图；

图9为根据本公开一些实施例中的又一种移位寄存器的结构图；

图10为根据本公开一些实施例中的另一种移位寄存器的电路图；

图11为根据本公开一些实施例中的又一种移位寄存器的结构图；

图12为根据本公开一些实施例中的又一种移位寄存器的电路图；

图13为根据本公开一些实施例中的又一种移位寄存器的结构图；

图14为根据本公开一些实施例中的又一种移位寄存器的电路图；

图15为根据本公开一些实施例中的又一种移位寄存器的结构图；

图16为根据本公开一些实施例中的又一种移位寄存器的电路图；

图17为根据本公开一些实施例中的一种栅极驱动电路的结构图；

图18为根据本公开一些实施例中的一种对应于图16所示的移位寄存器的时序控制图；

图19为根据本公开一些实施例中的另一种栅极驱动电路的结构图；

图20为根据本公开一些实施例中的又一种移位寄存器的结构图；

图21为根据本公开一些实施例中的又一种移位寄存器的电路图；

图22为根据本公开一些实施例中的又一种栅极驱动电路的结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在一些实施例中，移位寄存器所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开的实施例提供的电路中，节点、第一上拉节点、第二上拉节点、第一下拉节点和第二下拉节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

下面，在本公开的实施例提供的电路中，以晶体管均以N型晶体管为例进行说明。

在本公开的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)。术语“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。

在相关技术中，每个移位寄存器可以包括两个扫描单元，该两个扫描单元分别与相邻的两行栅线(也即相邻的奇数行栅线和偶数行栅线)电连接，并分别向该两行栅线输入扫描信号，实现奇偶行的级联共用。这样能够有效减少信号线的数量，减小栅极驱动电路在显示装置中的占用面积，进而减小显示装置的边框尺寸，实现窄边框设计。

在一种实现方式中，移位寄存器的结构可以如图1和图2所示，该移位寄存器所包括的两个扫描单元可以称为第一扫描单元和第二扫描单元。其中，第一扫描单元包括第一输入电路以及与第一输入电路电连接的第一输出电路，该第一输出电路可以与奇数行栅线电连接，并通过第一扫描信号端Output1(附图以及下文均简写为Oput1)向相应的奇数行栅线输入第一扫描信号。第二扫描单元包括第二输入电路以及与第二输入电路电连接的第二输出电路，该第二输出电路可以与偶数行栅线电连接，并通过第二扫描信号端Output2(附图以及下文均简写为Oput2)向相应的偶数行栅线输入第二扫描信号。

在将多个移位寄存器级联构成栅极驱动电路后，该栅极驱动电路能够用于驱动显示装置进行图像显示。其中，第N级移位寄存器的第一扫描单元还可以通过移位信号端CR与第N+1级移位寄存器的输入信号端Input(附图以及下文均简写为Iput)电连接，将该移位信号端CR输出的移位信号作为第N+1级移位寄存器的输入信号。其中，N为整数，且N≥1。

需要说明的是，如图2和图3所示，在输入信号端Iput输入高电平信号使得第一输入电路开启的情况下，第一扫描单元中的第一上拉节点Q1的电压会被拉高，第一输出电路可以在该第一上拉节点Q1的电压的控制下开启，使得移位信号端CR输出移位信号，并使得第一扫描信号端Oput1输出第一扫描信号。其中，第一上拉节点Q1的电压可以在第一输出电路的自举作用下进一步升高，例如升高至如图3所示的VGH2。在输入信号端Iput输入高电平信号使得第二输入电路开启的情况下，第二扫描单元中的第二上拉节点Q2的电压会被拉高，第二输出电路可以在该第二上拉节点Q2的电压的控制下开启，使得第二扫描信号端Oput2输出第二扫描信号。其中，第二上拉节点Q2的电压可以在第二输出电路的自举作用下进一步升高，例如升高至如图3所示的VGH1。

由于第一扫描单元需要输出移位信号和第一扫描信号，而第二扫描单元仅输出第二扫描信号，会使得第一输出电路的结构比第二输出电路的结构较为复杂，使得第一输出电路所包括的晶体管的数量多于第二输出电路所包括的晶体管的数量。这样会使得第一输出电路的自举作用大于第二输出电路的自举作用，导致第一上拉节点Q1的电压的升高幅度大于第二上拉节点Q2的电压的升高幅度，也即，VGH2大于VGH1，进而导致第一扫描信号端Oput1输出的第一扫描信号的下降沿时间Tf1小于第二扫描信号端Oput2输出的第二扫描信号的下降沿时间Tf2。在显示装置进行显示的过程中，容易出现因输入至奇数行栅线的第一扫描信号下降沿时间与输入至偶数行栅线的第二扫描信号下降沿时间不一致而导致的横纹现象，影响显示效果。

基于此，本公开的一些实施例提供了一种移位寄存器100及其驱动方法、栅极驱动电路1000、显示装置2000，以下对移位寄存器100、移位寄存器100的驱动方法、栅极驱动电路1000及显示装置2000分别进行介绍。

本公开的一些实施例提供一种显示装置2000，如图4所示。该显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

在一些示例中，上述显示装置2000包括框架、设置于框架内的显示面板PNL、电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。

上述显示面板例如可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板为OLED显示面板为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图5所示，上述显示面板PNL具有显示区A，以及设置在显示区A旁侧的边框区B。其中，“旁侧”指的是显示区A的一侧、两侧、三侧或者周侧等，也即，边框区B可以位于显示区A的一侧、两侧或三侧，或者，边框区B可以围绕显示区A设置。

在一些示例中，如图5所示，显示面板PNL可以包括设置在显示区A内的多个子像素、沿第一方向X延伸的多条栅线GL以及沿第二方向Y延伸的多条数据线DL。

示例性的，可以将沿第一方向X排列成一排的子像素称为同一行子像素，将沿第二方向Y排列成一排的子像素称为同一列子像素。同一行子像素可以与至少一条栅线GL电连接，同一列子像素可以与一条数据线DL电连接。其中，与同一行子像素电连接的栅线GL的数量，可以根据子像素的结构设置。

在一些示例中，如图5所示，上述栅极驱动电路1000设置在边框区B内，并位于多条栅线GL的延伸方向的一侧。栅极驱动电路1000可以与上述多条栅线GL电连接，并向该多条栅线GL输入扫描信号，以驱动上述多个子像素进行图像显示。

在一些示例中，上述栅极驱动电路1000可以为栅极驱动IC。当然，上述栅极驱动电路1000还可以为GOA(Gate Driver on Array)电路，也即将上述栅极驱动电路1000直接集成在显示面板PNL的阵列基板中。其中，将栅极驱动电路1000设置为GOA电路相比于设置为栅极驱动IC而言，一方面，可以降低显示面板PNL的制作成本；另一方面，还可以减小显示面板PNL的边框尺寸，实现窄边框设计。以下实施例均是以栅极驱动电路1000为GOA电路为例进行说明。

本公开的一些实施例提供的一种移位寄存器100中，如图6～图16、图20和图21所示，第一扫描单元1包括第一输入电路101和第一输出电路102。第二扫描单元2包括第二输入电路201、第二输出电路202和电位抬升电路203。多个移位寄存器100可以级联构成栅极驱动电路1000，该栅极驱动电路1000可以用于显示装置2000，在显示装置2000的一帧图像的显示过程中提供扫描信号。

在一些示例中，如图6～图16、图20和图21所示，上述第一输入电路101与输入信号端Iput及第一上拉节点Q1电连接。其中，第一输入电路101被配置为，响应于在输入信号端Iput处接收的输入信号，将输入信号传输至第一上拉节点Q1。

示例性的，第一输入电路101可以在输入信号的作用下导通，并将输入信号传输至第一上拉节点Q1，对第一上拉节点Q1进行充电，使得第一上拉节点Q1的电压升高。

在一些示例中，如图7～图16、图20和图21所示，第一输出电路102与第一上拉节点Q1、第一时钟信号端CLKD_1、第二时钟信号端CLKE_1、移位信号端CR<N>及第一扫描信号端Output1<N>(附图以及下文均简写为Oput1<N>)电连接。其中，第一输出电路102被配置为，在第一上拉节点Q1的电压的控制下，将在第一时钟信号端CLKD_1处接收的第一时钟信号传输至移位信号端CR<N>，以使移位信号端CR<N>输出移位信号；及，在第一上拉节点Q1的电压的控制下，将在第二时钟信号端CLKE_1处接收的第二时钟信号传输至第一扫描信号端Oput1<N>，以使第一扫描信号端Oput1<N>输出第一扫描信号。

示例性的，在第一输入电路101对第一上拉节点Q1进行充电，使得第一上拉节点Q1的电压升高的情况下，第一输出电路102可以在第一上拉节点Q1的电压的控制下导通，将在第一时钟信号端CLKD_1处接收的第一时钟信号作为移位信号，从移位信号端CR<N>输出，同时，将在第二时钟信号端CLKE_1处接收的第二时钟信号作为第一扫描信号，从第一扫描信号端Oput1<N>输出。

示例性的，在一帧的显示阶段中，第一扫描单元1中的第一输出电路102所输出的移位信号可以作为输入信号传输至其他移位寄存器100的输入信号端Iput，从而完成显示扫描的逐行移位。第一输出电路102输出的第一扫描信号可以驱动显示面板PNL中相应一行子像素进行显示扫描。

当然，一些移位寄存器100的输入信号端Iput还可以和起始信号端STV电连接，从而接收该起始信号端STV所传输的起始信号作为输入信号。

此处，在一帧的显示阶段中，第一输出电路102输出的移位信号和第一扫描信号的信号波形可以相同，也可以不同。

需要说明的是，在第一输出电路102导通的情况下，第一上拉节点Q1的电压可以在第一输出电路102的自举作用下进一步升高。例如第一上拉节点Q1的电压可以升高至如图18所示的VGH2。

在一些示例中，如图6～图16、图20和图21所示，第二输入电路201与输入信号端Iput及第二上拉节点Q2电连接。其中，第二输入电路201被配置为，响应于在输入信号端Iput处接收的输入信号，将输入信号传输至第二上拉节点Q2。

示例性的，第二输入电路201可以在输入信号的作用下导通，并将输入信号传输至第二上拉节点Q2，对第二上拉节点Q2进行充电，使得第二上拉节点Q2的电压升高。

示例性的，在输入信号端Iput传输的输入信号为高电平的情况下，第一输入电路101和第二输入电路201可以同时接收该输入信号，使得第一输入电路101和第二输入电路201同时导通，进而同时对第一上拉节点Q1和第二上拉节点Q2进行充电。

在一些示例中，如图7～图12所示，第二输出电路202与第二上拉节点Q2、第三时钟信号端CLKE_2及第二扫描信号端Output1<N+1>(附图以及下文均简写为Oput1<N+1>)电连接。其中，第二输出电路202被配置为，在第二上拉节点Q2的电压的控制下，将在第三时钟信号端CLKE_2处接收的第三时钟信号传输至第二扫描信号端Oput1<N+1>，以使第二扫描信号端Oput1<N+1>输出第二扫描信号。

示例性的，在第二输入电路201对第二上拉节点Q2进行充电，使得第二上拉节点Q2的电压升高的情况下，第二输出电路202可以在第二上拉节点Q2的电压的控制下导通，将在第三时钟信号端CLKE_2处接收的第三时钟信号作为第二扫描信号，从第二扫描信号端Oput1<N+1>输出。

示例性的，在一帧的显示阶段中，第二输出电路202输出的第二扫描信号可以驱动显示面板PNL中相应一行子像素进行显示扫描。

需要说明的是，在第二输出电路202导通的情况下，第二上拉节点Q2的电压可以在第二输出电路202的自举作用下进一步升高。例如第二上拉节点Q2的电压可以升高至如图18所示的VGH1。其中，VGH1小于VGH2。

在一些示例中，如图7～图16、图20和图21所示，电位抬升电路203与第二上拉节点Q2、子时钟信号端CLK及虚拟移位信号端CR_dummy电连接，该子时钟信号端CLK为与第二输出电路202电连接的时钟信号端中的一者。其中，电位抬升电路203被配置为，在第二扫描信号端Oput1<N+1>输出第二扫描信号的阶段，与第二输出电路202配合，抬高第二上拉节点Q2的电压。

此处，在第二输出电路202与第三时钟信号端CLKE_2电连接的情况下，上述子时钟信号端CLK例如可以为第三时钟信号端CLKE_2。

示例性的，在第二输入电路201对第二上拉节点Q2进行充电，使得第二上拉节点Q2的电压升高的情况下，电位抬升电路203可以在第二上拉节点Q2的电压的控制下，与第二输出电路202同时导通，并将在第三时钟信号端CLKE_2处接收的第三时钟信号作为虚拟移位信号，传输至虚拟移位信号端CR_dummy。

此处，虚拟移位信号端CR_dummy未与其他的电路结构电连接，虚拟移位信号未传输至其他的电路结构。

示例性的，在第一扫描信号端Oput1<N>输出第一扫描信号的阶段，第一上拉节点Q1的电压可以称为第一预设电压(也即VGH2)，在第二扫描信号端Oput1<N+1>输出第二扫描信号的阶段，第二上拉节点Q2的电压可以称为第二预设电压。

需要说明的是，在第二扫描信号端Oput1<N+1>输出第二扫描信号的阶段，第二上拉节点Q2的电压在第二输出电路202的自举作用下升高至VGH1的基础上，第二上拉节点Q2的电压还可以在电位抬升电路203的自举作用下进一步抬高，使得第二上拉节点Q2的电压在第二输出电路202和电位抬升电路203的共同配合下大于VGH1，也即第二预设电压大于VGH1。第二预设电压例如可以为如图18所示的VGH2。这样可以减小甚至消除第一预设电压和第二预设电压之间的差异，进而可以减小甚至消除第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2之间的差异。

由此，本公开的一些实施例提供的移位寄存器100，通过在第二扫描单元2中设置电位抬升电路203，可以减小第一扫描单元1中的第一输出电路102的结构复杂程度与第二扫描单元2中第二输出电路202和电位抬升电路203的结构复杂程度之间的差异。本公开通过将电位抬升电路203与第二上拉节点Q2及第三时钟信号端CLKE_2电连接，可以使得电位抬升电路203与第二输出电路202同时导通，进而可以使得第二上拉节点Q2的电压在电位抬升电路203与第二输出电路202的共同作用下升高，减小甚至消除第一预设电压和第二预设电压之间的差异。

这样能够减小甚至消除第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2之间的差异，改善因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象，改善应用有上述移位寄存器100的显示装置2000的显示效果。

在一些实施例中，第一预设电压与第二预设电压相等或大致相等。这也就是说，在第一扫描信号端Oput1<N>输出的第一扫描信号的阶段，第一上拉节点Q1的电压因第一输出电路102的自举作用而抬高的程度，与在第二扫描信号端Oput1<N+1>输出的第二扫描信号的阶段，第二上拉节点Q2的电压因第二输出电路202和电位抬升电路203的共同自举作用而抬高的程度，相等或大约相等。第二预设电压为或大约为VGH2。

这也可以使得第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2相等或大约相等，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象，使得应用有上述移位寄存器100的显示装置2000具有较高的显示效果。

在一些实施例中，第一输出电路102的耦合电容值，与第二输出电路202和电位抬升电路203的耦合电容值相等或大约相等。也即，第一输出电路102的自举作用以及第二输出电路202和电位抬升电路203的共同自举作用之间无差异或基本无差异。

这也就可以使得第一上拉节点Q1在第一扫描信号端Oput1<N>输出的第一扫描信号的阶段的电压与第二上拉节点Q2在第二扫描信号端Oput1<N+1>输出的第二扫描信号的阶段的电压相等或大致相等，进而使得第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2相等或大约相等，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象，使得应用有上述移位寄存器100的显示装置2000具有较高的显示效果。

下面对第一扫描单元1所包括的第一输入电路101以及第二扫描单元2所包括的第二输入电路201的结构进行示意性说明。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第一输入电路101包括第三十一晶体管M31，第二输入电路201包括第三十二晶体管M32。

示例性的，如图8、图10、图12、图14、图16和图21所示，第三十一晶体管M31的控制极与输入信号端Iput电连接，第三十一晶体管M31的第一极与输入信号端Iput电连接，第三十一晶体管M31的第二极与第一上拉节点Q1电连接。其中，第三十一晶体管M31被配置为，在输入信号端Iput所传输的输入信号的控制下导通，将输入信号传输至第一上拉节点Q1，使得第一上拉节点Q1的电压升高。

示例性的，如图8、图10、图12、图14、图16和图21所示，第三十二晶体管M32的控制极与输入信号端Iput电连接，第三十二晶体管M32的第一极与输入信号端Iput电连接，第三十二晶体管M32的第二极与第二上拉节点Q2电连接。其中，第三十二晶体管M32被配置为，在输入信号端Iput所传输的输入信号的控制下导通，将输入信号传输至第二上拉节点Q2，使得第二上拉节点Q2的电压升高。

在一些实施例中，如图11～图14、图20和图21所示，第一输出电路102还与第五时钟信号端CLKF_1及第一感测信号端Output2<N>(附图以及下文均简写为Oput2<N>)电连接。其中，第一输出电路102还被配置为，在第一上拉节点Q1的电压的控制下，将在第五时钟信号端CLKF_1处接收的第五时钟信号传输至第一感测信号端Oput2<N>，以使第一感测信号端Oput2<N>输出第一感测信号。

示例性的，在第一上拉节点Q1的电压为高电平的情况下，第一输出电路102可以在第一上拉节点Q1的电压的控制下导通，将在第五时钟信号端CLKF_1处接收的第五时钟信号作为第一感测信号，从第一感测信号端Oput2<N>输出。

在一些实施例中，如图11～图14、图20和图21所示，第二输出电路202还与第六时钟信号端CLKF_2及第二感测信号端Output2<N+1>(附图以及下文均简写为Oput2<N+1>)电连接。其中，第二输出电路202还被配置为，在第二上拉节点Q2的电压的控制下，将在第六时钟信号端CLKF_2处接收的第六时钟信号传输至第二感测信号端Oput2<N+1>，以使第二感测信号端Oput2<N+1>输出第二感测信号。

此处，在第二输出电路202还与第六时钟信号端CLKF_2电连接的情况下，电位抬升电路203可以与第三时钟信号端CLKE_2和第六时钟信号端CLKF_2中的一者电连接。下面均以电位抬升电路203与第三时钟信号端CLKE_2电连接为例进行说明。

示例性的，在第二上拉节点Q2的电压为高电平的情况下，第二输出电路202可以在第二上拉节点Q2的电压的控制下导通，将在第六时钟信号端CLKF_2处接收的第六时钟信号作为第二感测信号，从第二感测信号端Oput2<N+1>输出。

需要说明的是，一帧的显示阶段包括依次进行的显示时段和消隐时段。

例如，在一帧显示阶段中的显示时段，第一上拉节点Q1的电压是由第一输入电路101抬升的，第二上拉节点Q2的电压是由第二输入电路201抬升的。第一输出电路102输出的第一扫描信号和第一感测信号可以相互配合，以驱动显示面板PNL中相应一行子像素进行显示扫描；第二输出电路202输出的第一扫描信号和第二感测信号可以相互配合，以驱动显示面板PNL中相应一行子像素进行显示扫描。

例如，在一帧显示阶段中的消隐时段，第一上拉节点Q1的电压和第二上拉节点Q2的电压均是由消隐输入单元3抬升的。第一输出电路102输出的第一扫描信号和第一感测信号可以相互配合，以驱动显示面板PNL中相应一行子像素进行外部补偿；第二输出电路102输出的第二扫描信号和第二感测信号可以相互配合，以驱动显示面板PNL中相应一行子像素进行外部补偿。

其中，在第一输出电路102未与第一感测信号端Oput2<N>电连接、第二输出电路202未与第二感测信号端Oput2<N+1>电连接的情况下，第一扫描信号和第二扫描信号均可以在一帧显示阶段中的显示时段，驱动显示面板PNL中相应一行子像素进行显示扫描，并在一帧显示阶段中的消隐时段，驱动显示面板PNL中相应一行子像素进行外部补偿。

关于消隐输入单元3的说明可以参照下文中的相关说明，此处不再赘述。

下面对第一扫描单元1所包括的第一输出电路102以及第二扫描单元2所包括的第二输出电路202和电位抬升电路203的结构进行示意性说明。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第一输出电路102包括：第一晶体管M1、第二晶体管M2和第一电容器C1。

示例性的，如图8、图10、图12、图14、图16和图21所示，第一晶体管M1的控制极与第一上拉节点Q1电连接，第一晶体管M1的第一极与第一时钟信号端CLKD_1电连接，第一晶体管M1的第二极与移位信号端CR<N>电连接。其中，第一晶体管M1被配置为，在第一上拉节点Q1的电压的控制下导通，将在第一时钟信号端CLKD_1处接收的第一时钟信号传输至移位信号端CR<N>，以使移位信号端CR<N>输出移位信号。

例如，在第一输入电路101导通、且使得第一上拉节点Q1的电压升高的情况下，第一晶体管M1可以在第一上拉节点Q1的高电压的控制下导通，将第一时钟信号传输至移位信号端CR<N>，并将该第一时钟信号作为移位信号从移位信号端CR<N>输出。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二晶体管M2的控制极与第一上拉节点Q1电连接，第二晶体管M2的第一极与第二时钟信号端CLKE_1电连接，第二晶体管M2的第二极与第一扫描信号端Oput1<N>电连接。其中，第二晶体管M2被配置为，在第一上拉节点Q1的电压的控制下导通，将在第二时钟信号端CLKE_1处接收的第二时钟信号传输至第一扫描信号端Oput1<N>，以使第一扫描信号端Oput1<N>输出第一扫描信号。

例如，在第一输入电路101导通、且使得第一上拉节点Q1的电压升高的情况下，第二晶体管M2可以在第一上拉节点Q1的高电压的控制下导通，将第二时钟信号传输至第一扫描信号端Oput1<N>，并将该第二时钟信号作为第一扫描信号从第一扫描信号端Oput1<N>输出。

示例性的，如图8、图10、图12、图14、图16和图21所示，第一电容器C1的第一端与第一上拉节点Q1电连接，第一电容器C1的第二端与第一扫描信号端Oput1<N>电连接。

例如，在第一输入电路101导通、且使得第一上拉节点Q1的电压升高的情况下，同时还可以对第一电容器C1进行充电。在第一输入电路101关断的情况下，第一电容器C1可以进行放电，使得第一上拉节点Q1保持高电平，进而使得第二晶体管M2保持导通状态。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第二输出电路202包括：第三晶体管M3和第二电容器C2。

示例性的，如图8、图10、图12、图14、图16和图21所示，第三晶体管M3的控制极与第二上拉节点Q2电连接，第三晶体管M3的第一极与第三时钟信号端CLKE_2电连接，第三晶体管M3的第二极与第二扫描信号端Oput1<N+1>电连接。其中，第三晶体管M3被配置为，在第二上拉节点Q2的电压的控制下导通，将在第三时钟信号端CLKE_2处接收的第三时钟信号传输至第二扫描信号端Oput1<N+1>，以使第二扫描信号端Oput1<N+1>输出第二扫描信号。

例如，在第二输入电路201导通、且使得第二上拉节点Q2的电压升高的情况下，第三晶体管M3可以在第二上拉节点Q2的高电压的控制下导通，将第三时钟信号传输至第二扫描信号端Oput1<N+1>，并将该第三时钟信号作为第二扫描信号从第二扫描信号端Oput1<N+1>输出。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二电容器C2的第一端与第二上拉节点Q2电连接，第二电容器C2的第二端与第二扫描信号端Oput1<N+1>电连接。

例如，在第二输入电路201导通、且使得第二上拉节点Q2的电压升高的情况下，同时还可以对第二电容器C2进行充电。在第二输入电路201关断的情况下，第二电容器C2可以进行放电，使得第二上拉节点Q2保持高电平，进而使得第三晶体管M3保持导通状态。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，电位抬升电路203包括：第四晶体管M4。

示例性的，如图8、图10、图12、图14、图16和图21所示，第四晶体管M4的控制极与第二上拉节点Q2电连接，第四晶体管M4的第一极与子时钟信号端CLK电连接，第四晶体管M4的第二极与虚拟移位信号端CR_dummy电连接。

例如，在第二输入电路201导通、且使得第二上拉节点Q2的电压升高的情况下，第四晶体管M4可以在第二上拉节点Q2的高电压的控制下导通，将第三时钟信号传输至虚拟移位信号端CR_dummy。

由第一输出电路102的结构以及第二输出电路202和电位抬升电路203的结构可知，在第一输出电路102的第一扫描信号端Oput1<N>输出第一扫描信号的阶段，第一上拉节点Q1的电压可以同时受到第一晶体管M1和第二晶体管M2的自举作用而升高。在第二输出电路202的第二扫描信号端Oput1<N+1>输出第二扫描信号的阶段，第二上拉节点Q2的电压可以在受到第三晶体管M3的自举作用而升高的同时，还可以受到第四晶体管M4的自举作用而进一步升高。

由于第一上拉节点Q1的电压和第二上拉节点Q2的电压均在两个晶体管的自举作用下升高，这样可以减小第一上拉节点Q1的第一预设电压和第二上拉节点Q2的第二预设电压之间的差异，进而减小第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2之间的差异，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象。

在一些示例中，如图12、图14和图21所示，在第一输出电路102还与第五时钟信号端CLKF_1及第一感测信号端Oput2<N>电连接的情况下，第一输出电路102还包括：第五十三晶体管M53和第四电容器C4。

示例性的，如图12、图14和图21所示，第五十三晶体管M53的控制极与第一上拉节点Q1电连接，第五十三晶体管M53的第一极与第五时钟信号端CLKF_1电连接，第五十三晶体管M53的第二极与第一感测信号端Oput2<N>电连接。其中，第五十三晶体管M53被配置为，在第一上拉节点Q1的电压的控制下导通，将在第五时钟信号端CLKF_1处接收的第五时钟信号传输至第一感测信号端Oput2<N>，以使第一感测信号端Oput2<N>输出第一感测信号。

例如，在第一输入电路101或消隐输入单元3使得第一上拉节点Q1的电压升高的情况下，第五十三晶体管M53可以在第一上拉节点Q1的高电压的控制下导通，将第五时钟信号传输至第一感测信号端Oput2<N>，并将该第五时钟信号作为第一感测信号从第一感测信号端Oput2<N>输出。

示例性的，如图12、图14和图21所示，第四电容器C4的第一端与第一上拉节点Q1电连接，第四电容器C4的第二端与第一感测信号端Oput2<N>电连接。

例如，在第一输入电路101或消隐输入单元3使得第一上拉节点Q1的电压升高的情况下，同时还可以对第四电容器C4进行充电。这样在消隐输入单元3关断的情况下，第四电容器C4可以进行放电，使得第一上拉节点Q1保持高电平，进而使得第五十三晶体管M53保持导通状态。

在一些示例中，如图12、图14和图21所示，在第二输出电路202还与第六时钟信号端CLKF_2及第二感测信号端Oput2<N+1>电连接的情况下，第二输出电路202还包括：第五十四晶体管M54和第五电容器C5。

示例性的，如图12、图14和图21所示，第五十四晶体管M54的控制极与第二上拉节点Q2电连接，第五十四晶体管M54的第一极与第六时钟信号端CLKF_2电连接，第五十四晶体管M54的第二极与第二感测信号端Oput2<N+1>电连接。其中，第五十四晶体管M54被配置为，在第二上拉节点Q2的电压的控制下导通，将在第六时钟信号端CLKF_2处接收的第六时钟信号传输至第二感测信号端Oput2<N+1>，以使第二感测信号端Oput2<N+1>输出第二感测信号。

例如，在第二输入电路201或消隐输入单元3使得第二上拉节点Q2的电压升高的情况下，第五十四晶体管M54可以在第二上拉节点Q2的高电压的控制下导通，将第六时钟信号传输至第二感测信号端Oput2<N+1>，并将该第六时钟信号作为第二感测信号从第二感测信号端Oput2<N+1>输出。

示例性的，如图12、图14和图21所示，第五电容器C5的第一端与第二上拉节点Q2电连接，第五电容器C5的第二端与第二感测信号端Oput2<N+1>电连接。

例如，在第二输入电路201或消隐输入单元3使得第二上拉节点Q2的电压升高的情况下，同时还可以对第五电容器C5进行充电。这样在消隐输入单元3关断的情况下，第五电容器C5可以进行放电，使得第二上拉节点Q2保持高电平，进而使得第五十四晶体管M54保持导通状态。

由第一输出电路102的结构以及第二输出电路202和电位抬升电路203的结构可知，在第一输出电路102的第一扫描信号端Oput1<N>输出第一扫描信号、第一感测信号端Oput2<N>输出第一感测信号的阶段，第一上拉节点Q1的电压可以同时受到第一晶体管M1、第二晶体管M2及第五十三晶体管M53的自举作用而升高。在第二输出电路202的第二扫描信号端Oput1<N+1>输出第二扫描信号、第二感测信号端Oput2<N+1>输出第二感测信号的阶段，第二上拉节点Q2的电压可以在受到第三晶体管M3和第五十四晶体管M54的自举作用而升高的同时，还可以受到第四晶体管M4的自举作用而进一步升高。

由于第一上拉节点Q1的电压和第二上拉节点Q2的电压均在三个晶体管的自举作用下升高，这样可以减小第一上拉节点Q1的第一预设电压和第二上拉节点Q2的第二预设电压之间的差异，进而减小第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2之间的差异，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象。

需要说明的是，上述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五十三晶体管M53和第五十四晶体管M54的设置方式包括多种，可以根据实际需要选择设置。

在一些实施例中，第一晶体管M1的宽长比与第二晶体管M2的宽长比之和，等于或大约等于，第三晶体管M3的宽长比与第四晶体管M4的宽长比之和。

这样可以使得第一晶体管M1和第二晶体管M2对第一上拉节点Q1的自举作用以及第三晶体管M3和第四晶体管M4对第二上拉节点Q2的自举作用相同或大致相同。在第一扫描信号端Oput1<N>输出的第一扫描信号的阶段中第一上拉节点Q1的电压，以及在第二扫描信号端Oput1<N+1>输出的第二扫描信号的阶段中第二上拉节点Q2的电压可以相等或大致相等，进而可以使得第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2相等或大约相等，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象，使得应用有上述移位寄存器100的显示装置2000具有较高的显示效果。

此处，在第一输出电路102还包括第五十三晶体管M53、且第二输出电路202还包括第五十四晶体管M54的情况下，第一晶体管M1的宽长比、第二晶体管M2的宽长比及第五十三晶体管M53的宽长比之和，等于或大约等于，第三晶体管M3的宽长比、第四晶体管M4的宽长比及第五十四晶体管M54的宽长比之和。

这样可以使得第一晶体管M1、第二晶体管M2和五十三晶体管M53对第一上拉节点Q1的自举作用以及第三晶体管M3、第四晶体管M4和第五十四晶体管M54对第二上拉节点Q2的自举作用相同或大致相同。在第一扫描信号端Oput1<N>输出的第一扫描信号的阶段中第一上拉节点Q1的电压，以及在第二扫描信号端Oput1<N+1>输出的第二扫描信号的阶段中第二上拉节点Q2的电压可以相等或大致相等，进而可以使得第一扫描信号的下降沿时间Tf1和第二扫描信号的下降沿时间Tf2相等或大约相等，改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象，使得应用有上述移位寄存器100的显示装置2000具有较高的显示效果。

可选的，在一些示例中，第一晶体管M1的宽长比与，第三晶体管M3的宽长比及第四晶体管M4的宽长比中的一者相等或大约相等。第二晶体管M2的宽长比与，第三晶体管M3的宽长比及第四晶体管M4的宽长比中的另一者相等或大约相等。

例如，第一晶体管M1的宽长比与第三晶体管M3的宽长比相等或大约相等，第二晶体管M2的宽长比与第四晶体管M4的宽长比相等或大约相等。

又如，第一晶体管M1的宽长比与第四晶体管M4的宽长比相等或大约相等，第二晶体管M2的宽长比与第三晶体管M3的宽长比相等或大约相等。

此处，在第一输出电路102还包括第五十三晶体管M53、且第二输出电路202还包括第五十四晶体管M54的情况下，第一晶体管M1的宽长比与，第三晶体管M3的宽长比、第四晶体管M4及第五十四晶体管M54的宽长比中的一者相等或大约相等。第二晶体管M2的宽长比与，第三晶体管M3的宽长比、第四晶体管M4及第五十四晶体管M54的宽长比中的另一者相等或大约相等。第五十三晶体管M53的宽长比与，第三晶体管M3的宽长比、第四晶体管M4及第五十四晶体管M54的宽长比中的又一者相等或大约相等。

例如，第一晶体管M1的宽长比与第三晶体管M3的宽长比相等或大约相等，第二晶体管M2的宽长比与第四晶体管M4的宽长比相等或大约相等，第五十三晶体管M53的宽长比与第五十四晶体管M54的宽长比相等或大约相等。

又如，第一晶体管M1的宽长比与第五十四晶体管M54的宽长比相等或大约相等，第二晶体管M2的宽长比与第三晶体管M3的宽长比相等或大约相等，第五十三晶体管M53的宽长比与第四晶体管M4的宽长比相等或大约相等。

这样便于对第一晶体管M1的宽长比、第二晶体管M2的宽长比、第三晶体管M3的宽长比、第四晶体管M4的宽长比、第五十三晶体管M53以及第五十四晶体管M54进行设计，确保第一晶体管M1的宽长比与第二晶体管M2的宽长比之和，等于或大约等于，第三晶体管M3的宽长比与第四晶体管M4的宽长比之和，或者，确保第一晶体管M1的宽长比、第二晶体管M2的宽长比及第五十三晶体管M53的宽长比之和，等于或大约等于，第三晶体管M3的宽长比、第四晶体管M4的宽长比及第五十四晶体管M54的宽长比之和，进而确保第一扫描信号端Oput1<N>输出的第一扫描信号的下降沿时间Tf1和第二扫描信号端Oput1<N+1>输出的第二扫描信号的下降沿时间Tf2相等或大约相等，有效改善甚至消除因输入至奇数行栅线GL的第一扫描信号下降沿时间与输入至偶数行栅线GL的第二扫描信号下降沿时间不一致而导致的横纹现象。

进一步的，第一晶体管M1的宽长比、第二晶体管M2的宽长比、第三晶体管M3的宽长比以及第四晶体管M4的宽长比相等或大约相等。

在第一输出电路102还包括第五十三晶体管M53、且第二输出电路202还包括第五十四晶体管M54的情况下，第一晶体管M1的宽长比、第二晶体管M2的宽长比、第三晶体管M3的宽长比、第四晶体管M4的宽长比、第五十三晶体管M53的宽长比以及第五十四晶体管M54的宽长比相等或大约相等。

这样不仅可以确保对横纹现象的改善效果，还有利于简化第一晶体管M1的宽长比、第二晶体管M2的宽长比、第三晶体管M3的宽长比、第四晶体管M4的宽长比、第五十三晶体管M53的宽长比以及第五十四晶体管M54的宽长比的设计难度，简化第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五十三晶体管M53的宽长比以及第五十四晶体管M54的宽长比的制备工艺。

在一些示例中，第一晶体管M1的宽长比的取值范围可以为50:6～300:6；第二晶体管M2的宽长比的取值范围可以为300:6～3000:6；第三晶体管M3的宽长比的取值范围可以为300:6～3000:6；第四晶体管M4的宽长比的取值范围可以为50:6～300:6。

在第一输出电路102还包括第五十三晶体管M53、且第二输出电路202还包括第五十四晶体管M54的情况下，第五十三晶体管M53的宽长比的取值范围可以为300:6～3000:6，第五十四晶体管M54的宽长比的取值范围可以为300:6～3000:6。

示例性的，第二晶体管M2和第三晶体管M3的宽长比，可以大于第一晶体管M1和第四晶体管M4的宽长比。当然，四者的宽长比也可以相等，在四者的宽长比相等的情况下，该宽长比可以为300:6。

第二晶体管M2和第三晶体管M3的宽长比，可以大于第一晶体管M1、第四晶体管M4、第五十三晶体管M53及第五十四晶体管M54的宽长比。当然，六者的宽长比也可以相等，在该六者的宽长比相等的情况下，该宽长比可以为300:6。

例如，第一晶体管M1的宽长比可以为50:6、100:6、150:6、250:6或300:6等。第二晶体管M2的宽长比可以为300:6、500:6、850:6、2000:6或3000:6等。第三晶体管M3的宽长比可以为300:6、700:6、1000:6、2300:6或3000:6等。第四晶体管M4的宽长比可以为50:6、110:6、190:6、260:6或300:6等。第五十三晶体管M53的宽长比可以为300:6、900:6、1500:6、2400:6或3000:6等。第五十四晶体管M54的宽长比可以为300:6、980:6、1700:6、2700:6或3000:6等。

在一些实施例中，如图7～图16、图20和图21所示，第一扫描单元1还可以包括：第一控制电路103。第二扫描单元2还可以包括：第二控制电路204。

在一些示例中，如图7～图16、图20和图21所示，第一控制电路103与第一上拉节点Q1、第一电压信号端VDD_A、第一下拉节点QB_A及第二电压信号端VGL1电连接。第一控制电路103被配置为，在第一上拉节点Q1的电压和第一电压信号端VDD_A所传输的第一电压信号的控制下，对第一下拉节点QB_A的电压进行控制。

在一些示例中，如图7～图16、图20和图21所示，第二控制电路204与第二上拉节点Q2、第三电压信号端VDD_B、第二下拉节点QB_B及第二电压信号端VGL1电连接。第二控制电路204被配置为，在第二上拉节点的电压Q2和第三电压信号端VDD_B所传输的第三电压信号的控制下，对第二下拉节点QB_B的电压进行控制。

需要说明的是，第二电压信号端VGL1被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)，示例性的，第二电压信号的电平为-10V。在一帧的显示阶段，第一电压信号端VDD_A所传输的第一电压信号和第三电压信号端VDD_B所传输的第三电压信号不变，且在第一电压信号为高电平信号的情况下，第三电压信号为低电平信号，在第一电压信号为低电平信号的情况下，第三电压信号为高电平信号。

本公开中的高电平和低电平为相对值，例如高电平为15V，低电平为5V，并不因此而限定了低电平为小于等于0V的电平。

基于此，示例性的，在第一上拉节点Q1的电压升高的情况下，第一控制电路103可以将第二电压信号端VGL1所传输的第二电压信号传输至第一下拉节点QB_A，将第一下拉节点QB_A的电压拉低至低电平。在第一上拉节点Q1的电压为低电平的情况下，第一控制电路103可以将第一电压信号端VDD_A所传输的第一电压信号传输至第一下拉节点QB_A，将第一下拉节点QB_A的电压拉高至高电平。

示例性的，在第二上拉节点Q2的电压升高的情况下，第二控制电路204可以将第二电压信号端VGL1所传输的第二电压信号传输至第二下拉节点QB_B，将第二下拉节点QB_B的电压拉低至低电平。在第二上拉节点Q2的电压为低电平的情况下，第二控制电路204可以将第三电压信号端VDD_B所传输的第三电压信号传输至第二下拉节点QB_B，将第二下拉节点QB_B的电压拉高至高电平。

在一些实施例中，如图7～图16、图20和图21所示，第二扫描单元2还可以包括：第三控制电路205。

在一些示例中，如图7～图16、图20和图21所示，第三控制电路205与第一下拉节点QB_A、第二下拉节点QB_B、第二电压信号端VGL1及虚拟移位信号端CR_dummy电连接。第三控制电路205被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对虚拟移位信号端CR_dummy的电压进行控制。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第三控制电路205可以在第一下拉节点QB_A的电压的控制下导通，将第二电压信号端VGL1所传输的第二电压信号传输至虚拟移位信号端CR_dummy，将虚拟移位信号端CR_dummy的电压拉低至低电平。在第二下拉节点QB_B的电压为高电平的情况下，第三控制电路205可以在第二下拉节点QB_B的电压的控制下导通，将第二电压信号端VGL1所传输的第二电压信号传输至虚拟移位信号端CR_dummy，将虚拟移位信号端CR_dummy的电压拉低至低电平。

通过设置第三控制电路205，可以避免虚拟移位信号端CR_dummy处于悬浮状态，进而可以使得虚拟移位信号端CR_dummy具有较高的稳定性。在利用电位抬升电路203对第二上拉节点Q2的电压进一步抬升的情况下，可以确保第二上拉节点Q2的电压的稳定性。

下面对第一扫描单元1所包括的第一控制电路103以及第二扫描单元2所包括的第二控制电路204和第三控制电路205的结构进行示意性说明。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第一控制电路包括103：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。

示例性的，如图8、图10、图12、图14、图16和图21所示，第五晶体管M5的控制极与第一电压信号端VDD_A电连接，第五晶体管M5的第一极与第一电压信号端VDD_A电连接，第五晶体管M5的第二极与第六晶体管M6的控制极及第七晶体管M7的第一极电连接。

例如，在第一电压信号端VDD_A所传输的第一电压信号的电平为高电平的情况下，第五晶体管M5可以在第一电压信号的作用下导通，并接收第一电压信号，将第一电压信号传输至第六晶体管M6的控制极及第七晶体管M7的第一极。

示例性的，如图8、图10、图12、图14、图16和图21所示，第六晶体管M6的第一极与第一电压信号端VDD_A电连接，第六晶体管M6的第二极与第一下拉节点QB_A及第八晶体管M8的第一极电连接。

例如，第五晶体管M5将第一电压信号传输至第六晶体管M6的控制极后，第六晶体管M6可以在第一电压信号的作用下导通，并接收第一电压信号，将第一电压信号传输至第一下拉节点QB_A及第八晶体管M8的第一极。

示例性的，如图8、图10、图12、图14、图16和图21所示，第七晶体管M7的控制极与第一上拉节点Q1电连接，第七晶体管M7的第二极与第二电压信号端VGL1电连接。第八晶体管M8的控制极与第一上拉节点Q1电连接，第八晶体管M8的第二极与第二电压信号端VGL1电连接。

例如，在第一上拉节点Q1的电压为高电平的情况下，第七晶体管M7和第八晶体管M8可以在第一上拉节点Q1的电压的控制下导通，第七晶体管M7可以将第二电压信号端VGL1所传输的第二电压信号传输至第六晶体管M6的控制极，使得第六晶体管M6关断，第八晶体管M8可以将第二电压信号端VGL1所传输的第二电压信号传输至第一下拉节点QB_A将第一下拉节点QB_A的电压拉低至低电平。

在第一上拉节点Q1的电压为低电平的情况下，第七晶体管M7和第八晶体管M8可以在第一上拉节点Q1的电压的控制下关断，第六晶体管M6可以将接收的第一电压信号传输至第一下拉节点QB_A，将第一下拉节点QB_A的电压拉高至高电平。

此处，第七晶体管M7也可以与第六电压信号端VGL3电连接，也即，将第二电压信号端VGL1替换为第六电压信号端VGL3。第六电压信号端VGL3被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)，示例性的，第六电压信号的电平为-8V或-6V等。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第二控制电路204包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。

示例性的，如图8、图10、图12、图14、图16和图21所示，第九晶体管M9的控制极与第三电压信号端VDD_B电连接，第九晶体管M9的第一极与第三电压信号端VDD_B电连接，第九晶体管M9的第二极与第十晶体管M10的控制极及第十一晶体管M11的第一极电连接。

例如，在第三电压信号端VDD_B所传输的第三电压信号的电平为高电平的情况下，第九晶体管M9可以在第三电压信号的作用下导通，并接收第三电压信号，将第三电压信号传输至第十晶体管M10的控制极及第十一晶体管M11的第一极。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十晶体管M10的第一极与第三电压信号端VDD_B电连接，第十晶体管M10的第二极与第二下拉节点QB_B及第十二晶体管M12的第一极电连接。

例如，第九晶体管M9将第三电压信号传输至第十晶体管M10的控制极后，第十晶体管M10可以在第三电压信号的作用下导通，并接收第三电压信号，将第三电压信号传输至第二下拉节点QB_B及第十二晶体管M12的第一极电。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十一晶体管M11的控制极与第二上拉节点Q2电连接，第十一晶体管M11的第二极与第二电压信号端VGL1电连接。第十二晶体管M12的控制极与第二上拉节点Q2电连接，第十二晶体管M12的第二极与第二电压信号端VGL1电连接。

例如，在第二上拉节点Q2的电压为高电平的情况下，第十一晶体管M11和第十二晶体管M12可以在第二上拉节点Q2的电压的控制下导通，第十一晶体管M11可以将第二电压信号端VGL1所传输的第二电压信号传输至第十晶体管M10的控制极，使得第十晶体管M10关断，第十二晶体管M12可以将第二电压信号端VGL1所传输的第二电压信号传输至第二下拉节点QB_B将第二下拉节点QB_B的电压拉低至低电平。

在第二上拉节点Q2的电压为低电平的情况下，第十一晶体管M11和第十二晶体管M12可以在第二上拉节点Q2的电压的控制下关断，第十晶体管M10可以将接收的第三电压信号传输至第二下拉节点QB_B，将第二下拉节点QB_B的电压拉高至高电平。

此处，第十一晶体管M11也可以与第六电压信号端VGL3电连接，也即，将第二电压信号端VGL1替换为第六电压信号端VGL3。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第三控制电路205包括：第十三晶体管M13和第十四晶体管M14。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十三晶体管M13的控制极与第二下拉节点QB_B电连接，第十三晶体管M13的第一极与虚拟移位信号端CR_dummy电连接，第十三晶体管M13的第二极与第二电压信号端VGL1电连接。

例如，在第二下拉节点QB_B的电压为高电位的情况下，第十三晶体管M13可以在第二下拉节点QB_B的电压的控制下导通，并将第二电压信号端VGL1所传输的第二电压信号传输至虚拟移位信号端CR_dummy，将虚拟移位信号端CR_dummy的电位拉低至低电平，对虚拟移位信号端CR_dummy的电位进行控制。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十四晶体管M14的控制极与第一下拉节点QB_A电连接，第十四晶体管M14的第一极与虚拟移位信号端CR_dummy电连接，第十四晶体管M14的第二极与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电位的情况下，第十四晶体管M14可以在第一下拉节点QB_A的电压的控制下导通，并将第二电压信号端VGL1所传输的第二电压信号传输至虚拟移位信号端CR_dummy，将虚拟移位信号端CR_dummy的电位拉低至低电平，对虚拟移位信号端CR_dummy的电位进行控制。

此处，第十三晶体管M13和第十四晶体管M14也可以与第四电压信号端VGL2电连接，也即，将第二电压信号端VGL1替换为第四电压信号端VGL2。

在一些实施例中，如图7～图16、图20和图21所示，第一扫描单元1还包括：第一复位电路104、第二复位电路105、第三复位电路106和第四复位电路107。第二扫描单元2还包括：第五复位电路206、第六复位电路207、第七复位电路208和第八复位电路209。

在一些示例中，如图7～图16、图20和图21所示，第一复位电路104与输入信号端Iput、第一下拉节点QB_A及第二电压信号端VGL1电连接。其中，第一复位电路104被配置为，在输入信号端Iput所传输的输入信号的控制下，对第一下拉节点QB_A进行复位。

示例性的，在输入信号的电平为高电平的情况下，第一复位电路104可以在输入信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一下拉节点QB_A，对第一下拉节点QB_A进行下拉复位。

例如，在多个移位寄存器100级联构成栅极驱动电路1000的情况下，某一级移位寄存器100的输入信号端Iput可以与其他级移位寄存器100的移位信号端CR<N>电连接，使得该某一级移位寄存器100可以接收其它级移位寄存器100输出的移位信号，并将该移位信号作为输入信号。例如，第N级移位寄存器100的输入信号端Iput可以与第N-2级移位寄存器100的移位信号端CR<N>电连接。

在一些示例中，如图7～图16、图20和图21所示，第二复位电路105与第一下拉节点QB_A、第二下拉节点QB_B、第一上拉节点Q1及第二电压信号端VGL1电连接。其中，第二复位电路105被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对第一上拉节点Q1进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第二复位电路105可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1，对第一上拉节点Q1进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第二复位电路105可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1，对第一上拉节点Q1进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第三复位电路106与第一下拉节点QB_A、第二下拉节点QB_B、移位信号端CR<N>、第一扫描信号端Oput1<N>、第二电压信号端VGL1及第四电压信号端VGL2电连接。其中，第三复位电路106被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对移位信号端CR<N>和第一扫描信号端Oput1<N>进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第三复位电路106可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至移位信号端CR<N>，对移位信号端CR<N>进行下拉复位，并将第四电压信号端VGL2所传输的第四电压信号传输至第一扫描信号端Oput1<N>，对第一扫描信号端Oput1<N>进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第三复位电路106可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至移位信号端CR<N>，对移位信号端CR<N>进行下拉复位，并将第四电压信号端VGL2所传输的第四电压信号传输至第一扫描信号端Oput1<N>，对第一扫描信号端Oput1<N>进行下拉复位。

此处，第四电压信号端VGL2被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)，示例性的，第四电压信号的电平可以为-6V。

在一些示例中，如图11～图14、图20和图21所示，在第一输出电路102还与第五时钟信号端CLKF_1及第一感测信号端Oput2<N>电连接的情况下，第三复位电路106还与第一感测信号端第一感测信号端Oput2<N>电连接。其中，第三复位电路106还被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对第一感测信号端Oput2<N>进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第三复位电路106可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一感测信号端Oput2<N>，对第一感测信号端Oput2<N>进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第三复位电路106可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一感测信号端Oput2<N>，对第一感测信号端Oput2<N>进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第四复位电路107与显示复位信号端STD、第一上拉节点Q1及第二电压信号端VGL1电连接。其中，第四复位电路107被配置为，在显示复位信号端STD所传输的显示复位信号的控制下，对第一上拉节点Q1进行复位。

示例性的，在显示复位信号的电平为高电平的情况下，第四复位电路107可以在显示复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1，对第一上拉节点Q1进行下拉复位。

例如，在多个移位寄存器100级联构成栅极驱动电路1000的情况下，某一级移位寄存器100的显示复位信号端STD可以与其他级移位寄存器100的移位信号端CR<N>电连接，使得该某一级移位寄存器100可以接收其它级移位寄存器100输出的移位信号，并将该移位信号作为显示复位信号。例如，第N级移位寄存器100的显示复位信号端STD可以与第N+4级移位寄存器100的移位信号端CR<N>电连接。

在一些示例中，如图7～图16、图20和图21所示，第五复位电路206与输入信号端Iput、第二下拉节点QB_B及第二电压信号端VGL1电连接。其中，第五复位电路206被配置为，在输入信号端Iput所传输的输入信号的控制下，对第二下拉节点QB_B进行复位。

示例性的，在输入信号的电平为高电平的情况下，第五复位电路206可以在输入信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二下拉节点QB_B，对第二下拉节点QB_B进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第六复位电路207与第一下拉节点QB_A、第二下拉节点QB_B、第二上拉节点Q2及第二电压信号端VGL1电连接。第六复位电路207被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对第二上拉节点Q2进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第六复位电路207可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2，对第二上拉节点Q2进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第六复位电路207可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2，对第二上拉节点Q2进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第七复位电路208与第一下拉节点QB_A、第二下拉节点QB_B、第二扫描信号端Oput1<N+1>及第四电压信号端VGL2电连接。其中，第七复位电路208被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_B的电压的控制下，对第二扫描信号端Oput1<N+1>进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第七复位电路208可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二扫描信号端Oput1<N+1>，对第二扫描信号端Oput1<N+1>进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第七复位电路208可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二扫描信号端Oput1<N+1>，对第二扫描信号端Oput1<N+1>进行下拉复位。

在一些示例中，如图11～图14、图20和图21所示，在第二输出电路202还与第六时钟信号端CLKF_2及第二感测信号端Oput2<N+1>电连接的情况下，第七复位电路208还与第二感测信号端Oput2<N+1>电连接。其中，第七复位电路208还被配置为，在第一下拉节点QB_A的电压或第二下拉节点QB_A的电压的控制下，对第二感测信号端Oput2<N+1>电进行复位。

示例性的，在第一下拉节点QB_A的电压为高电平的情况下，第七复位电路208可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二感测信号端Oput2<N+1>，对第二感测信号端Oput2<N+1>进行下拉复位。在第二下拉节点QB_B的电压为高电平的情况下，第七复位电路208可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二感测信号端Oput2<N+1>，对第二感测信号端Oput2<N+1>进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第八复位电路209与显示复位信号端STD、第二上拉节点Q2及第二电压信号端VGL1电连接。其中，第八复位电路209被配置为，在显示复位信号端STD所传输的显示复位信号的控制下，对第二上拉节点Q2进行复位。

示例性的，在显示复位信号的电平为高电平的情况下，第八复位电路209可以在显示复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2，对第二上拉节点Q2进行下拉复位。

下面对第一扫描单元1所包括的第一复位电路104、第二复位电路105、第三复位电路106和第四复位电路107，以及第二扫描单元2所包括的第五复位电路206、第六复位电路207、第七复位电路208和第八复位电路209的结构进行示意性说明。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第一复位电路104包括：第十五晶体管M15。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十五晶体管M15的控制极与输入信号端Iput电连接，第十五晶体管M15的第一极与第一下拉节点QB_A电连接，第十五晶体管M15的第二极与第二电压信号端VGL1电连接。

例如，在输入信号的电平为高电平的情况下，第十五晶体管M15可以在输入信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一下拉节点QB_A。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第二复位电路105包括：第十六晶体管M16和第十七晶体管M17。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十六晶体管M16的控制极与第二下拉节点QB_B电连接，第十六晶体管M16的第一极与第一上拉节点电Q1连接，第十六晶体管M16的第二极与第二电压信号端VGL1电连接。第十七晶体管M17的控制极与第一下拉节点QB_A电连接，第十七晶体管M17的第一极与第一上拉节点Q1电连接，第十七晶体管M17的第二极与第二电压信号端VGL1电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第十六晶体管M16可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1。在第一下拉节点QB_A的电压为高电平的情况下，第十七晶体管M17可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第三复位电路106包括：第十八晶体管M18、第十九晶体管M19、第二十晶体管M20和第二十一晶体管M21。

示例性的，如图8、图10、图12、图14、图16和图21所示，第十八晶体管M18的控制极与第一下拉节点QB_A电连接，第十八晶体管M18的第一极与移位信号端CR<N>电连接，第十八晶体管M18的第二极与第二电压信号端VGL1电连接。第十九晶体管M19的控制极与第二下拉节点QB_B电连接，第十九晶体管M19的第一极与移位信号端CR<N>电连接，第十九晶体管M19的第二极与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第十八晶体管M18可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至移位信号端CR<N>。在第二下拉节点QB_B的电压为高电平的情况下，第十九晶体管M19可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至移位信号端CR<N>。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十晶体管M20的控制极与第一下拉节点QB_A电连接，第二十晶体管M20的第一极与第一扫描信号端Oput1<N>电连接，第二十晶体管M20的第二极与第四电压信号端VGL2电连接。第二十一晶体管M21的控制极与第二下拉节点QB_B电连接，第二十一晶体管M21的第一极与第一扫描信号端Oput1<N>电连接，第二十一晶体管M21的第二极与第四电压信号端VGL2电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第二十晶体管M20可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第一扫描信号端Oput1<N>。在第二下拉节点QB_B的电压为高电平的情况下，第二十一晶体管M21可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第一扫描信号端Oput1<N>。

在一些示例中，如图12、图14和图21所示，在第一输出电路102还与第五时钟信号端CLKF_1及第一感测信号端Oput2<N>电连接的情况下，第三复位电路106还包括：第五十五晶体管M55和第五十六晶体管M56。

示例性的，如图12、图14和图21所示，第五十五晶体管M55的控制极与第一下拉节点QB_A电连接，第五十五晶体管M55的第一极与第一感测信号端Oput2<N>电连接，第五十五晶体管M55的第二极与第四电压信号端VGL2电连接。第五十六晶体管M56的控制极与第二下拉节点QB_B电连接，第五十六晶体管M56的第一极与所述第一感测信号端Oput2<N>电连接，第五十六晶体管M56的第二极与第四电压信号端VGL2电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第五十五晶体管M55可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第一感测信号端Oput2<N>。在第二下拉节点QB_B的电压为高电平的情况下，第五十六晶体管M56可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第一感测信号端Oput2<N>。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第四复位电路107包括：第二十二晶体管M22。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十二晶体管M22的控制极与显示复位信号端STD电连接，第二十二晶体管M22的第一极与第一上拉节点Q1电连接，第二十二晶体管M22的第二极与第二电压信号端VGL1电连接。

例如，在显示复位信号的电平为高电平的情况下，第二十二晶体管M22可以在显示复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第五复位电路206包括：第二十三晶体管M23。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十三晶体管M23的控制极与输入信号端Iput电连接，第二十三晶体管M23的第一极与第二下拉节点QB_B电连接，第二十三晶体管M23的第二极与第二电压信号端VGL1电连接。

例如，在输入信号的电平为高电平的情况下，第二十三晶体管M23可以在输入信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二下拉节点QB_B。

在一些示例中，如图8、图10、图12所示、图14、图16和图21，第六复位电路207包括：第二十四晶体管M24和第二十五晶体管M25。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十四晶体管M24的控制极与第一下拉节点QB_A电连接，第二十四晶体管M24的第一极与第二上拉节点Q2电连接，第二十四晶体管M24的第二极与第二电压信号端VGL1电连接。第二十五晶体管M25的控制极与第二下拉节点QB_B电连接，第二十五晶体管M25的第一极与第二上拉节点Q2电连接，第二十五晶体管M25的第二极与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第二十四晶体管M24可以在第一下拉节点QB_A的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2。在第二下拉节点QB_B的电压为高电平的情况下，第二十五晶体管M25可以在第二下拉节点QB_B的电压的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第七复位电路208包括：第二十六晶体管M26和第二十七晶体管M27。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十六晶体管M26的控制极与第二下拉节点QB_B电连接，第二十六晶体管M26的第一极与第二扫描信号端Oput1<N+1>电连接，第二十六晶体管M26的第二极与第四电压信号端VGL2电连接。第二十七晶体管M27的控制极与第一下拉节点QB_A电连接，第二十七晶体管M27的第一极与第二扫描信号端Oput1<N+1>电连接，第二十七晶体管M27的第二极与第四电压信号端VGL2电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第二十六晶体管M26可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二扫描信号端Oput1<N+1>。在第一下拉节点QB_A的电压为高电平的情况下，第二十七晶体管M27可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二扫描信号端Oput1<N+1>。

在一些示例中，如图12、图14和图21所示，在第二输出电路202还与第六时钟信号端CLKF_2及第二感测信号端Oput2<N+1>电连接的情况下，第七复位电路208还包括：第五十七晶体管M57和第五十八晶体管M58。

示例性的，如图12、图14和图21所示，第五十七晶体管M57的控制极与第二下拉节点QB_B电连接，第五十七晶体管M57的第一极与第二感测信号端Oput2<N+1>电连接，第五十七晶体管M57的第二极与第四电压信号端VGL2电连接。第五十八晶体管M58的控制极与第一下拉节点QB_A电连接，第五十八晶体管M58的第一极与第二感测信号端Oput2<N+1>电连接，第五十八晶体管M58的第二极与第四电压信号端VGL2电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第五十七晶体管M57可以在第二下拉节点QB_B的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二感测信号端Oput2<N+1>。在第一下拉节点QB_A的电压为高电平的情况下，第五十八晶体管M58可以在第一下拉节点QB_A的电压的作用下导通，将第四电压信号端VGL2所传输的第四电压信号传输至第二感测信号端Oput2<N+1>。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第八复位电路209包括：第二十八晶体管M28。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十八晶体管M28的控制极与显示复位信号端STD电连接，第二十八晶体管M28的第一极与第二上拉节点Q2电连接，第二十八晶体管M28的第二极与第二电压信号端VGL1电连接。

例如，在显示复位信号的电平为高电平的情况下，第二十八晶体管M28可以在显示复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2。

在一些实施例中，如图7～图16、图20和图21所示，第一扫描单元1还包括：第九复位电路108。第二扫描单元2还包括：第十复位电路210。

在一些示例中，如图7～图16、图20和图21所示，第九复位电路108与全局复位信号端TRST、第一上拉节点Q1及第二电压信号端VGL1电连接。其中，第九复位电路108被配置为，在全局复位信号端TRST所传输的全局复位信号的控制下，对第一上拉节点Q1进行复位。

示例性的，在全局复位信号的电平为高电平的情况下，第九复位电路108可以在全局复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1，对第一上拉节点Q1进行下拉复位。

在一些示例中，如图7～图16、图20和图21所示，第十复位电路210与全局复位信号端TRST、第二上拉节点Q2及第二电压信号端VGL1电连接。其中，第十复位电路210被配置为，在全局复位信号端TRST所传输的全局复位信号的控制下，对第二上拉节点Q2进行复位。

示例性的，在全局复位信号的电平为高电平的情况下，第十复位电路210可以在全局复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2，对第二上拉节点Q2进行下拉复位。

例如，在一帧的显示阶段之前，各级移位寄存器100中的第九复位电路108和第十复位电路210可以响应于全局复位信号端TRST所传输的全局复位信号而导通，分别对第一节点Q1和第二节点Q2进行下拉复位。

下面对第一扫描单元1所包括的第九复位电路108以及第二扫描单元2所包括的第十复位电路210的结构进行示意性说明。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第九复位电路108包括：第二十九晶体管M29。

示例性的，如图8、图10、图12、图14、图16和图21所示，第二十九晶体管M29的控制极与全局复位信号端TRST电连接，第二十九晶体管M29的第一极与第一上拉节点Q1电连接，第二十九晶体管M29的第二极与第二电压信号端VGL1电连接。

例如，在全局复位信号的电平为高电平的情况下，第二十九晶体管M29可以在全局复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1。

在一些示例中，如图8、图10、图12、图14、图16和图21所示，第十复位电路210包括：第三十晶体管M30。

示例性的，如图8、图10、图12、图14、图16和图21所示，第三十晶体管M30的控制极与全局复位信号端TRST电连接，第三十晶体管M30的第一极与第二上拉节点Q2电连接，第三十晶体管M30的第二极与第二电压信号端VGL1电连接。

例如，在全局复位信号的电平为高电平的情况下，第三十晶体管M30可以在全局复位信号的作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二上拉节点Q2。

需要说明的是，本公开所提供的移位寄存器100中所包括的扫描单元的数量可以为多个。例如，扫描单元的数量可以为三个、四个或者更多。其中，移位寄存器100所包括的其余扫描单元的结构，例如可以与第一扫描单元1的结构相同，或者也可以与第二扫描单元2的结构相同。

在一些实施例中，对显示面板PNL中的子像素进行补偿的方式可以包括多种，可以根据实际需要选择设置。

例如，可以在子像素中设置像素补偿电路，以利用该像素补偿电路对子像素进行内部补偿。又如，可以在子像素中设置感测晶体管，以利用该感测晶体管对子像素进行外部补偿。

本公开以采用外部补偿的方式为例。如图5所示，显示面板PNL中的各子像素中的像素驱动电路例如可以采用3T1C的结构(“T”表示为晶体管，“C”表示为存储电容器)。其中，每个像素驱动电路可以包括开关晶体管T1、驱动晶体管T2、感测晶体管T3和存储电容器Cst。

此处，在移位寄存器100中，第一扫描单元1中的第一输出电路201未与第一感测信号端Oput2<N>电连接的情况下，其中的第一扫描信号端Oput1<N>可以与一条栅线GL电连接，第一扫描信号可以通过该栅线GL传输至相应的开关晶体管T1的控制极，同时，第一扫描信号可以作为第一感测信号，通过该条栅线GL传输至相应的感测晶体管T3的控制极。第二扫描单元2中的第二输出电路202未与第二感测信号端Oput2<N+1>电连接的情况下，其中的第二扫描信号端Oput1<N+1>可以与一条栅线GL电连接，第一扫描信号可以通过该条栅线GL传输至相应的开关晶体管T1的控制极，同时，第二扫描信号可以作为第二感测信号，通过该条栅线GL传输至相应的感测晶体管T3的控制极。

在移位寄存器100中，第一扫描单元1中的第一输出电路201与第一感测信号端Oput2<N>电连接的情况下，第一扫描信号端Oput1<N>可以与一条栅线GL电连接，并通过该栅线GL传输第一扫描信号至相应的开关晶体管T1的控制极，且第一感测信号端Oput2<N>可以另一条栅线GL电连接，并通过该栅线GL传输第一感测信号至相应的感测晶体管T3的控制极。第二扫描单元2中的第二输出电路202与第二感测信号端Oput2<N+1>电连接的情况下，第二扫描信号端Oput1<N+1>可以与一条栅线GL电连接，并通过该栅线GL传输第二扫描信号至相应的开关晶体管T1的控制极，且第二感测信号端Oput2<N+1>可以另一条栅线GL电连接，并通过该栅线GL传输第二感测信号至相应的感测晶体管T3的控制极。

由前述，一帧的显示阶段可以包括依次进行的显示时段和消隐时段，在显示时段，移位寄存器100可以驱动显示面板PNL中相应的子像素进行显示扫描，在消隐时段，移位寄存器100可以驱动显示面板PNL中相应的像素进行外部补偿。

基于此，在一些实施例中，如图9～图16、图20和图21所示，移位寄存器100还可以包括：消隐输入单元3。

在一些示例中，如图9～图16、图20和图21所示，消隐输入单元3与选择控制信号端OE、输入信号端Iput、第二电压信号端VGL1、第四时钟信号端CLKA、第一上拉节点Q1及第二上拉节点Q2电连接。其中，消隐输入单元3被配置为，在选择控制信号端OE所传输的选择控制信号的控制下，将在第四时钟信号端CLKA处接收的第四时钟信号传输至第一上拉节点Q1和第二上拉节点Q2。

例如，在一帧的显示阶段中的消隐时段，在选择控制信号端OE所传输的选择控制信号的电平为高电平的情况下，可以与在输入信号端Iput处接收的输入信号相配合，使得消隐输入单元3将在第四时钟信号端CLKA处接收的第四时钟信号传输至第一上拉节点Q1和第二上拉节点Q2，对第一上拉节点Q1和第二上拉节点Q2进行充电。

在第一上拉节点Q1的电压升高后，第一输出电路102可以在第一上拉节点Q1的电压的控制下导通。如果第一输出电路102未与第一感测信号端Oput2<N>电连接，则第一输出电路102可以将在第二时钟信号端CLKE_1处接收的第二时钟信号同时作为第一扫描信号和第一感测信号，从第一扫描信号端Oput1<N>输出。如果第一输出电路102与第一感测信号端Oput2<N>电连接，则第一输出电路102可以将在第五时钟信号端CLKF_1处接收的第五时钟信号作为第一感测信号，从第一感测信号端Oput2<N>输出。

在第二上拉节点Q2的电压升高后，第二输出电路202可以在第二上拉节点Q2的电压的控制下导通。如果第二输出电路202未与第二感测信号端Oput2<N+1>电连接，则第二输出电路202可以将在第三时钟信号端CLKE_2处接收的第三时钟信号同时作为第二扫描信号和第二感测驱动信号，从第二扫描信号端Oput1<N+1>输出。如果第二输出电路202与第二感测信号端Oput2<N+1>电连接，则第二输出电路202可以将在第六时钟信号端CLKF_2处接收的第六时钟信号作为第二感测信号，从第二感测信号端Oput2<N+1>输出。

在一些实施例中，如图9～图16、图20和图21所示，消隐输入单元3包括：选择控制电路301、第三输入电路302、第一传输电路303和第二传输电路304。

在一些示例中，如图9～图16、图20和图21所示，选择控制电路301与选择控制信号端OE、输入信号端Iput、第二电压信号端VGL1及第一消隐节点H电连接。其中，选择控制电路301被配置为，在选择控制信号的控制下，将在输入信号端Iput处接收的输入信号传输至第一消隐节点H。

示例性的，在选择控制信号的电平为高电平的情况下，选择控制电路301可以在选择控制信号的控制下导通，并将所接收的输入信号传输至第一消隐消隐节点H，使得第一消隐节点H的电压升高。

例如，在移位寄存器100需要输出第一感测驱动信号和/或第二感测驱动信号时，可以使得选择控制信号的波形时序和输入信号的波形时序相同，进而使得选择控制电路301导通。

在一些示例中，如图9～图16、图20和图21所示，第三输入电路302与第一消隐节点H、第四时钟信号端CLKA及第二消隐节点N电连接。其中，第三输入电路302被配置为，在第一消隐节点H的电压的控制下，将在第四时钟信号端CLKA处接收的第四时钟信号传输至第二消隐节点N。

示例性的，在选择控制电路301导通使得第一消隐节点H的电压升高的情况下，第三输入电路302可以在第一消隐节点H的电压的控制下导通，接收第四时钟信号端CLKA所传输的第四时钟信号，并将该第四时钟信号传输至第二消隐节点N。

在一些示例中，如图9～图16、图20和图21所示，第一传输电路303与第四时钟信号端CLKA、第二消隐节点N及第一上拉节点Q1电连接。其中，第一传输电路303被配置为，在第四时钟信号端CLKA所传输的第四时钟信号的控制下，将在第二消隐节点N处接收的第四时钟信号传输至第一上拉节点Q1。

示例性的，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第一传输电路303可以在该第四时钟信号的控制下导通，并从第二消隐节点N处接收第四时钟信号，将所接收的第四时钟信号传输至第一上拉节点Q1，使得第一上拉节点Q1的电压升高。

在一些示例中，如图9～图16、图20和图21所示，第二传输电路304与第四时钟信号端CLKA、第二消隐节点N及第二上拉节点Q2电连接。其中，第二传输电路304被配置为，在第四时钟信号端CLKA所传输的第四时钟信号的控制下，将在第二消隐节点N处接收的第四时钟信号传输至第二上拉节点Q2。

示例性的，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第二传输电路304可以在该第四时钟信号的控制下导通，并从第二消隐节点N处接收第四时钟信号，将所接收的第四时钟信号传输至第二上拉节点Q2，使得第二上拉节点Q2的电压升高。

下面对消隐输入单元3所包括的选择控制电路301、第三输入电路302、第一传输电路303和第二传输电路304的结构进行示意性说明。

在一些示例中，如图10、图12、图14、图16和图21所示，选择控制电路301包括：第三十三晶体管M33和第三电容器C3。

示例性的，如图10、图12、图14、图16和图21所示，第三十三晶体管M33的控制极与选择控制信号端OE电连接，第三十三晶体管M33的第一极与输入信号端Iput电连接，第三十三晶体管M33的第二极与第一消隐节点H电连接。

例如，在选择控制信号端OE所传输的选择控制信号的电平为高电平的情况下，第三十三晶体管M33可以在选择控制信号的作用下导通，并将输入信号端Iput所传输的输入信号传输至第一消隐节点H，对第一消隐节点H进行充电。

需要说明的是，本文中的“电连接”可以为直接电连接或间接电连接，具体可以根据移位寄存器100的结构设置。

例如，如图10和图12所示，第三十三晶体管M33的第二极与第一消隐节点H之间可以直接电连接，两者之间未设置其他的电路结构。如图14、图16和图21所示，第三十三晶体管M33的第二极与第一消隐节点H之间可以间接电连接，两者之间设置有第三十八晶体管M38。

示例性的，如图10、图12、图14、图16和图21所示，第三电容器C3的第一端与第一消隐节点H电连接，第三电容器C3的第二端与第二电压信号端VGL1电连接。

例如，在选择控制电路301对第一消隐节点H进行充电的过程中，还会对第三电容器C3进行充电。这样可以在选择控制电路301关断的情况下，第三电容器C3可以放电，使得第一消隐节点H保持高电平。

在一些示例中，如图10、图12、图14、图16和图21所示，第三输入电路302包括：第三十四晶体管M34。

示例性的，如图10、图12、图14、图16和图21所示，第三十四晶体管M34的控制极与第一消隐节点H电连接，第三十四晶体管M34的第一极与第四时钟信号端CLKA电连接，第三十四晶体管M34的第二极与第二消隐节点N电连接。

例如，在第一消隐节点H的电压为高电平的情况下，第三十四晶体管M34可以在第一消隐节点H的电压的控制下导通，将在第四时钟信号端CLKA处接收的第四时钟信号传输至第二消隐节点N。

在一些示例中，如图10、图12、图14、图16和图21所示，第一传输电路303包括：第三十五晶体管M35。

示例性的，如图10、图12、图14、图16和图21所示，第三十五晶体管M35的控制极与第四时钟信号端CLKA电连接，第三十五晶体管M35的第一极与第二消隐节点N电连接，第三十五晶体管M35的第二极与第一上拉节点Q1电连接。

例如，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第三十五晶体管M35可以在第四时钟信号的作用下导通，并将来自第二消隐节点N的第四时钟信号传输至第一上拉节点Q1，对第一上拉节点Q1进行充电。

在一些示例中，如图10、图12、图14、图16和图21所示，第二传输电路304包括：第三十六晶体管M36。

示例性的，如图10、图12、图14、图16和图21所示，第三十六晶体管M36的控制极与第四时钟信号端CLKA电连接，第三十六晶体管M36的第一极与第二消隐节点N电连接，第三十六晶体管M36的第二极与第二上拉节点Q2电连接。

例如，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第三十六晶体管M36可以在第四时钟信号的作用下导通，并将来自第二消隐节点N的第四时钟信号传输至第二上拉节点Q2，对第二上拉节点Q2进行充电。

在一些实施例中，如图9～图16、图20和图21所示，在移位寄存器100还包括消隐输入单元3的情况下，第一扫描单元1还包括：第十一复位电路109；第二扫描单元2还包括：第十二复位电路211。

在一些示例中，如图9～图16、图20和图21所示，第十一复位电路109与第四时钟信号端CLKA、第一消隐节点H、第一下拉节点QB_A及第二电压信号端VGL1电连接。其中，第十一复位电路109被配置为，在第四时钟信号端CLKA所传输的第四时钟信号和第一消隐节点H的电压的控制下，对第一下拉节点QB_A进行复位。

示例性的，在第四时钟信号的电平为高电平、且第一消隐节点H的电压为高电平的情况下，第十一复位电路109可以在第四时钟信号及第一消隐节点H的电压的共同作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一下拉节点QB_A，对第一下拉节点QB_A进行下拉复位。

在一些示例中，如图9～图16、图20和图21所示，第十二复位电路211与第四时钟信号端CLKA、第一消隐节点H、第二下拉节点QB_B及第二电压信号端VGL1电连接。其中，第十二复位电路211被配置为，在第四时钟信号端CLKA所传输的第四时钟信号和第一消隐节点H的电压的控制下，对第二下拉节点QB_B进行复位。

示例性的，在第四时钟信号的电平为高电平、且第一消隐节点H的电压为高电平的情况下，第十二复位电路211可以在第四时钟信号及第一消隐节点H的电压的共同作用下导通，将第二电压信号端VGL1所传输的第二电压信号传输至第二下拉节点QB_B，对第二下拉节点QB_B进行下拉复位。

下面对第一扫描单元1所包括的第十一复位电路109和第二扫描单元2所包括的第十二复位电路211的结构进行示意性说明。

在一些示例中，如图12、图14、图16和图21所示，第十一复位电路109包括第五十九晶体管M59和第六十晶体管M60。

示例性的，如图12、图14、图16和图21所示，第五十九晶体管M59的控制极与第四时钟信号端CLKA电连接，第五十九晶体管M59的第一极与第一下拉节点QB_A电连接，第五十九晶体管M59的第二极与第六十晶体管M60的第一极电连接。第六十晶体管M60的控制极与第一消隐节点H电连接，第六十晶体管M60的第二极与第二电压信号端VGL1电连接。

例如，在第四时钟信号的电平为高电平、且第一消隐节点H的电压为高电平的情况下，第六十晶体管M60可以在第一消隐节点H的电压的控制下导通，接收并传输第二电压信号至第五十九晶体管M59的第二极，第五十九晶体管M59可以在第四时钟信号的作用下导通，将第二电压信号传输至第一下拉节点QB_A，对第一下拉节点QB_A进行下拉复位。

在一些示例中，如图12、图14、图16和图21所示，第十二复位电路211包括第六十一晶体管M61和第六十二晶体管M62。

示例性的，如图12、图14、图16和图21所示，第六十一晶体管M61的控制极与第四时钟信号端CLKA电连接，第六十一晶体管M61的第一极与第二下拉节点QB_B电连接，第六十一晶体管M61的第二极与第六十二晶体管M62的第一极电连接。第六十二晶体管M62的控制极与第一消隐节点H电连接，第六十二晶体管M62的第二极与第二电压信号端VGL1电连接。

例如，在第四时钟信号的电平为高电平、且第一消隐节点H的电压为高电平的情况下，第六十二晶体管M62可以在第一消隐节点H的电压的控制下导通，接收并传输第二电压信号至第六十一晶体管M61的第二极，第六十一晶体管M61可以在第四时钟信号的作用下导通，将第二电压信号传输至第二下拉节点QB_B，对第二下拉节点QB_B进行下拉复位。

在一些实施例中，如图13～图16、图20和图21所示，消隐输入单元3还包括：第一防漏电电路305。

在一些示例中，如图13～图16、图20和图21所示，第一防漏电电路305与第一消隐节点H、第五电压信号端VDD及第一防漏电节点OFF1电连接。第一防漏电电路305被配置为，在第一消隐节点H的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第一防漏电节点OFF1。

示例性的，在选择控制电路301导通使得第一消隐节点H的电压升高的情况下，第一防漏电电路305可以在第一消隐节点H的电压的控制下导通，接收并传输第五电压信号至第一防漏电节点OFF1，使得第一防漏电节点OFF1的电压升高。

此处，选择控制电路301还与上述第一防漏电节点OFF1电连接。

在第一消隐节点H的电压升高、且选择控制电路301未工作的情况下，第一消隐节点H容易通过选择控制电路301发生漏电，导致第一消隐节点H的电压难以保持在一个较高的、较为稳定的电压，进而容易导致选择控制电路301输出的信号出现偏差。

通过将选择控制电路301与第一防漏电节点OFF1电连接，可以避免第一消隐节点H通过选择控制电路301漏电，进而可以使得第一消隐节点H能够保持在一个较高的、较为稳定的电压，避免影响第三输入电路502的导通状态。

示例性的，上述第五电压信号端VDD被配置为传输直流高电平信号。

下面对第一防漏电电路305的结构进行示意性说明。

在一些示例中，如图14、图16和图21所示，第一防漏电电路305包括：第三十七晶体管M37。

示例性的，如图14、图16和图21所示，第三十七晶体管M37的控制极与第一消隐节点H电连接，第三十七晶体管M37的第一极与第五电压信号端VDD电连接，第三十七晶体管M37的第二极与第一防漏电节点OFF1电连接。

例如，在第一消隐节点H的电压为高电平的情况下，第三十七晶体管M37可以在第一消隐节点H的电压的控制下导通，将第五电压信号端VDD所传输的第五电压信号传输至第一防漏电节点OFF1，使得第一防漏电节点OFF1的电压升高。

在此基础上，如图14、图16和图21所示，选择控制电路301还包括：第三十八晶体管M38。

示例性的，如图14、图16和图21所示，第三十八晶体管M38的控制极与选择控制信号端OE电连接，第三十八晶体管M38的第一极与第一防漏电节点OFF1电连接，第三十八晶体管M38的第二极与第一消隐节点H电连接。第三十三晶体管M33的第二极与第一防漏电节点OFF1电连接，并通过第三十八晶体管M38与第一消隐节点H电连接。

例如，在选择控制信号端OE所传输的选择控制信号的电平为高电平的情况下，第三十三晶体管M33和第三十八晶体管M38可以在选择控制信号的作用下同时导通，第三十三晶体管M33可以将输入信号端Iput所传输的输入信号传输至第一防漏电节点OFF1，第三十八晶体管M38可以将来自第一防漏电节点OFF1的输入信号传输至第一消隐节点H，对第一消隐节点H进行充电。

此处，在第一消隐节点H的电压为高电平、且选择控制电路301未工作的情况下，第一防漏电电路305中的第三十七晶体管M37可以将第五电压信号传输至第一防漏电节点OFF1，减小第一防漏电节点OFF1和第一消隐节点H之间的压差，并使得第三十八晶体管M38的控制极与第一极之间的压差小于零，确保第三十八晶体管M38被完全或较为完全地截止。这样可以避免第一消隐节点H通过选择控制电路301漏电，使得第一消隐节点H能够保持在一个较高的、较为稳定的电压。

在一些实施例中，如图13～图16、图20和图21所示，移位寄存器100还包括：防漏电单元4。

在一些示例中，如图13～图16、图20和图21所示，防漏电单元4与第一上拉节点Q1、第二防漏电节点OFF2及第五电压信号端VDD电连接。其中，防漏电单元4被配置为，在第一上拉节点Q1的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第二防漏电节点OFF2。

示例性的，在第一上拉节点Q1的电压为高电平的情况下，防漏电单元4可以在第一上拉节点Q1的电压的控制下导通，接收并传输第五电压信号至第二防漏电节点OFF2，使得第二防漏电节点OFF2的电压升高(第二防漏电节点OFF2的电压例如小于或等于第一上拉节点Q1的电压)。

在一些实施例中，如图13和图14所示，防漏电单元4包括：第二防漏电电路401。

在一些示例中，如图13和图14所示，第二防漏电电路401与第一上拉节点Q1、第二防漏电节点OFF2及第五电压信号端VDD电连接。其中，第二防漏电电路401被配置为，在第一上拉节点Q1的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第二防漏电节点OFF2。

示例性的，在第一上拉节点Q1的电压为高电平的情况下，第二防漏电电路401可以在第一上拉节点Q1的电压的控制下导通，接收并传输第五电压信号至第二防漏电节点OFF2，使得第二防漏电节点OFF2的电压升高。

此处，在第一扫描单元1还包括第二复位电路105的情况下，第二复位电路105还与第二防漏电节点OFF2电连接。

在第一上拉节点Q1的电压为高电平、且第二复位电路105未工作的情况下，第一上拉节点Q1容易通过第二复位电路105发生漏电，导致第一上拉节点Q1的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第一输出电路102输出的第一扫描信号或第一感测信号出现偏差。

通过将第二复位电路105与第二防漏电节点OFF2电连接，可以避免第一上拉节点Q1通过第二复位电路105漏电，进而可以使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压，避免影响第一输出电路102输出的第一扫描信号或第一感测信号的准确性。

在第一扫描单元1还包括第四复位电路107的情况下，第四复位电路107还与第二防漏电节点OFF2电连接。

在第一上拉节点Q1的电压为高电平、且第四复位电路107未工作的情况下，第一上拉节点Q1容易通过第四复位电路107发生漏电，导致第一上拉节点Q1的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第一输出电路102输出的第一扫描信号或第一感测信号出现偏差。

通过将第四复位电路107与第二防漏电节点OFF2电连接，可以避免第一上拉节点Q1通过第四复位电路107漏电，进而可以使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压，避免影响第一输出电路102输出的第一扫描信号或第一感测信号的准确性。

在第一扫描单元1还包括第九复位电路108的情况下，第九复位电路108还与第二防漏电节点OFF2电连接。

在第一上拉节点Q1的电压为高电平、且第九复位电路108未工作的情况下，第一上拉节点Q1容易通过第九复位电路108发生漏电，导致第一上拉节点Q1的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第一输出电路102输出的第一扫描信号或第一感测信号出现偏差。

通过将第九复位电路108与第二防漏电节点OFF2电连接，可以避免第一上拉节点Q1通过第九复位电路108漏电，进而可以使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压，避免影响第一输出电路102输出的第一扫描信号或第一感测信号的准确性。

在第二扫描单元2还包括第六复位电路207的情况下，第六复位电路207还与第二防漏电节点OFF2电连接。

在第二上拉节点Q2的电压为高电平、且第六复位电路207未工作的情况下，第二上拉节点Q2容易通过第六复位电路207发生漏电，导致第二上拉节点Q2的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第二输出电路202输出的第二扫描信号或第二感测信号出现偏差。

通过将第六复位电路207与第二防漏电节点OFF2电连接，可以避免第二上拉节点Q2通过第六复位电路207漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在第二扫描单元2还包括第八复位电路209的情况下，第八复位电路209还与第二防漏电节点OFF2电连接。

在第二上拉节点Q2的电压为高电平、且第八复位电路209未工作的情况下，第二上拉节点Q2容易通过第八复位电路209发生漏电，导致第二上拉节点Q2的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第二输出电路202输出的第二扫描信号或第二感测信号出现偏差。

通过将第八复位电路209与第二防漏电节点OFF2电连接，可以避免第二上拉节点Q2通过第八复位电路209漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在第二扫描单元2还包括第十复位电路210的情况下，第十复位电路210还与第二防漏电节点OFF2电连接。

在第二上拉节点Q2的电压为高电平、且第十复位电路210未工作的情况下，第二上拉节点Q2容易通过第十复位电路210发生漏电，导致第二上拉节点Q2的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第二输出电路202输出的第二扫描信号或第二感测信号出现偏差。

通过将第十复位电路210与第二防漏电节点OFF2电连接，可以避免第二上拉节点Q2通过第十复位电路210漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在移位寄存器100还包括消隐输入单元3、且消隐输入单元3包括第一传输电路303和第二传输电路304的情况下，第一传输电路303还与第二防漏电节点OFF2电连接，第二传输电路304还与第二防漏电节点OFF2电连接。

在第一上拉节点Q1的电压为高电平、且第一传输电路303未工作的情况下，第一上拉节点Q1容易通过第一传输电路303发生漏电，导致第一上拉节点Q1的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第一输出电路102输出的第一扫描信号或第一感测信号出现偏差。

通过将第一传输电路303与第二防漏电节点OFF2电连接，可以避免第一上拉节点Q1通过第一传输电路303漏电，进而可以使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压，避免影响第一输出电路102输出的第一扫描信号或第一感测信号的准确性。

在第二上拉节点Q2的电压为高电平、且第二传输电路304未工作的情况下，第二上拉节点Q2容易通过第二传输电路304发生漏电，导致第二上拉节点Q2的电压难以保持在一个较高的、较为稳定的电压，进而容易导致第二输出电路202输出的第二扫描信号或第二感测信号出现偏差。

通过将第二传输电路304与第二防漏电节点OFF2电连接，可以避免第二上拉节点Q2通过第二传输电路304漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

由上可知，移位寄存器100中的多个复位电路可以共用第二防漏电电路401。

下面对防漏电单元4所包括的第二防漏电电路401、第一扫描单元1所包括的第二复位电路105、第四复位电路107和第九复位电路108、第二扫描单元2所包括的第六复位电路207、第八复位电路209和第十复位电路210以及消隐输入单元3所包括的第一传输电路303和第二传输电路304的结构进行示意性说明。

在一些示例中，如图14所示，第二防漏电电路401包括：第三十九晶体管M39。

示例性的，如图14所示，第三十九晶体管M39的控制极与第一上拉节点Q1电连接，第三十九晶体管M39的第一极与第五电压信号端VDD电连接，第三十九晶体管M39的第二极与第二防漏电节点OFF2电连接。

例如，在第一上拉节点Q1的电压为高电平的情况下，第三十九晶体管M39可以在第一上拉节点Q1的电压的控制下导通，将第五电压信号端VDD所传输的第五电压信号传输至第二防漏电节点OFF2，使得第二防漏电节点OFF2的电压升高。

在此基础上，在一些示例中，如图14所示，第二复位电路105还包括：第四十晶体管M40和第四十一晶体管M41。

示例性的，如图14所示，第四十晶体管M40的控制极与第二下拉节点QB_B电连接，第四十晶体管M40的第一极与第二防漏电节点OFF2电连接，第四十晶体管M40的第二极与第二电压信号端VGL1电连接。第十六晶体管M16的第二极与第二防漏电节点OFF2电连接，并通过第四十晶体管M40与第二电压信号端VGL1电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第十六晶体管M16和第四十晶体管M40可以在第二下拉节点QB_B的电压的作用下同时导通，第四十晶体管M40可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第十六晶体管M16可以将来自第二防漏电节点OFF2的第二电压信号传输至第一上拉节点Q1。

此处，在第一上拉节点Q1的电压为高电平、且第二复位电路105未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第十六晶体管M16的控制极与第二极之间的压差小于零，确保第十六晶体管M16被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第二复位电路105漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

示例性的，如图14所示，第四十一晶体管M41的控制极与第一下拉节点QB_A电连接，第四十一晶体管M41的第一极与第二防漏电节点OFF2电连接，第四十一晶体管M41的第二极与第二电压信号端VGL1电连接。第十七晶体管M17的第二极与第二防漏电节点OFF2电连接，并通过第四十一晶体管M41与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第十七晶体管M17和第四十一晶体管M41可以在第一下拉节点QB_A的电压的作用下同时导通，第四十一晶体管M41可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第十七晶体管M17可以将来自第二防漏电节点OFF2的第二电压信号传输至第一上拉节点Q1。

此处，在第一上拉节点Q1的电压为高电平、且第二复位电路105未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第十七晶体管M17的控制极与第二极之间的压差小于零，确保第十七晶体管M17被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第二复位电路105漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第四复位电路107还包括：第四十二晶体管M42。

示例性的，如图14所示，第四十二晶体管M42的控制极与显示复位信号端STD电连接，第四十二晶体管M42的第一极与第二防漏电节点OFF2电连接，第四十二晶体管M42的第二极与第二电压信号端VGL1电连接。第二十二晶体管M22的第二极与第二防漏电节点OFF2电连接，并通过第四十二晶体管M42与第二电压信号端VGL1电连接。

例如，在显示复位信号的电平为高电平的情况下，第二十二晶体管M22和第四十二晶体管M42可以在显示复位信号的作用下同时导通，第四十二晶体管M42可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第二十二晶体管M22可以将来自第二防漏电节点OFF2的第二电压信号传输至第一上拉节点Q1。

此处，在第一上拉节点Q1的电压为高电平、且第四复位电路107未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第二十二晶体管M22的控制极与第二极之间的压差小于零，确保第二十二晶体管M22被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第四复位电路107漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第九复位电路108还包括：第四十三晶体管M43。

示例性的，如图14所示，第四十三晶体管M43的控制极与全局复位信号端TRST电连接，第四十三晶体管M43的第一极与第二防漏电节点OFF2电连接，第四十三晶体管M43的第二极与第二电压信号端VGL1电连接。第二十九晶体管M29的第二极与第二防漏电节点OFF2电连接，并通过第四十三晶体管M43与第二电压信号端VGL1电连接。

例如，在全局复位信号的电平为高电平的情况下，第二十九晶体管M29和第四十三晶体管M43可以在全局复位信号的作用下同时导通，第四十三晶体管M43可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第二十九晶体管M29可以将来自第二防漏电节点OFF2的第二电压信号传输至第一上拉节点Q1。

此处，在第一上拉节点Q1的电压为高电平、且第九复位电路108未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第二十九晶体管M29的控制极与第二极之间的压差小于零，确保第二十九晶体管M29被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第九复位电路108漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

此外，在一些示例中，如图14所示，第一输入电路101还包括：第五十一晶体管M51。

示例性的，如图14所示，第五十一晶体管M51的控制极与输入信号端Iput电连接，第五十一晶体管M51的第一极与第二防漏电节点OFF2电连接，第五十一晶体管M51的第二极与第一上拉节点Q1电连接。第三十一晶体管M31的第二极与第二防漏电节点OFF2电连接，并通过第五十一晶体管M51与第一上拉节点Q1电连接。

例如，在输入信号的电平为高电平的情况下，第三十一晶体管M31和第五十一晶体管M51可以在输入信号的作用下同时导通，第三十一晶体管M31可以将接收并传输输入信号至第二防漏电节点OFF2，第五十一晶体管M51可以将来自第二防漏电节点OFF2的输入信号传输至第一上拉节点Q1。

此处，在第一上拉节点Q1的电压为高电平、且第一输入电路101未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第五十一晶体管M51的控制极与第一极之间的压差小于零，确保第五十一晶体管M51被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第一输入电路101漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第六复位电路207中，第二十四晶体管M24的第二极与第二防漏电节点OFF2电连接，并通过第四十一晶体管M41与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第二十四晶体管M24和第四十一晶体管M41可以在第一下拉节点QB_A的电压的作用下导通，第四十一晶体管M41可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第二十四晶体管M24可以将来自第二防漏电节点OFF2的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第六复位电路207未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第二十四晶体管M24的控制极与第二极之间的压差小于零，确保第二十四晶体管M24被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第六复位电路207漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

示例性的，如图14所示，第六复位电路207中，第二十五晶体管M25的第二极与第三防漏电节点OFF3电连接，并通过第四十晶体管M40与第二电压信号端VGL1电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第二十五晶体管M25和第四十晶体管M40可以在第二下拉节点QB_B的电压的作用下同时导通，第四十晶体管M40可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第二十五晶体管M25可以将来自第二防漏电节点OFF2的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第六复位电路207未工作的情况下，第二防漏电电路401中的第第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第二十五晶体管M25的控制极与第二极之间的压差小于零，确保第二十五晶体管M25被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第六复位电路207漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第八复位电路209中，第二十八晶体管M28的第二极与第二防漏电节点OFF2电连接，并通过第四十二晶体管M42与第二电压信号端VGL1电连接。

例如，在显示复位信号的电平为高电平的情况下，第二十八晶体管M28和第四十二晶体管M42可以在显示复位信号的作用下同时导通，第四十二晶体管M42可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第二十八晶体管M28可以将来自第二防漏电节点OFF2的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第八复位电路209未工作的情况下，第二防漏电电路401中的第第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第二十八晶体管M28的控制极与第二极之间的压差小于零，确保第二十八晶体管M28被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第八复位电路209漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第十复位电路210中，第三十晶体管M30的第二极与第二防漏电节点OFF2电连接，并通过第四十三晶体管M43与第二电压信号端VGL1电连接。

例如，在全局复位信号的电平为高电平的情况下，第三十晶体管M30和第四十三晶体管M43可以在全局复位信号的作用下同时导通，第四十三晶体管M43可以将第二电压信号端VGL1所传输的第二电压信号传输至第二防漏电节点OFF2，第三十晶体管M30可以将来自第二防漏电节点OFF2的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第十复位电路210未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第三十晶体管M30的控制极与第二极之间的压差小于零，确保第三十晶体管M30被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第十复位电路210漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

此外，在一些示例中，如图14所示，第二输入电路201中，第三十二晶体管M32的第一极与第二防漏电节点OFF2电连接。

例如，在输入信号的电平为高电平的情况下，第三十二晶体管M32可以在输入信号的作用下导通，第三十一晶体管M31可以将接收并传输输入信号至第二防漏电节点OFF1，第三十二晶体管M32可以将来自第二防漏电节点OFF2的输入信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第二输入电路201未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第三十二晶体管M32的控制极与第一极之间的压差小于零，确保第三十二晶体管M32被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第二输入电路201漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第一传输电路303还包括：第四十九晶体管M49。

示例性的，如图14所示，第四十九晶体管M49的控制极与第四时钟信号端CLKA电连接，第四十九晶体管M49的第一极与第二防漏电节点OFF2电连接，第四十九晶体管M49的第二极与第一上拉节点Q1电连接。第三十五晶体管M35的第二极与第二防漏电节点OFF2电连接，并通过第四十九晶体管M49与第一上拉节点Q1电连接。

例如，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第三十五晶体管M35和第四十九晶体管M49可以在第四时钟信号的作用下同时导通，第三十五晶体管M35可以将来自第二消隐节点N的第四时钟信号传输至第二防漏电节点OFF2，第四十九晶体管M49可以将来自第二防漏电节点OFF2的第四时钟信号传输至第一上拉节点Q1，对第一上拉节点Q1进行充电。

此处，在第一上拉节点Q1的电压为高电平、且第一传输电路303未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第一上拉节点Q1之间的压差，并使得第三十五晶体管M35的控制极与第二极之间的压差小于零，确保第三十五晶体管M35被完全或较为完全地截止。这样可以避免第一上拉节点Q1通过第一传输电路303漏电，使得第一上拉节点Q1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图14所示，第二传输电路304中，第三十六晶体管M36的第一极与第二防漏电节点OFF2电连接，并通过第三十五晶体管M35与第二消隐节点N电连接。

例如，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第三十六晶体管M36和第三十五晶体管M35第可以在第四时钟信号的作用下同时导通，第三十五晶体管M35可以将来自第二消隐节点N的第四时钟信号传输至第二防漏电节点OFF2，第三十六晶体管M36可以将来自第二防漏电节点OFF2的第四时钟信号传输至第二上拉节点Q2，对第二上拉节点Q2进行充电。

此处，在第二上拉节点Q2的电压为高电平、且第二传输电路304未工作的情况下，第二防漏电电路401中的第三十九晶体管M39可以将第五电压信号传输至第二防漏电节点OFF2，减小第二防漏电节点OFF2和第二上拉节点Q2之间的压差，并使得第三十六晶体管M36的控制极与第一极之间的压差小于零，确保第三十六晶体管M36被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第二传输电路304漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些实施例中，如图15、图16、图20和图21所示，上述防漏电单元4还与第二上拉节点Q2及第三防漏电节点OFF3电连接。其中，防漏电单元4还被配置为，在第二上拉节点Q2的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第三防漏电节点OFF3。

示例性的，在第二上拉节点Q2的电压为高电平的情况下，防漏电单元4可以在第二上拉节点Q2的电压的控制下导通，接收并传输第五电压信号至第三防漏电节点OFF3，使得第三防漏电节点OFF3的电压升高(第三防漏电节点OFF3的电压例如小于或等于第二上拉节点Q2的电压)。

在一些实施例中，如图15、图16、图20和图21所示，该防漏电单元4包括：第三防漏电电路402和第四防漏电电路403。

在一些示例中，如图15、图16、图20和图21所示，第三防漏电电路402与第一上拉节点Q1、第二防漏电节点OFF2及第五电压信号端VDD电连接。其中，第三防漏电电路402被配置为，在第一上拉节点Q1的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第二防漏电节点OFF2。

示例性的，在第一上拉节点Q1的电压为高电平的情况下，第三防漏电电路402可以在第一上拉节点Q1的电压的控制下导通，接收并传输第五电压信号至第二防漏电节点OFF2，使得第二防漏电节点OFF2的电压升高。

在一些示例中，如图15、图16、图20和图21所示，第四防漏电电路403与第二上拉节点Q2、第三防漏电节点OFF3及第五电压信号端VDD电连接。其中，第四防漏电电路403被配置为，在第二上拉节点Q2的电压的控制下，将在第五电压信号端VDD处接收的第五电压信号传输至第三防漏电节点OFF3。

示例性的，在第二上拉节点Q2的电压为高电平的情况下，第四防漏电电路403可以在第二上拉节点Q2的电压的控制下导通，接收并传输第五电压信号至第三防漏电节点OFF3，使得第三防漏电节点OFF3的电压升高。

在第二扫描单元2还包括第六复位电路207的情况下，第六复位电路207还与第三防漏电节点OFF3电连接。

通过将第六复位电路207与第三防漏电节点OFF3电连接，可以避免第二上拉节点Q2通过第六复位电路207漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在第二扫描单元2还包括第八复位电路209的情况下，第八复位电路209还与第三防漏电节点OFF3电连接。

通过将第八复位电路209与第三防漏电节点OFF3电连接，可以避免第二上拉节点Q2通过第八复位电路209漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在第二扫描单元2还包括第十复位电路210的情况下，第十复位电路210还与第三防漏电节点OFF3电连接。

通过将第十复位电路210与第三防漏电节点OFF3电连接，可以避免第二上拉节点Q2通过第十复位电路210漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

在移位寄存器100还包括消隐输入单元3、且消隐输入单元3包括第一传输电路303和第二传输电路304的情况下，第一传输电路303还与第二防漏电节点OFF2电连接，第二传输电路304还与第三防漏电节点OFF3电连接。

通过将第二传输电路304与第三防漏电节点OFF3电连接，可以避免第二上拉节点Q2通过第二传输电路304漏电，进而可以使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压，避免影响第二输出电路202输出的第二扫描信号或第二感测信号的准确性。

下面对防漏电单元4所包括的第三防漏电电路402和第四防漏电电路403、第一扫描单元1所包括的第二复位电路105、第四复位电路107和第九复位电路108、第二扫描单元2所包括的第六复位电路207、第八复位电路209和第十复位电路210以及消隐输入单元3所包括的第一传输电路303和第二传输电路304的结构进行示意性说明。

在一些示例中，如图16和图21所示，第三防漏电电路402包括：第六十三晶体管M63。

示例性的，如图16和图21所示，第六十三晶体管M63的控制极与第一上拉节点Q1电连接，第六十三晶体管M63的第一极与第五电压信号端VDD电连接，第六十三晶体管M63的第二极与第二防漏电节点OFF2电连接。

例如，在第一上拉节点Q1的电压为高电平的情况下，第六十三晶体管M63可以在第一上拉节点Q1的电压的控制下导通，将第五电压信号端VDD所传输的第五电压信号传输至第二防漏电节点OFF2，使得第二防漏电节点OFF2的电压升高。

在此基础上，在一些示例中，如图16和图21所示，第二复位电路105还包括：第四十晶体管M40和第四十一晶体管M41。

其中，关于第四十晶体管M40和第四十一晶体管M41的结构及功能可以参照上述一些示例中的说明，此处不再赘述。

在一些示例中，如图16和图21所示，第四复位电路107还包括：第四十二晶体管M42。

其中，关于第四十二晶体管M42的结构及功能可以参照上述一些示例中的说明，此处不再赘述。

在一些示例中，如图16和图21所示，第九复位电路108还包括：第四十三晶体管M43。

其中，关于第四十三晶体管M43的结构及功能可以参照上述一些示例中的说明，此处不再赘述。

此外，在一些示例中，如图16和图21所示，第一输入电路101还包括：第五十一晶体管M51。

其中，关于第五十一晶体管M51的结构及功能可以参照上述一些示例中的说明，此处不再赘述。

在一些示例中，如图16和图21所示，第四防漏电电路403包括：第四十四晶体管M44。

示例性的，如图16和图21所示，第四十四晶体管M44的控制极与第二上拉节点Q2电连接，第四十四晶体管M44的第一极与第五电压信号端VDD电连接，第四十四晶体管M44的第二极与第三防漏电节点OFF3电连接。

例如，在第二上拉节点Q2的电压为高电平的情况下，第四十四晶体管M44可以在第二上拉节点Q2的电压的控制下导通，将第五电压信号端VDD所传输的第五电压信号传输至第三防漏电节点OFF3，使得第三防漏电节点OFF3的电压升高。

在此基础上，在一些示例中，如图16和图21所示，第六复位电路207还包括：第四十五晶体管M45和第四十六晶体管M46。

示例性的，如图16和图21所示，第四十五晶体管M45的控制极与第一下拉节点QB_A电连接，第四十五晶体管M45的第一极与第三防漏电节点OFF3电连接，第四十五晶体管M45的第二极与第二电压信号端VGL1电连接。第二十四晶体管M24的第二极与第三防漏电节点OFF3电连接，并通过第四十五晶体管M45与第二电压信号端VGL1电连接。

例如，在第一下拉节点QB_A的电压为高电平的情况下，第二十四晶体管M24和第四十五晶体管M45可以在第一下拉节点QB_A的电压的作用下同时导通，第四十五晶体管M45可以将第二电压信号端VGL1所传输的第二电压信号传输至第三防漏电节点OFF3，第二十四晶体管M24可以将来自第三防漏电节点OFF3的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第六复位电路207未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第二十四晶体管M24的控制极与第二极之间的压差小于零，确保第二十四晶体管M24被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第六复位电路207漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

示例性的，如图16和图21所示，第四十六晶体管M46的控制极与第二下拉节点QB_B电连接，第四十六晶体管M46的第一极与第三防漏电节点OFF3电连接，第四十六晶体管M46的第二极与第二电压信号端VGL1电连接。第二十五晶体管M25的第二极与第三防漏电节点OFF3电连接，并通过第四十六晶体管M46与第二电压信号端VGL1电连接。

例如，在第二下拉节点QB_B的电压为高电平的情况下，第二十五晶体管M25和第四十六晶体管M46可以在第二下拉节点QB_B的电压的作用下同时导通，第四十六晶体管M46可以将第二电压信号端VGL1所传输的第二电压信号传输至第三防漏电节点OFF3，第二十五晶体管M25可以将来自第三防漏电节点OFF3的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第六复位电路207未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第二十五晶体管M25的控制极与第二极之间的压差小于零，确保第二十五晶体管M25被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第六复位电路207漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图16和图21所示，第八复位电路209还包括：第四十七晶体管M47。

示例性的，如图16和图21所示，第四十七晶体管M47的控制极与显示复位信号端STD电连接，第四十七晶体管M47的第一极与第三防漏电节点OFF3电连接，第四十七晶体管M47的第二极与第二电压信号端VGL1电连接。第二十八晶体管M28的第二极与述第三防漏电节点OFF3电连接，并通过第四十七晶体管M47与第二电压信号端VGL1电连接。

例如，在显示复位信号的电平为高电平的情况下，第二十八晶体管M28和第四十七晶体管M47可以在显示复位信号的作用下同时导通，第四十七晶体管M47可以将第二电压信号端VGL1所传输的第二电压信号传输至第三防漏电节点OFF3，第二十八晶体管M28可以将来自第三防漏电节点OFF3的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第八复位电路209未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第二十八晶体管M28的控制极与第二极之间的压差小于零，确保第二十八晶体管M28被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第八复位电路209漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图16和图21所示，第十复位电路210还包括：第四十八晶体管M48。

示例性的，如图16和图21所示，第四十八晶体管M48的控制极与全局复位信号端TRST电连接，第四十八晶体管M48的第一极与第三防漏电节点OFF3电连接，第四十八晶体管M48的第二极与第二电压信号端VGL1电连接。第三十晶体管M30的第二极与第三防漏电节点OFF3电连接，并通过第四十八晶体管M48与第二电压信号端VGL1电连接。

例如，在全局复位信号的电平为高电平的情况下，第三十晶体管M30和第四十八晶体管M48可以在全局复位信号的作用下同时导通，第四十八晶体管M48可以将第二电压信号端VGL1所传输的第二电压信号传输至第三防漏电节点OFF3，第三十晶体管M30可以将来自第三防漏电节点OFF3的第二电压信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第十复位电路210未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第三十晶体管M30的控制极与第二极之间的压差小于零，确保第三十晶体管M30被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第十复位电路210漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

此外，在一些示例中，如图16和图21所示，第二输入电路201还包括：第五十二晶体管M52。

示例性的，如图16和图21所示，第五十二晶体管M52的控制极与输入信号端Iput电连接，第五十二晶体管M52的第一极与第三防漏电节点OFF3电连接，第五十二晶体管M52的第二极与第二上拉节点Q2电连接。第三十二晶体管M32的第二极与第三防漏电节点OFF3电连接，并通过第五十二晶体管M52与第二上拉节点Q2电连接。

例如，在输入信号的电平为高电平的情况下，第三十二晶体管M32和第五十二晶体管M52可以在输入信号的作用下同时导通，第三十二晶体管M32可以将接收并传输输入信号至第三防漏电节点OFF3，第五十二晶体管M52可以将来自第三防漏电节点OFF3的输入信号传输至第二上拉节点Q2。

此处，在第二上拉节点Q2的电压为高电平、且第二输入电路201未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第五十二晶体管M52的控制极与第一极之间的压差小于零，确保第五十二晶体管M52被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第二输入电路201漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图16和图21所示，第一传输电路303还包括：第四十九晶体管M49。

其中，关于第四十九晶体管M49的结构及功能可以参照上述一些示例中的说明，此处不再赘述。

在一些示例中，如图16和图21所示，第二传输电路304还包括：第五十晶体管M50。

示例性的，如图16和图21所示，第五十晶体管M50的控制极与第四时钟信号端CLKA电连接，第五十晶体管M50的第一极与第三防漏电节点OFF3电连接，第五十晶体管M50的第二极与第二上拉节点Q2电连接。第三十六晶体管M36的第二极与第三防漏电节点OFF3电连接，并通过第五十晶体管M50与第二上拉节点Q2电连接。

例如，在第四时钟信号端CLKA所传输的第四时钟信号的电平为高电平的情况下，第三十六晶体管M36和第五十晶体管M50第可以在第四时钟信号的作用下同时导通，第三十六晶体管M36可以将来自第二消隐节点N的第四时钟信号传输至第三防漏电节点OFF3，第五十晶体管M50可以将来自第三防漏电节点OFF3的第四时钟信号传输至第二上拉节点Q2，对第二上拉节点Q2进行充电。

此处，在第二上拉节点Q2的电压为高电平、且第二传输电路304未工作的情况下，第四防漏电电路403中的第四十四晶体管M44可以将第五电压信号传输至第三防漏电节点OFF3，减小第三防漏电节点OFF3和第二上拉节点Q2之间的压差，并使得第三十六晶体管M36的控制极与第二极之间的压差小于零，确保第三十六晶体管M36被完全或较为完全地截止。这样可以避免第二上拉节点Q2通过第二传输电路304漏电，使得第二上拉节点Q2能够保持在一个较高的、较为稳定的电压。

对于移位寄存器100中，其他未与防漏电节点电连接的复位电路，可以根据实际需要进行防漏电设置(例如与某一防漏电节点电连接)，此处不再赘述。

本公开的一些实施例还提供了一种栅极驱动电路1000。该栅极驱动电路可以有多种结构，具体可以根据实际需要选择设置。

在一些实施例中，如图17所示，该栅极驱动电路1000包括多个级联的移位寄存器100。每个移位寄存器100包括第一扫描单元1和第二扫描单元2。其中，位移寄存器100可以采用如图16所示的结构。

图17中所示的A1、A2、A3……A6分别表示移位寄存器100中的各扫描单元，例如，A1、A3、A5分别表示三个移位寄存器100中的第一扫描单元1，A2、A4、A6分别表示三个移位寄存器100中的第二扫描单元2。其中，N表示为行数，N为正整数。

在此情况下，栅极驱动电路1000中的各扫描单元可以分别与上面提及的显示面板PNL中的各条栅线GL对应地电连接。例如，A1可以与一条栅线电连接，A2可以与一条栅线电连接，A3可以与一条栅线电连接，A4可以与一条栅线电连接，A5可以与一条栅线电连接，A6可以与一条栅线电连接，进而分别驱动显示面板PNL的第一行子像素、第二行子像素、第三行子像素、第四行子像素、第五行子像素以及第六行子像素进行显示。

下面以如图17所示的栅极驱动电路1000的结构图为例，对栅极驱动电路1000中的信号线进行示意性说明。

如图17所示，栅极驱动电路1000包括：第一时钟信号线CLK_1a、第二时钟信号线CLK_2a和第三时钟信号线CLK_3a。

第3N-2级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第一时钟信号线CLK_1a电连接，以接收第一时钟信号。第3N-1级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第二时钟信号线CLK_2a电连接，以接收第一时钟信号。第3N级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第三时钟信号线CLK_3a电连接，以接收第一时钟信号。

如图17所示，栅极驱动电路1000还包括：第四时钟信号线CLK_4a、第五时钟信号线CLK_5a、第六时钟信号线CLK_6a、第七时钟信号线CLK_7a、第八时钟信号线CLK_8a和第九时钟信号线CLK_9a。

第3N-2级移位寄存器100中第一扫描单元1的第二时钟信号端CLKE_1与第四时钟信号线CLK_4a电连接，以接收第二时钟信号，第二扫描单元2的第三时钟信号端CLKE_2与第五时钟信号线CLK_5a电连接，以接收第三时钟信号。

第3N-1级移位寄存器100中第一扫描单元1的第二时钟信号端CLKE_1与第六时钟信号线CLK_6a电连接，以接收第二时钟信号，第二扫描单元2的第三时钟信号端CLKE_2与第七时钟信号线CLK_7a电连接，以接收第三时钟信号。

第3N级移位寄存器100中第一扫描单元1的第二时钟信号端CLKE_1与第八时钟信号线CLK_8a电连接，以接收第二时钟信号，第二扫描单元2的第三时钟信号端CLKE_2与第九时钟信号线CLK_9a电连接，以接收第三时钟信号。

如图17所示，栅极驱动电路1000还包括：第十时钟信号线CLK_10a。

每一级移位寄存器100中第一扫描单元1的全局复位信号端TRST和第二扫描单元2的全局复位信号端TRST均与第十时钟信号线CLK_10a电连接，以接收全局复位信号。

如图17所示，栅极驱动电路1000还包括：第十一时钟信号线CLK_11a和第十二时钟信号线CLK_12a。

每一级移位寄存器100中消隐输入单元3的选择控制信号端OE均与第十一时钟信号线CLK_11a电连接，以接收选择控制信号。

每一级移位寄存器100中消隐输入单元3的第四时钟信号端CLKA均与第十二时钟信号线CLK_12a电连接，以接收第四时钟信号。

如图17所示，栅极驱动电路1000还包括：第十三时钟信号线CLK_13a和第十四时钟信号线CLK_14a。

每一级移位寄存器100中第一扫描单元1的第一电压信号端VDD_A均与第十三时钟信号线CLK_13a电连接，以接收第一电压信号。每一级移位寄存器100中第二扫描单元2的第二电压信号端VDD_B均与第十四时钟信号线CLK_14a电连接，以接收第二电压信号。

如图17所示，栅极驱动电路1000还包括：第十五时钟信号线CLK_15a。

第一级移位寄存器100中第一扫描单元1的输入信号端Iput和第二扫描单元2的输入信号端Iput均与第十五时钟信号线CLK_15a电连接，以接收起始信号作为输入信号。

如图17所示，除了第一级移位寄存器100以外，其它级移位寄存器100中第一扫描单元1和第二扫描单元2的输入信号端Iput和前一级移位寄存器100中第一扫描单元1的移位信号端CR<N>电连接。除了最后两级移位寄存器100外，其它级移位寄存器100中第一扫描单元1和第二扫描单元2的显示复位信号端STD和后两级移位寄存器100中第一子单元1的移位信号端CR<N>电连接。

需要说明的是，图17中所示的级联关系仅是一种示例，还可以根据实际情况采用其它级联方式。

示例性的，级联关系也可以如图19所示。第一级移位寄存器100和第二级移位寄存器100未与栅线GL电连接，第三级移位寄存器100的第一扫描单元1(也即A5)通过相应的栅线GL与第一行子像素电连接，第二扫描单元2(也即A6)通过相应的栅线GL与第二行子像素电连接。

图18示出了图16所示的移位寄存器100工作的时序图。在图18中，Q1<5>和Q2<6>分别表示为第三级移位寄存器100中的第一上拉节点Q1和第二上拉节点Q2，括号中的数字表示为该节点所对应的显示面板PNL中子像素的行数(下同)。Oput1<5>和Oput1<6>分别表示为第三级移位寄存器100中的第一扫描信号端Oput1<N>输出的第一扫描信号和第二扫描信号端Oput1<N+1>输出的第二扫描信号。CR<3>表示为第二级移位寄存器100中的移位信号端CR<N>输出的移位信号，该移位信号可以作为第三级移位寄存器100的输入信号。H<5>表示第三级移位寄存器100中的第一消隐节点H。N<5>表示第三级移位寄存器100中的第二消隐节点N。1F表示一帧，Display表示一帧显示阶段中的显示时段，Blank表示一帧显示阶段中的消隐时段。

下面结合图17和图18，对图16所示的移位寄存器100在一帧的显示阶段的驱动方法进行示意性说明。

在一帧的显示阶段之前，第十时钟信号线CLK_10a可以提供高电平的全局复位信号，使得每一级移位寄存器100中的第九复位电路108(第二十九晶体管M29和第四十三晶体管M43)和第十复位电路210(第三十晶体管M30和第四十八晶体管M48)导通，从而对每一级移位寄存器100中的第一上拉节点Q1和第二上拉节点Q2进行复位，实现一帧显示前的全局复位。

在一帧显示阶段中的显示时段，针对第三级移位寄存器100(即对应显示面板PNL的第五行和第六行的子像素)的工作过程描述如下。

在第一阶段1(包括第一输入阶段和第二输入阶段)中，第二级移位寄存器100中的第一扫描单元1输出的移位信号CR<3>为高电平。也即，传输至第三级移位寄存器100的输入信号端Iput及输入信号端Iput所传输的输入信号为高电平，第一输入电路101中的第三十一晶体管M31和第五十一晶体管M51以及第二输入电路201中的第三十二晶体管M32和第五十二晶体管M52会在该输入信号的作用下导通。高电平的输入信号可以通过第三十一晶体管M31和第五十一晶体管M51对第一上拉节点Q1<5>充电，将第一上拉节点Q1<5>上拉至高电平。高电平的输入信号还可以通过第三十二晶体管M32和第五十二晶体管M52对第二上拉节点Q2<6>进行充电，将第二上拉节点Q2<6>上拉至高电平。

第一输出电路102中的第一晶体管M1在第一上拉节点Q1<5>的电压的控制下导通，但是由于第三时钟信号线CLK_3a所传输的第一时钟信号的电平为低电平，所以第三级移位寄存器100的第一扫描单元1中，移位信号端CR<N>输出的移位信号的电平为低电平。第一输出电路102中的第二晶体管M2在第一上拉节点Q1<5>的电压的控制下导通，但由于第八时钟信号线CLK_8a提供的第二时钟信号的电平为低电平，所以第三级移位寄存器100的第一扫描单元1中，第一扫描信号端Oput1<N>输出的第一扫描信号Oput1<5>的电平为低电平。第二输出电路202中的第三晶体管M3和电位抬升电路203中的第四晶体管M4在第二上拉节点Q2<6>的电压的控制下导通，但由于第九时钟信号线CLK_9a提供的第三时钟信号的电平为低电平，所以第三级移位寄存器100的第二扫描单元2中，第二扫描信号端Oput1<N+1>输出的第二扫描信号Oput1<6>的电平为低电平，虚拟移位信号端CR_dummy输出的虚拟移位信号的电平为低电平。

第十一时钟信号线CLK_11a所提供的选择控制信号和输入信号端Iput所传输的输入信号相同，也即选择控制信号的电平为高电平，选择控制电路301中的第三十三晶体管M33和第三十八晶体管M38会在该选择控制信号的控制下导通，进而利用该高电平的选择控制信号对第一消隐节点H<5>充电。

在此阶段，同时对第三级移位寄存器100中的第一上拉节点Q1<5>和第二上拉节点Q2<6>和第一消隐节点H<5>完成预充电。

在第二阶段2(包括第一输出阶段)中，第三时钟信号线CLK_3a提供的第一时钟信号的电平变为高电平，第八时钟信号线CLK_8a提供的第二时钟信号的电平变为高电平，第一上拉节点Q1<5>的电位由于第一晶体管M1和第二晶体管M2的自举作用而进一步被拉高(例如拉高至VGH2)，使得第一晶体管M1和第二晶体管M2保持导通状态，进而使得第三级移位寄存器100中的移位信号端CR<N>输出的移位信号的电平变为高电平、使得第一扫描信号端Oput1<N>输出的第一扫描信号Oput1<5>的电平变为高电平。但由于第九时钟信号线CLK_9a提供的第三时钟信号的电平仍然为低电平，所以第三级移位寄存器100的第二扫描信号端Oput1<N+1>输出的第二扫描信号Oput2<6>的电平继续保持低电平。

在第三阶段3(包括第一输出阶段和第二输出阶段)中，第九时钟信号线CLK_9a提供的第三时钟信号的电平变为高电平，第二上拉节点Q2<6>的电压由于第三晶体管M3和第四晶体管M4的自举作用而进一步被拉高(例如拉高至VGH2)，使得第三晶体管M3保持导通状态，进而使得第三级移位寄存器100中的第二扫描信号端Oput1<N+1>输出的第二扫描信号Oput2<6>的电平变为高电平。

在第四阶段4(包括第二输出阶段)中，由于第一电容器C1的保持作用，第一上拉节点Q1<5>仍然保持为高电平，使得第二晶体管M2保持导通状态。但由于第八时钟信号线CLK_8a提供的第二时钟信号的电平变为低电平，所以第三级移位寄存器100的第一扫描信号端Oput1<N>输出的第一扫描信号Oput1<5>的电平变为低电平。同时由于第一电容器C1的自举作用，第一上拉节点Q1<5>的电压也会下降。

在第五阶段5中，由于第二电容器C2的保持作用，第二上拉节点Q2<6>仍然保持为高电平，使得第三晶体管M3和第四晶体管M4保持导通状态。但是由于第九时钟信号线CLK_9a提供的第三时钟信号的电平变为低电平，所以第三级移位寄存器100的第二扫描信号端Oput1<N+1>输出的第二扫描信号Oput1<6>的电平变为低电平。同时由于第二电容器C2的自举作用，第二上拉节点Q2<6>的电位也会下降。

在第一阶段1～第五阶段5，由于第一上拉节点Q1<5>一直保持高电平，因此，第六十三晶体管M63持续传输第五电压信号至第二防漏电节点OFF2；由于第二上拉节点Q2<6>一直保持高电平，因此，第四十四晶体管M44持续传输第五电压信号至第三防漏电节点OFF3。

在第六阶段6中，本公开实施例采用6CLK的时钟信号，每三级移位寄存器100(每一级依次输出第一扫描信号和第二扫描信号)输出的信号为一个循环，同时又因为第三级移位寄存器100接收第五级移位寄存器100输出的移位信号CR<9>作为显示复位信号，所以在此阶段，在第六时钟信号线CLK_6a提供的第二时钟信号的电平变为高电平时，第三级移位寄存器100接收的显示复位信号的电平也为高电平，从而使得第四复位电路107中的第二十二晶体管M22和第四十二晶体管M42以及第八复位电路209中的第二十八晶体管M28和第四十七晶体管M47导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1<5>和第二上拉节点Q2<6>，对第一上拉节点Q1<5>和第二上拉节点Q2<6>完成下拉复位。

第三级移位寄存器100驱动显示面板PNL中第五行和第六行的子像素完成显示后，依次类推，第四级、第五级等移位寄存器100逐行驱动显示面板PNL中的子像素完成一帧的显示驱动。至此，一帧显示阶段中的显示时段结束。

在一帧显示阶段中的消隐时段，针对第三级移位寄存器100(即对应显示面板PNL的第五行和第六行的子像素)的工作过程描述如下。

此处，在第一阶段1中，对第一消隐节点H<5>充电，使得第一消隐节点H<5>的电压升高之后，第三电容器C3可以放电，使得第一消隐节点H<5>在一帧显示阶段中的显示时段一直保持高电位。

在第七阶段7中，第十二时钟信号线CLK_12a提供的第四时钟信号的电平为高电平。由于在此阶段第一消隐节点H<5>保持高电平，因此第三输入电路302中的第三十四晶体管M34可以在第一消隐节点H<5>的电压的控制下导通，将高电平的第四时钟信号传输至第二消隐节点N<5>，从而使得第二消隐节点N<5>变为高电平。

第一传输电路303中的第三十五晶体管M35和第四十九晶体管M49以及第二传输电路304中的第三十六晶体管M36和第五十晶体管M50在高电平的第四时钟信号的控制下导通，高电平的第四时钟信号可以分别对第一上拉节点Q1<5>和第二上拉节点Q2<6>进行充电，第一上拉节点Q1<5>和第二上拉节点Q2<6>的电压被拉高。

同时，在第七阶段7中，由于第三十四晶体管M34的自举作用，第二消隐节点N<5>由低电平变为高电平时会对第一消隐节点H<5>进行耦合上拉，从而使得第一消隐节点H<5>可以保持在一个较高的高电位上，确保第三十四晶体管M34被完全导通。

然后第十二时钟信号线CLK_12a提供的第四时钟信号的电平从高电平变为低电平，使得第二消隐节点N<5>的电平变为低电平。由于第三十四晶体管M34的自举作用，第一消隐节点H<5>的电位也会下降。

在此阶段，第三十四晶体管M34可以在第一上拉节点Q1<5>的电压的控制下导通，将第五电压信号传输至第二防漏电节点OFF2，抬高第二防漏电节点OFF2的电压，防止第一上拉节点Q1<5>漏电。第四十四晶体管M44可以在第二上拉节点Q2<6>的电压的控制下导通，将第五电压信号传输至第三防漏电节点OFF3，抬高第三防漏电节点OFF3的电压，防止第二上拉节点Q2<6>漏电。

在第八阶段8中，第八时钟信号线CLK_8a提供的第二时钟信号的电平变为高电平，第一上拉节点Q1<5>的电位由于第一晶体管M1和第二晶体管M2的自举作用而进一步升高，使得第二晶体管M2保持导通状态，并使得第三级移位寄存器100的第一扫描信号端Oput1<N>输出的第一扫描信号Oput1<5>(也即第一感测信号)的电平变为高电平。

由于第九时钟信号线CLK_9a提供的第三时钟信号的电平仍然为低电平，所以第三级移位寄存器100的第二扫描信号端Oput1<N+1>输出的第二扫描信号Oput1<6>(也即第二感测信号)的电平为低电平。

此处，在第八阶段8中输出的第一扫描信号可以用于驱动显示面板PNL中相应行的子像素中的感测晶体管T3，以实现外部补偿。

在第九阶段9中，由于第一电容器C1的保持作用，第一上拉节点Q1<5>仍然保持为高电平，使得第二晶体管M2保持导通状态。由于第八时钟信号线CLK_8a提供的第二时钟信号的电平变为低电平，所以第三级移位寄存器100的第一扫描信号端Oput1<N>输出的第一扫描信号Oput1<5>(也即第一感测信号)的电平变为低电平。

同时，由于第二晶体管M2的自举作用，第一上拉节点Q1<5>的电位也会下降。

在第十阶段10中，第十时钟信号线CLK_10a所提供的全局复位信号的电平为高电平，每一级移位寄存器100中第九复位电路108的第二十九晶体管M29和第四十三晶体管M43以及第十复位电路210的第三十晶体管M30和第四十八晶体管M48导通，将第二电压信号端VGL1所传输的第二电压信号传输至第一上拉节点Q1和第二上拉节点Q2，对每一级移位寄存器100中的第一上拉节点Q1和第二上拉节点Q2进行复位。

第十一时钟信号线CLK_11a所提供的选择控制信号的电平为高电平，每一级移位寄存100中选择控制电路301的第三十三晶体管M33和第三十八晶体管M38导通。由于每一级移位寄存器100中输出的移位信号的电平为低电平，因此可以将低电平的移位信号传输至第一消隐节点H，对每一级移位寄存器100中的第一消隐节点H进行复位，从而完成全局复位。

至此，一帧显示阶段中的消隐时段结束。

后续在其他帧的显示阶段中，对栅极驱动电路100的驱动过程可以参考上述描述，这里不再赘述。

在另一些实施例中，如图22所示，该栅极驱动电路1000包括多个级联的移位寄存器100。每个移位寄存器100包括第一扫描单元1和第二扫描单元2。其中，位移寄存器100可以采用如图21所示的结构。

图22中所示的A1、A2、A3……A8分别表示移位寄存器100中的各扫描单元，例如，A1、A3、A5、A7分别表示四个移位寄存器100中的第一扫描单元1，A2、A4、A6、A8分别表示四个移位寄存器100中的第二扫描单元2。其中，N表示为行数，N为正整数。

在此情况下，栅极驱动电路1000中的各扫描单元可以分别与上面提及的显示面板PNL中的各条栅线GL对应地电连接。例如，A1可以与第一条栅线及第二条栅线电连接，A2可以与第三条栅线及第四条栅线电连接，A3可以与第五条栅线及第六条栅线电连接，A4可以与第七条栅线及第八条栅线电连接，A5可以与第九条栅线及第十条栅线电连接，A6可以与第十一条栅线及第十二条栅线电连接，A7可以与第十三条栅线及第十四条栅线电连接，A8可以与第十五条栅线及第十六条栅线电连接，进而分别驱动显示面板PNL的第一行子像素、第二行子像素、第三行子像素、第四行子像素、第五行子像素、第六行子像素、第七行子像素以及第八行子像素进行显示。

下面以如图22所示的栅极驱动电路1000的结构图为例，对栅极驱动电路1000中的信号线进行示意性说明。

如图22所示，栅极驱动电路1000包括：第一时钟信号线CLK_1b、第二时钟信号线CLK_2b、第三时钟信号线CLK_3b和第四时钟信号线CLK_4b。

第4N-3级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第一时钟信号线CLK_1a电连接，以接收第一时钟信号。第4N-2级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第二时钟信号线CLK_2a电连接，以接收第一时钟信号。第4N-1级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第三时钟信号线CLK_3a电连接，以接收第一时钟信号。第4N级移位寄存器100中第一扫描单元1的第一时钟信号端CLKD_1与第四时钟信号线CLK_4b电连接，以接收第一时钟信号。

如图22所示，栅极驱动电路1000还包括：第五时钟信号线CLK_5b、第六时钟信号线CLK_6b、第七时钟信号线CLK_7b、第八时钟信号线CLK_8b、第九时钟信号线CLK_9b、第十时钟信号线CLK_10b、第十一时钟信号线CLK_11b、第十二时钟信号线CLK_12b、第十三时钟信号线CLK_13b、第十四时钟信号线CLK_14b、第十五时钟信号线CLK_15b、第十六时钟信号线CLK_16b、第十七时钟信号线CLK_17b、第十八时钟信号线CLK_18b、第十九时钟信号线CLK_19b和第二十时钟信号线CLK_20b。

第4N-3级移位寄存器100中，第一扫描单元1的第二时钟信号端CLKE_1与第五时钟信号线CLK_5b电连接，以接收第二时钟信号，第五时钟信号端CLKF_1与第六时钟信号线CLK_6b电连接，以接收第六时钟信号；第二扫描单元2的第三时钟信号端CLKE_2与第七时钟信号线CLK_7b电连接，以接收第三时钟信号，第六时钟信号端CLKF_2与第八时钟信号线CLK_8b电连接，以接收第六时钟信号。

第4N-2级移位寄存器100中，第一扫描单元1的第二时钟信号端CLKE_1与第九时钟信号线CLK_9b电连接，以接收第二时钟信号，第五时钟信号端CLKF_1与第十时钟信号线CLK_10b电连接，以接收第六时钟信号；第二扫描单元2的第三时钟信号端CLKE_2与第十一时钟信号线CLK_11b电连接，以接收第三时钟信号，第六时钟信号端CLKF_2与第十二时钟信号线CLK_12b电连接，以接收第六时钟信号。

第4N-1级移位寄存器100中，第一扫描单元1的第二时钟信号端CLKE_1与第十三时钟信号线CLK_13b电连接，以接收第二时钟信号，第五时钟信号端CLKF_1与第十四时钟信号线CLK_14b电连接，以接收第六时钟信号；第二扫描单元2的第三时钟信号端CLKE_2与第十五时钟信号线CLK_15b电连接，以接收第三时钟信号，第六时钟信号端CLKF_2与第十六时钟信号线CLK_16b电连接，以接收第六时钟信号。

第4N级移位寄存器100中，第一扫描单元1的第二时钟信号端CLKE_1与第十七时钟信号线CLK_17b电连接，以接收第二时钟信号，第五时钟信号端CLKF_1与第十八时钟信号线CLK_18b电连接，以接收第六时钟信号；第二扫描单元2的第三时钟信号端CLKE_2与第十九时钟信号线CLK_19b电连接，以接收第三时钟信号，第六时钟信号端CLKF_2与第二十时钟信号线CLK_20b电连接，以接收第六时钟信号。

如图22所示，栅极驱动电路1000还包括：第二十一时钟信号线CLK_21b。

每一级移位寄存器100中第一扫描单元1的全局复位信号端TRST和第二扫描单元2的全局复位信号端TRST均与第二十一时钟信号线CLK_21b电连接，以接收全局复位信号。

如图22所示，栅极驱动电路1000还包括：第二十二时钟信号线CLK_22b和第二十三时钟信号线CLK_23b。

每一级移位寄存器100中消隐输入单元3的选择控制信号端OE均与第二十二时钟信号线CLK_22b电连接，以接收选择控制信号。

每一级移位寄存器100中消隐输入单元3的第四时钟信号端CLKA均与第二十三时钟信号线CLK_23b电连接，以接收第四时钟信号。

如图22所示，栅极驱动电路1000还包括：第二十四时钟信号线CLK_24b和第二十五时钟信号线CLK_25b。

每一级移位寄存器100中，第一扫描单元1的第一电压信号端VDD_A均与第二十四时钟信号线CLK_24b电连接，以接收第一电压信号。每一级移位寄存器100中，第二扫描单元2的第二电压信号端VDD_B均与第二十五时钟信号线CLK_25b电连接，以接收第二电压信号。

如图22所示，栅极驱动电路1000还包括：第二十六时钟信号线CLK_26b。

第一级移位寄存器100中第一扫描单元1的输入信号端Iput和第二扫描单元2的输入信号端Iput，以及第二级移位寄存器100中第一扫描单元1的输入信号端Iput和第二扫描单元2的输入信号端Iput，均与第二十六时钟信号线CLK_26b电连接，以接收起始信号作为输入信号。

如图22所示，除了第一级移位寄存器100和第二级移位寄存器100以外，其它级移位寄存器100中第一扫描单元1和第二扫描单元2的输入信号端Iput和前两级移位寄存器100中第一扫描单元1的移位信号端CR<N>电连接。除了最后三级移位寄存器100外，其它级移位寄存器100中第一扫描单元1和第二扫描单元2的显示复位信号端STD和后三级移位寄存器100中第一子单元1的移位信号端CR<N>电连接。

需要说明的是，图22中所示的级联关系仅是一种示例，还可以根据实际情况采用其它级联方式。

本公开上述实施例中晶体管的导通、截止(开启、关闭)过程均是以所有晶体管为N型晶体管为例进行说明的；本公开实施例中晶体管也可以为P型，当所有晶体管均为P型时，需要对各个控制信号进行翻转即可。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种移位寄存器，其特征在于，所述移位寄存器包括：第一扫描单元和第二扫描单元；

所述第一扫描单元包括第一输入电路和第一输出电路；

所述第一输入电路与输入信号端及第一上拉节点电连接；所述第一输入电路被配置为，响应于在所述输入信号端处接收的输入信号，将所述输入信号传输至所述第一上拉节点；

所述第一输出电路与所述第一上拉节点、第一时钟信号端、第二时钟信号端、移位信号端及第一扫描信号端电连接；所述第一输出电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第一时钟信号端处接收的第一时钟信号传输至所述移位信号端，以使所述移位信号端输出移位信号；及，在所述第一上拉节点的电压的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述第一扫描信号端，以使所述第一扫描信号端输出第一扫描信号；

所述第二扫描单元包括第二输入电路、第二输出电路和电位抬升电路；

所述第二输入电路与所述输入信号端及第二上拉节点电连接；所述第二输入电路被配置为，响应于在所述输入信号端处接收的输入信号，将所述输入信号传输至所述第二上拉节点；

所述第二输出电路与所述第二上拉节点、第三时钟信号端及第二扫描信号端电连接；所述第二输出电路被配置为，在所述第二上拉节点的电压的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述第二扫描信号端，以使所述第二扫描信号端输出第二扫描信号；

所述电位抬升电路与所述第二上拉节点、子时钟信号端及虚拟移位信号端电连接，所述子时钟信号端为与所述第二输出电路电连接的时钟信号端中的一者；所述电位抬升电路被配置为，在所述第二扫描信号端输出所述第二扫描信号的阶段，与所述第二输出电路配合，抬高所述第二上拉节点的电压。

2.根据权利要求1所述的移位寄存器，其特征在于，在所述第一扫描信号端输出所述第一扫描信号的阶段，所述第一上拉节点的电压为第一预设电压；

在所述第二扫描信号端输出所述第二扫描信号的阶段，所述第二上拉节点的电压为第二预设电压；

所述第一预设电压与所述第二预设电压相等。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路的耦合电容值，与所述第二输出电路和所述电位抬升电路的耦合电容值相等。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路包括：第一晶体管、第二晶体管和第一电容器；

所述第一晶体管的控制极与所述第一上拉节点电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述移位信号端电连接；

所述第二晶体管的控制极与所述第一上拉节点电连接，所述第二晶体管的第一极与所述第二时钟信号端电连接，所述第二晶体管的第二极与所述第一扫描信号端电连接；

所述第一电容器的第一端与所述第一上拉节点电连接，所述第一电容器的第二端与所述第一扫描信号端电连接；

所述第二输出电路包括：第三晶体管和第二电容器；

所述第三晶体管的控制极与所述第二上拉节点电连接，所述第三晶体管的第一极与所述第三时钟信号端电连接，所述第三晶体管的第二极与所述第二扫描信号端电连接；

所述第二电容器的第一端与所述第二上拉节点电连接，所述第二电容器的第二端与所述第二扫描信号端电连接；

所述电位抬升电路包括：第四晶体管；

所述第四晶体管的控制极与所述第二上拉节点电连接，所述第四晶体管的第一极与所述子时钟信号端电连接，所述第四晶体管的第二极与所述虚拟移位信号端电连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出电路还与第五时钟信号端及第一感测信号端电连接；所述第一输出电路还被配置为，在所述第一上拉节点的电压的控制下，将在所述第五时钟信号端处接收的第五时钟信号传输至所述第一感测信号端，以使所述第一感测信号端输出第一感测信号；

所述第二输出电路还与第六时钟信号端及第二感测信号端电连接；所述第二输出电路还被配置为，在所述第二上拉节点的电压的控制下，将在所述第六时钟信号端处接收的第六时钟信号传输至所述第二感测信号端，以使所述第二感测信号端输出第二感测信号。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第一输出电路还包括：第五十三晶体管和第四电容器；

所述第五十三晶体管的控制极与所述第一上拉节点电连接，所述第五十三晶体管的第一极与所述第五时钟信号端电连接，所述第五十三晶体管的第二极与所述第一感测信号端电连接；

所述第四电容器的第一端与所述第一上拉节点电连接，所述第四电容器的第二端与所述第一感测信号端电连接；

所述第二输出电路还包括：第五十四晶体管和第五电容器；

所述第五十四晶体管的控制极与所述第二上拉节点电连接，所述第五十四晶体管的第一极与所述第六时钟信号端电连接，所述第五十四晶体管的第二极与所述第二感测信号端电连接；

所述第五电容器的第一端与所述第二上拉节点电连接，所述第五电容器的第二端与所述第二感测信号端电连接。

7.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，第一晶体管的宽长比与第二晶体管的宽长比之和等于第三晶体管的宽长比与第四晶体管的宽长比之和；

在所述第一输出电路还包括第五十三晶体管、且所述第二输出电路还包括第五十四晶体管的情况下，

所述第一晶体管的宽长比、所述第二晶体管的宽长比及所述第五十三晶体管的宽长比之和，等于所述第三晶体管的宽长比、所述第四晶体管的宽长比及所述第五十四晶体管的宽长比之和。

8.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，第一晶体管的宽长比与，第三晶体管的宽长比及第四晶体管的宽长比中的一者相等；

第二晶体管的宽长比与，所述第三晶体管的宽长比及所述第四晶体管的宽长比中的另一者相等；

所述第一晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的一者相等；

所述第二晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的另一者相等；

所述第五十三晶体管的宽长比与，所述第三晶体管的宽长比、所述第四晶体管及所述第五十四晶体管的宽长比中的又一者相等。

9.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，第一晶体管的宽长比、第二晶体管的宽长比、第三晶体管的宽长比以及第四晶体管的宽长比相等；

所述第一晶体管的宽长比、所述第二晶体管的宽长比、所述第三晶体管的宽长比、所述第四晶体管的宽长比、所述第五十三晶体管的宽长比以及所述第五十四晶体管的宽长比相等。

10.根据权利要求4～6中任一项所述的移位寄存器，其特征在于，第一晶体管的宽长比的取值范围为50:6～300:6，第四晶体管的宽长比的取值范围为50:6～300:6；

第二晶体管的宽长比的取值范围为300:6～3000:6，第三晶体管的宽长比的取值范围为300:6～3000:6；

所述第五十三晶体管的宽长比的取值范围为300:6～3000:6，所述第五十四晶体管的宽长比的取值范围为300:6～3000:6。

11.根据权利要求1所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第一控制电路；

所述第一控制电路与所述第一上拉节点、第一电压信号端、第一下拉节点及第二电压信号端电连接；所述第一控制电路被配置为，在所述第一上拉节点的电压和所述第一电压信号端所传输的第一电压信号的控制下，对所述第一下拉节点的电压进行控制；

所述第二扫描单元还包括：第二控制电路；

所述第二控制电路与所述第二上拉节点、第三电压信号端、第二下拉节点及所述第二电压信号端电连接；所述第二控制电路被配置为，在所述第二上拉节点的电压和所述第三电压信号端所传输的第三电压信号的控制下，对所述第二下拉节点的电压进行控制。

12.根据权利要求11所述的移位寄存器，其特征在于，所述第二扫描单元还包括：第三控制电路；

所述第三控制电路与所述第一下拉节点、所述第二下拉节点、所述第二电压信号端及所述虚拟移位信号端电连接；所述第三控制电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述虚拟移位信号端的电压进行控制。

13.根据权利要求12所述的移位寄存器，其特征在于，所述第一控制电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第五晶体管的控制极与所述第一电压信号端电连接，所述第五晶体管的第一极与所述第一电压信号端电连接，所述第五晶体管的第二极与所述第六晶体管的控制极及所述第七晶体管的第一极电连接；

所述第六晶体管的第一极与所述第一电压信号端电连接，所述第六晶体管的第二极与所述第一下拉节点及所述第八晶体管的第一极电连接；

所述第七晶体管的控制极与所述第一上拉节点电连接，所述第七晶体管的第二极与所述第二电压信号端电连接；

所述第八晶体管的控制极与所述第一上拉节点电连接，所述第八晶体管的第二极与所述第二电压信号端电连接；

所述第二控制电路包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；

所述第九晶体管的控制极与所述第三电压信号端电连接，所述第九晶体管的第一极与所述第三电压信号端电连接，所述第九晶体管的第二极与所述第十晶体管的控制极及所述第十一晶体管的第一极电连接；

所述第十晶体管的第一极与所述第三电压信号端电连接，所述第十晶体管的第二极与所述第二下拉节点及所述第十二晶体管的第一极电连接；

所述第十一晶体管的控制极与所述第二上拉节点电连接，所述第十一晶体管的第二极与所述第二电压信号端电连接；

所述第十二晶体管的控制极与所述第二上拉节点电连接，所述第十二晶体管的第二极与所述第二电压信号端电连接；

所述第三控制电路包括：第十三晶体管和第十四晶体管；

所述第十三晶体管的控制极与所述第二下拉节点电连接，所述第十三晶体管的第一极与所述虚拟移位信号端电连接，所述第十三晶体管的第二极与所述第二电压信号端电连接；

所述第十四晶体管的控制极与所述第一下拉节点电连接，所述第十四晶体管的第一极与所述虚拟移位信号端电连接，所述第十四晶体管的第二极与所述第二电压信号端电连接。

14.根据权利要求11所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第一复位电路、第二复位电路、第三复位电路和第四复位电路；

所述第一复位电路与所述输入信号端、所述第一下拉节点及所述第二电压信号端电连接；所述第一复位电路被配置为，在所述输入信号端所传输的输入信号的控制下，对所述第一下拉节点进行复位；

所述第二复位电路与所述第一下拉节点、所述第二下拉节点、所述第一上拉节点及所述第二电压信号端电连接；所述第二复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第一上拉节点进行复位；

所述第三复位电路与所述第一下拉节点、所述第二下拉节点、所述移位信号端、所述第一扫描信号端、所述第二电压信号端及第四电压信号端电连接；所述第三复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述移位信号端和所述第一扫描信号端进行复位；

所述第四复位电路与显示复位信号端、所述第一上拉节点及所述第二电压信号端电连接；所述第四复位电路被配置为，在所述显示复位信号端所传输的显示复位信号的控制下，对所述第一上拉节点进行复位；

所述第二扫描单元还包括：第五复位电路、第六复位电路、第七复位电路和第八复位电路；

所述第五复位电路与所述输入信号端、所述第二下拉节点及所述第二电压信号端电连接；所述第五复位电路被配置为，在所述输入信号端所传输的输入信号的控制下，对所述第二下拉节点进行复位；

所述第六复位电路与所述第一下拉节点、所述第二下拉节点、所述第二上拉节点及所述第二电压信号端电连接；所述第六复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二上拉节点进行复位；

所述第七复位电路与所述第一下拉节点、所述第二下拉节点、所述第二扫描信号端及所述第四电压信号端电连接；所述第七复位电路被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二扫描信号端进行复位；

所述第八复位电路与所述显示复位信号端、所述第二上拉节点及所述第二电压信号端电连接；所述第八复位电路被配置为，在所述显示复位信号端所传输的显示复位信号的控制下，对所述第二上拉节点进行复位。

15.根据权利要求14所述的移位寄存器，其特征在于，所述第一复位电路包括：第十五晶体管；

所述第十五晶体管的控制极与所述输入信号端电连接，所述第十五晶体管的第一极与所述第一下拉节点电连接，所述第十五晶体管的第二极与所述第二电压信号端电连接；

所述第二复位电路包括：第十六晶体管和第十七晶体管；

所述第十六晶体管的控制极与所述第二下拉节点电连接，所述第十六晶体管的第一极与所述第一上拉节点电连接，所述第十六晶体管的第二极与所述第二电压信号端电连接；

所述第十七晶体管的控制极与所述第一下拉节点电连接，所述第十七晶体管的第一极与所述第一上拉节点电连接，所述第十七晶体管的第二极与所述第二电压信号端电连接；

所述第三复位电路包括：第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；

所述第十八晶体管的控制极与所述第一下拉节点电连接，所述第十八晶体管的第一极与所述移位信号端电连接，所述第十八晶体管的第二极与所述第二电压信号端电连接；

所述第十九晶体管的控制极与所述第二下拉节点电连接，所述第十九晶体管的第一极与所述移位信号端电连接，所述第十九晶体管的第二极与所述第二电压信号端电连接；

所述第二十晶体管的控制极与所述第一下拉节点电连接，所述第二十晶体管的第一极与所述第一扫描信号端电连接，所述第二十晶体管的第二极与所述第四电压信号端电连接；

所述第二十一晶体管的控制极与所述第二下拉节点电连接，所述第二十一晶体管的第一极与所述第一扫描信号端电连接，所述第二十一晶体管的第二极与所述第四电压信号端电连接；

所述第四复位电路包括：第二十二晶体管；

所述第二十二晶体管的控制极与所述显示复位信号端电连接，所述第二十二晶体管的第一极与所述第一上拉节点电连接，所述第二十二晶体管的第二极与所述第二电压信号端电连接；

所述第五复位电路包括：第二十三晶体管；

所述第二十三晶体管的控制极与所述输入信号端电连接，所述第二十三晶体管的第一极与所述第二下拉节点电连接，所述第二十三晶体管的第二极与所述第二电压信号端电连接；

所述第六复位电路包括：第二十四晶体管和第二十五晶体管；

所述第二十四晶体管的控制极与所述第一下拉节点电连接，所述第二十四晶体管的第一极与所述第二上拉节点电连接，所述第二十四晶体管的第二极与所述第二电压信号端电连接；

所述第二十五晶体管的控制极与所述第二下拉节点电连接，所述第二十五晶体管的第一极与所述第二上拉节点电连接，所述第二十五晶体管的第二极与所述第二电压信号端电连接；

所述第七复位电路包括：第二十六晶体管和第二十七晶体管；

所述第二十六晶体管的控制极与所述第二下拉节点电连接，所述第二十六晶体管的第一极与所述第二扫描信号端电连接，所述第二十六晶体管的第二极与所述第四电压信号端电连接；

所述第二十七晶体管的控制极与所述第一下拉节点电连接，所述第二十七晶体管的第一极与所述第二扫描信号端电连接，所述第二十七晶体管的第二极与所述第四电压信号端电连接；

所述第八复位电路包括：第二十八晶体管；

所述第二十八晶体管的控制极与所述显示复位信号端电连接，所述第二十八晶体管的第一极与所述第二上拉节点电连接，所述第二十八晶体管的第二极与所述第二电压信号端电连接。

16.根据权利要求14所述的移位寄存器，其特征在于，所述第一输出电路还与第五时钟信号端及第一感测信号端电连接、所述第二输出电路还与第六时钟信号端及第二感测信号端电连接；

所述第三复位电路还与所述第一感测信号端电连接；所述第三复位电路还被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第一感测信号端进行复位；

所述第七复位电路还与所述第二感测信号端电连接；所述第七复位电路还被配置为，在所述第一下拉节点的电压或所述第二下拉节点的电压的控制下，对所述第二感测信号端电进行复位。

17.根据权利要求16所述的移位寄存器，其特征在于，

所述第三复位电路还包括：第五十五晶体管和第五十六晶体管；

所述第五十五晶体管的控制极与所述第一下拉节点电连接，所述第五十五晶体管的第一极与所述第一感测信号端电连接，所述第五十五晶体管的第二极与所述第四电压信号端电连接；

所述第五十六晶体管的控制极与所述第二下拉节点电连接，所述第五十六晶体管的第一极与所述第一感测信号端电连接，所述第五十六晶体管的第二极与所述第四电压信号端电连接；

所述第七复位电路还包括：第五十七晶体管和第五十八晶体管；

所述第五十七晶体管的控制极与所述第二下拉节点电连接，所述第五十七晶体管的第一极与所述第二感测信号端电连接，所述第五十七晶体管的第二极与所述第四电压信号端电连接；

所述第五十八晶体管的控制极与所述第一下拉节点电连接，所述第五十八晶体管的第一极与所述第二感测信号端电连接，所述第五十八晶体管的第二极与所述第四电压信号端电连接。

18.根据权利要求14所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第九复位电路；

所述第九复位电路与全局复位信号端、所述第一上拉节点及所述第二电压信号端电连接；所述第九复位电路被配置为，在所述全局复位信号端所传输的全局复位信号的控制下，对所述第一上拉节点进行复位；

所述第二扫描单元还包括：第十复位电路；

所述第十复位电路与所述全局复位信号端、所述第二上拉节点及所述第二电压信号端电连接；所述第十复位电路被配置为，在所述全局复位信号端所传输的全局复位信号的控制下，对所述第二上拉节点进行复位。

19.根据权利要求18所述的移位寄存器，其特征在于，所述第九复位电路包括：第二十九晶体管；

所述第二十九晶体管的控制极与所述全局复位信号端电连接，所述第二十九晶体管的第一极与所述第一上拉节点电连接，所述第二十九晶体管的第二极与所述第二电压信号端电连接；

所述第十复位电路包括：第三十晶体管；

所述第三十晶体管的控制极与所述全局复位信号端电连接，所述第三十晶体管的第一极与所述第二上拉节点电连接，所述第三十晶体管的第二极与所述第二电压信号端电连接。

20.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：消隐输入单元；

所述消隐输入单元与选择控制信号端、所述输入信号端、第二电压信号端、第四时钟信号端、所述第一上拉节点及所述第二上拉节点电连接；

所述消隐输入单元被配置为，在所述选择控制信号端所传输的选择控制信号的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第一上拉节点和所述第二上拉节点。

21.根据权利要求20所述的移位寄存器，其特征在于，所述消隐输入单元包括：选择控制电路、第三输入电路、第一传输电路和第二传输电路；

所述选择控制电路与所述选择控制信号端、所述输入信号端、所述第二电压信号端及第一消隐节点电连接；所述选择控制电路被配置为，在所述选择控制信号的控制下，将在所述输入信号端处接收的输入信号传输至所述第一消隐节点；

所述第三输入电路与所述第一消隐节点、所述第四时钟信号端及第二消隐节点电连接；所述第三输入电路被配置为，在所述第一消隐节点的电压的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第二消隐节点；

所述第一传输电路与所述第四时钟信号端、所述第二消隐节点及所述第一上拉节点电连接；所述第一传输电路被配置为，在所述第四时钟信号端所传输的第四时钟信号的控制下，将在所述第二消隐节点处接收的所述第四时钟信号传输至所述第一上拉节点；

所述第二传输电路与所述第四时钟信号端、所述第二消隐节点及所述第二上拉节点电连接；所述第二传输电路被配置为，在所述第四时钟信号端所传输的第四时钟信号的控制下，将在所述第二消隐节点处接收的所述第四时钟信号传输至所述第二上拉节点。

22.根据权利要求21所述的移位寄存器，其特征在于，

所述选择控制电路包括：第三十三晶体管和第三电容器；

所述第三十三晶体管的控制极与所述选择控制信号端电连接，所述第三十三晶体管的第一极与所述输入信号端电连接，所述第三十三晶体管的第二极与所述第一消隐节点电连接；

所述第三电容器的第一端与所述第一消隐节点电连接，所述第三电容器的第二端与所述第二电压信号端电连接；

所述第三输入电路包括：第三十四晶体管；

所述第三十四晶体管的控制极与所述第一消隐节点电连接，所述第三十四晶体管的第一极与所述第四时钟信号端电连接，所述第三十四晶体管的第二极与所述第二消隐节点电连接；

所述第一传输电路包括：第三十五晶体管；

所述第三十五晶体管的控制极与所述第四时钟信号端电连接，所述第三十五晶体管的第一极与所述第二消隐节点电连接，所述第三十五晶体管的第二极与所述第一上拉节点电连接；

所述第二传输电路包括：第三十六晶体管；

所述第三十六晶体管的控制极与所述第四时钟信号端电连接，所述第三十六晶体管的第一极与所述第二消隐节点电连接，所述第三十六晶体管的第二极与所述第二上拉节点电连接。

23.根据权利要求21所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第十一复位电路；

所述第十一复位电路与所述第四时钟信号端、所述第一消隐节点、第一下拉节点及所述第二电压信号端电连接；所述第十一复位电路被配置为，在所述第四时钟信号端所传输的第四时钟信号和所述第一消隐节点的电压的控制下，对所述第一下拉节点进行复位；

所述第二扫描单元还包括：第十二复位电路；

所述第十二复位电路与所述第四时钟信号端、所述第一消隐节点、第二下拉节点及所述第二电压信号端电连接；所述第十二复位电路被配置为，在所述第四时钟信号端所传输的第四时钟信号和所述第一消隐节点的电压的控制下，对所述第二下拉节点进行复位。

24.根据权利要求23所述的移位寄存器，其特征在于，所述第十一复位电路包括：第五十九晶体管和第六十晶体管；

所述第五十九晶体管的控制极与所述第四时钟信号端电连接，所述第五十九晶体管的第一极与所述第一下拉节点电连接，所述第五十九晶体管的第二极与所述第六十晶体管的第一极电连接；

所述第六十晶体管的控制极与所述第一消隐节点电连接，所述第六十晶体管的第二极与所述第二电压信号端电连接；

所述第十二复位电路包括：第六十一晶体管和第六十二晶体管；

所述第六十一晶体管的控制极与所述第四时钟信号端电连接，所述第六十一晶体管的第一极与所述第二下拉节点电连接，所述第六十一晶体管的第二极与所述第六十二晶体管的第一极电连接；

所述第六十二晶体管的控制极与所述第一消隐节点电连接，所述第六十二晶体管的第二极与所述第二电压信号端电连接。

25.根据权利要求22所述的移位寄存器，其特征在于，所述消隐输入单元还包括：第一防漏电电路；

所述第一防漏电电路与所述第一消隐节点、第五电压信号端及第一防漏电节点电连接；所述第一防漏电电路被配置为，在所述第一消隐节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第一防漏电节点；

其中，所述选择控制电路还与所述第一防漏电节点电连接。

26.根据权利要求25所述的移位寄存器，其特征在于，所述第一防漏电电路包括：第三十七晶体管；

所述第三十七晶体管的控制极与所述第一消隐节点电连接，所述第三十七晶体管的第一极与所述第五电压信号端电连接，所述第三十七晶体管的第二极与所述第一防漏电节点电连接；

所述选择控制电路还包括：第三十八晶体管；

所述第三十八晶体管的控制极与所述选择控制信号端电连接，所述第三十八晶体管的第一极与所述第一防漏电节点电连接，所述第三十八晶体管的第二极与所述第一消隐节点电连接；

所述第三十三晶体管的第二极与所述第一防漏电节点电连接，并通过所述第三十八晶体管与所述第一消隐节点电连接。

27.根据权利要求11～26中任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：防漏电单元；

所述防漏电单元与所述第一上拉节点、第二防漏电节点及第五电压信号端电连接；

所述防漏电单元被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点。

28.根据权利要求27所述的移位寄存器，其特征在于，所述防漏电单元包括：第二防漏电电路；

所述第二防漏电电路与所述第一上拉节点、所述第二防漏电节点及所述第五电压信号端电连接；所述第二防漏电电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点；

其中，在所述第一扫描单元还包括第二复位电路的情况下，所述第二复位电路还与所述第二防漏电节点电连接；

在所述第一扫描单元还包括第四复位电路的情况下，所述第四复位电路还与所述第二防漏电节点电连接；

在所述第一扫描单元还包括第九复位电路的情况下，所述第九复位电路还与所述第二防漏电节点电连接；

在所述第二扫描单元还包括第六复位电路的情况下，所述第六复位电路还与所述第二防漏电节点电连接；

在所述第二扫描单元还包括第八复位电路的情况下，所述第八复位电路还与所述第二防漏电节点电连接；

在所述第二扫描单元还包括第十复位电路的情况下，所述第十复位电路还与所述第二防漏电节点电连接；

在所述移位寄存器还包括消隐输入单元、且所述消隐输入单元包括第一传输电路和第二传输电路的情况下，所述第一传输电路还与所述第二防漏电节点电连接，所述第二传输电路还与所述第二防漏电节点电连接。

29.根据权利要求28所述的移位寄存器，其特征在于，

所述第二防漏电电路包括：第三十九晶体管；

所述第三十九晶体管的控制极与所述第一上拉节点电连接，所述第三十九晶体管的第一极与所述第五电压信号端电连接，所述第三十九晶体管的第二极与所述第二防漏电节点电连接；

所述第二复位电路还包括：第四十晶体管和第四十一晶体管；

所述第四十晶体管的控制极与第二下拉节点电连接，所述第四十晶体管的第一极与所述第二防漏电节点电连接，所述第四十晶体管的第二极与所述第二电压信号端电连接；

第十六晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十晶体管与所述第二电压信号端电连接；

所述第四十一晶体管的控制极与第一下拉节点电连接，所述第四十一晶体管的第一极与所述第二防漏电节点电连接，所述第四十一晶体管的第二极与所述第二电压信号端电连接；

第十七晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十一晶体管与所述第二电压信号端电连接；

所述第四复位电路还包括：第四十二晶体管；

所述第四十二晶体管的控制极与显示复位信号端电连接，所述第四十二晶体管的第一极与所述第二防漏电节点电连接，所述第四十二晶体管的第二极与所述第二电压信号端电连接；

第二十二晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十二晶体管与所述第二电压信号端电连接；

所述第九复位电路还包括：第四十三晶体管；

所述第四十三晶体管的控制极与全局复位信号端电连接，所述第四十三晶体管的第一极与所述第二防漏电节点电连接，所述第四十三晶体管的第二极与所述第二电压信号端电连接；

第二十九晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十三晶体管与所述第二电压信号端电连接；

所述第六复位电路中，第二十四晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十一晶体管与所述第二电压信号端电连接；第二十五晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十晶体管与所述第二电压信号端电连接；

所述第八复位电路中，第二十八晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十二晶体管与所述第二电压信号端电连接；

所述第十复位电路中，第三十晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十三晶体管与所述第二电压信号端电连接；

所述第一传输电路还包括：第四十九晶体管；

所述第四十九晶体管的控制极与第四时钟信号端电连接，所述第四十九晶体管的第一极与所述第二防漏电节点电连接，所述第四十九晶体管的第二极与所述第一上拉节点电连接；

第三十五晶体管的第二极与所述第二防漏电节点电连接，并通过所述第四十九晶体管与所述第一上拉节点电连接；

所述第二传输电路中，第三十六晶体管的第一极与所述第二防漏电节点电连接，并通过所述第三十五晶体管与第二消隐节点电连接。

30.根据权利要求27所述的移位寄存器，其特征在于，所述防漏电单元还与所述第二上拉节点及第三防漏电节点电连接；

所述防漏电单元还被配置为，在所述第二上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第三防漏电节点。

31.根据权利要求30所述的移位寄存器，其特征在于，所述防漏电单元包括：第三防漏电电路和第四防漏电电路；

所述第三防漏电电路与所述第一上拉节点、所述第二防漏电节点及所述第五电压信号端电连接；所述第三防漏电电路被配置为，在所述第一上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第二防漏电节点；

所述第四防漏电电路与所述第二上拉节点、所述第三防漏电节点及所述第五电压信号端电连接；所述第四防漏电电路被配置为，在所述第二上拉节点的电压的控制下，将在所述第五电压信号端处接收的第五电压信号传输至所述第三防漏电节点；

在所述第二扫描单元还包括第六复位电路的情况下，所述第六复位电路还与所述第三防漏电节点电连接；

在所述第二扫描单元还包括第八复位电路的情况下，所述第八复位电路还与所述第三防漏电节点电连接；

在所述第二扫描单元还包括第十复位电路的情况下，所述第十复位电路还与所述第三防漏电节点电连接；

在所述移位寄存器还包括消隐输入单元、且所述消隐输入单元包括第一传输电路和第二传输电路的情况下，所述第一传输电路还与所述第二防漏电节点电连接，所述第二传输电路还与所述第三防漏电节点电连接。

32.根据权利要求31所述的移位寄存器，其特征在于，

所述第三防漏电电路包括：第六十三晶体管；

所述第六十三晶体管的控制极与所述第一上拉节点电连接，所述第六十三晶体管的第一极与所述第五电压信号端电连接，所述第六十三晶体管的第二极与所述第二防漏电节点电连接；

所述第四十晶体管的控制极与第二下拉节点电连接，所述第四十晶体管的第一极与所述第二防漏电节点电连接，所述第四十晶体管的第二极与第二电压信号端电连接；

所述第四复位电路还包括：第四十二晶体管；

所述第九复位电路还包括：第四十三晶体管；

所述第四防漏电电路包括：第四十四晶体管；

所述第四十四晶体管的控制极与所述第二上拉节点电连接，所述第四十四晶体管的第一极与所述第五电压信号端电连接，所述第四十四晶体管的第二极与所述第三防漏电节点电连接；

所述第六复位电路还包括：第四十五晶体管和第四十六晶体管；

所述第四十五晶体管的控制极与所述第一下拉节点电连接，所述第四十五晶体管的第一极与所述第三防漏电节点电连接，所述第四十五晶体管的第二极与所述第二电压信号端电连接；

第二十四晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十五晶体管与所述第二电压信号端电连接；

所述第四十六晶体管的控制极与所述第二下拉节点电连接，所述第四十六晶体管的第一极与所述第三防漏电节点电连接，所述第四十六晶体管的第二极与所述第二电压信号端电连接；

第二十五晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十六晶体管与所述第二电压信号端电连接；

所述第八复位电路还包括：第四十七晶体管；

所述第四十七晶体管的控制极与所述显示复位信号端电连接，所述第四十七晶体管的第一极与所述第三防漏电节点电连接，所述第四十七晶体管的第二极与所述第二电压信号端电连接；

第二十八晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十七晶体管与所述第二电压信号端电连接；

所述第十复位电路还包括：第四十八晶体管；

所述第四十八晶体管的控制极与所述全局复位信号端电连接，所述第四十八晶体管的第一极与所述第三防漏电节点电连接，所述第四十八晶体管的第二极与所述第二电压信号端电连接；

第三十晶体管的第二极与所述第三防漏电节点电连接，并通过所述第四十八晶体管与所述第二电压信号端电连接；

所述第一传输电路还包括：第四十九晶体管；

所述第二传输电路还包括：第五十晶体管；

所述第五十晶体管的控制极与所述第四时钟信号端电连接，所述第五十晶体管的第一极与所述第三防漏电节点电连接，所述第五十晶体管的第二极与所述第二上拉节点电连接；

第三十六晶体管的第二极与所述第三防漏电节点电连接，并通过所述第五十晶体管与所述第二上拉节点电连接。

33.一种如权利要求1～32中任一项所述的移位寄存器的驱动方法，其特征在于，所述驱动方法包括：

在第一输入阶段，响应于在输入信号端处接收的输入信号，第一输入电路开启，将所述输入信号传输至第一上拉节点；

在第一输出阶段，在所述第一上拉节点的电压的控制下，第一输出电路开启，将在第一时钟信号端处接收的第一时钟信号传输至移位信号端，以使所述移位信号端输出移位信号，并将在第二时钟信号端处接收的第二时钟信号传输至第一扫描信号端，以使所述第一扫描信号端输出第一扫描信号；

在第二输入阶段，响应于在所述输入信号端处接收的输入信号，第二输入电路开启，将所述输入信号传输至第二上拉节点；

第二输出阶段，在所述第二上拉节点的电压的控制下，第二输出电路开启，将在第三时钟信号端处接收的第三时钟信号传输至第二扫描信号端，以使所述第二扫描信号端输出第二扫描信号；电位抬升电路开启，与所述第二输出电路配合，抬高所述第二上拉节点的电压。

34.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：N级联的如权利要求1～32中任一项所述的移位寄存器；其中，N为正整数。

35.一种显示装置，其特征在于，所述显示装置包括：如权利要求34所述的栅极驱动电路。