CN112037705A - 栅极驱动电路及其驱动方法、阵列基板和显示设备 - Google Patents

Abstract

本发明提供一种栅极驱动电路及其驱动方法、阵列基板和显示设备，电路包括至少两个初始信号输入单元、至少两个时钟信号输入单元、低电平信号输入单元以及至少两个第一输出模块，初始信号输入单元与初始信号端、第一时钟信号端以及第一节点连接；时钟信号输入单元与第一时钟信号端、第一节点和第二节点连接；低电平信号输入单元与低电平信号端、第一时钟信号端以及第二节点连接；第一输出模块与第一节点、第二节点、第二时钟信号端、高电平信号端以及第一信号输出端连接；若初始信号端接收显示像素行开启初始信号或传感像素行开启初始信号，对应的第一信号输出端输出显示像素行驱动信号或传感像素行驱动信号。本发明可减小显示设备的边框面积。

Description

栅极驱动电路及其驱动方法、阵列基板和显示设备

技术领域

本发明涉及显示技术领域，特别是涉及一种栅极驱动电路、一种阵列基板、一种显示设备以及一种栅极驱动电路的驱动方法。

背景技术

目前，随着显示设备的发展，为了满足用户的控制需求，显示设备逐渐集成传感功能，其中，部分显示设备将传感像素与显示像素集成为同一像素。

现有技术中，显示设备通常采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素。

现有技术中显示设备驱动同一像素中的传感像素和显示像素还存在以下问题：栅极驱动电路区占用显示设备的边框面积大，不利于应用显示设备的产品实现全屏一体化结构。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种栅极驱动电路、一种阵列基板、一种显示设备以及一种栅极驱动电路的驱动方法，以解决现有技术中栅极驱动电路区占用显示设备的边框面积大的问题。

为了解决上述问题，本发明实施例公开了一种栅极驱动电路，包括至少两个初始信号输入单元、至少两个时钟信号输入单元、低电平信号输入单元以及至少两个第一输出模块，所述至少两个时钟信号输入单元与所述至少两个初始信号输入单元一一对应，所述至少两个第一输出模块与所述至少两个初始信号输入单元一一对应，其中，

所述初始信号输入单元分别与初始信号端、第一时钟信号端以及第一节点连接，所述初始信号输入单元被配置为接收初始信号和第一时钟信号，并在所述第一时钟信号为低电平时将所述初始信号输入至所述第一节点；

所述时钟信号输入单元分别与所述第一时钟信号端、所述第一节点和第二节点连接，所述第一时钟信号输入单元被配置为接收所述第一时钟信号，并在第一节点电平为低电平时将所述第一时钟信号输入至所述第二节点；

所述低电平信号输入单元分别与低电平信号端、所述第一时钟信号端以及所述第二节点连接，所述低电平信号输入单元被配置为接收低电平信号和所述第一时钟信号，并在所述第一时钟信号为低电平时将所述低电平信号输入至所述第二节点；

所述第一输出模块分别与所述第一节点、所述第二节点、第二时钟信号端、高电平信号端以及第一信号输出端连接，所述第一输出模块被配置为接收高电平信号和第二时钟信号，并在所述第二节点电平为低电平时将所述高电平信号输出至所述第一信号输出端，以及在所述第一节点电平为低电平时将所述第二时钟信号输出至所述第一信号输出端；若所述初始信号端接收显示像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出显示像素行驱动信号，若所述初始信号端接收传感像素行开启初始信号，则所述初始信号输入单元对应的第一信号输出端输出传感像素行驱动信号。

为了解决上述问题，本发明实施例还公开了一种阵列基板，包括多个所述的栅极驱动电路、多个显示像素行和多个传感像素行，所述栅极驱动电路与至少一个所述显示像素行和至少一个所述传感像素行连接。

为了解决上述问题，本发明实施例还公开了一种显示设备，包括所述的阵列基板。

为了解决上述问题，本发明实施例还公开了一种用于所述的栅极驱动电路的驱动方法，包括：

在每一帧的显示时间段，依次通过至少一个初始信号输入单元对应的初始信号端接收显示像素行开启初始信号，通过第一时钟信号端接收第一时钟信号，通过第二时钟信号端接收第二时钟信号、通过低电平信号端接收低电平信号，通过高电平信号端接收高电平信号，以及通过所述至少一个初始信号输入单元对应的至少一个第一输出模块依次输出显示像素行驱动信号；

在每一帧的传感时间段，依次通过其它初始信号输入单元接收传感像素行开启初始信号，通过所述第一时钟信号端接收第一时钟信号，通过所述第二时钟信号端接收第二时钟信号，通过所述低电平信号端接收低电平信号，通过所述高电平信号端接收高电平信号，以及通过所述其它初始信号输入单元对应的其它第一输出模块依次输出传感像素行驱动信号；所述传感时间段位于前后两帧的显示时间段之间。

本发明实施例包括以下优点：由于初始信号端在每一帧的显示时间段接收显示像素行开启初始信号或在每一帧的传感时间段接收传感像素行开启初始信号；传感时间段位于前后两帧的显示时间段之间；且若初始信号端接收显示像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出显示像素行驱动信号，若初始信号端接收传感像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出传感像素行驱动信号。从而本发明实施例的栅极驱动电路可分时输出至少一个显示像素行驱动信号和至少一个传感像素行驱动信号，即可分时对显示设备中至少一个显示像素行进行驱动和对显示设备中至少一个传感像素行进行驱动，确保了显示设备的显示像素和传感像素可独立工作，互不干扰。

现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两根第一时钟信号线、两根第二时钟信号线、两根低电平信号线以及两根高电平信号线。而本发明实施例至少两个初始信号输入单元、至少两个时钟信号输入单元以及低电平信号输入单元均与第一时钟信号端连接，至少两个第一输出模块均与第二时钟信号端和高电平信号端连接，低电平信号输入单元与低电平信号端连接，因此，本发明实施例的栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，便于减小应用本发明实施例的栅极驱动电路的显示设备的边框面积，有利于显示设备实现全屏一体化。

另外，现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两个低电平信号输入单元，而本发明实施例的栅极驱动电路只需一个低电平信号输入单元即可分别驱动同一像素中的传感像素和显示像素，有效减小了栅极驱动电路占用显示设备的边框面积，方便了显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

附图说明

图1是本发明的一种栅极驱动电路实施例的结构示意图；

图2是本发明的一种栅极驱动电路实施例的信号时序图；

图3是本发明的另一种栅极驱动电路实施例的结构示意图；

图4是本发明的另一种栅极驱动电路实施例的信号时序图；

图5是本发明的一种阵列基板实施例的区域示意图；

图6是本发明的另一种阵列基板实施例的区域示意图；

图7是本发明的一种栅极驱动电路的驱动方法实施例的步骤流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图1，其示出了本发明的一种栅极驱动电路实施例的结构示意图，具体可以包括：至少两个初始信号输入单元10、至少两个时钟信号输入单元20、低电平信号输入单元30以及至少两个第一输出模块40，至少两个时钟信号输入单元20与至少两个初始信号输入单元10一一对应，至少两个第一输出模块40与至少两个初始信号输入单元10一一对应，其中，初始信号输入单元10分别与初始信号端、第一时钟信号端以及第一节点J1连接，初始信号输入单元10被配置为接收初始信号和第一时钟信号CLK1，并在第一时钟信号CLK1为低电平时将初始信号输入至第一节点J1；如图2所示，初始信号端在每一帧的显示时间段T1接收显示像素行开启初始信号VIN1或在每一帧的传感时间段T2接收传感像素行开启初始信号VIN2；传感时间段T2位于前后两帧的显示时间段T1之间；时钟信号输入单元20分别与第一时钟信号端、第一节点J1和第二节点J2连接，第一时钟信号输入单元20被配置为接收第一时钟信号CLK1，并在第一节点J1电平为低电平时将第一时钟信号CLK1输入至第二节点J2；低电平信号输入单元30分别与低电平信号端、第一时钟信号端以及第二节点J2连接，低电平信号输入单元30被配置为接收低电平信号VGL和第一时钟信号CLK1，并在第一时钟信号CLK1为低电平时将低电平信号VGL输入至第二节点J2；第一输出模块40分别与第一节点J1、第二节点J2、第二时钟信号端、高电平信号端以及第一信号输出端连接，第一输出模块40被配置为接收高电平信号VGH和第二时钟信号CLK2，并在第二节点J2电平为低电平时将高电平信号VGH输出至第一信号输出端，以及在第一节点J1电平为低电平时将第二时钟信号CLK2输出至第一信号输出端；若初始信号端接收显示像素行开启初始信号VIN1，则初始信号输入单元10对应的第一信号输出端输出显示像素行驱动信号Display_OUT，若初始信号端接收传感像素行开启初始信号VIN2，则初始信号输入单元10对应的第一信号输出端输出传感像素行驱动信号Sensor_OUT。

其中，显示像素行驱动信号Display_OUT可以用于驱动显示设备中一显示像素行，传感像素行驱动信号Sensor_OUT可以用于驱动显示设备中一传感像素行。

具体地，若初始信号端与显示设备的显示像素行开启初始信号线连接，则初始信号端在每一帧的显示时间段T1接收显示像素行开启初始信号VIN1，显示像素行开启初始信号线被配置为提供显示像素行开启初始信号VIN1；若初始信号端与显示设备的传感像素行开启初始信号线连接，则初始信号端在每一帧的传感时间段T2接收传感像素行开启初始信号VIN2，传感像素行开启初始信号线被配置为提供传感像素行开启初始信号VIN2。

具体地，第一时钟信号端与显示设备的第一时钟信号线连接，第一时钟信号线被配置为提供第一时钟信号CLK1；第二时钟信号端与显示设备的第二时钟信号线连接，第二时钟信号线被配置为提供第二时钟信号CLK2；低电平信号端与显示设备的低电平信号线连接，低电平信号线被配置为提供低电平信号VGL；高电平信号端与显示设备的高电平信号线连接，高电平信号线被配置为提供高电平信号VGH。

可选地，传感像素可以为光敏像素或指纹识别像素或其它传感像素。

由于初始信号端在每一帧的显示时间段T1接收显示像素行开启初始信号VIN1或在每一帧的传感时间段T2接收传感像素行开启初始信号VIN2；传感时间段T2位于前后两帧的显示时间段T1之间；且若初始信号端接收显示像素行开启初始信号VIN1，则初始信号输入单元10对应的第一信号输出端输出显示像素行驱动信号Display_OUT，若初始信号端接收传感像素行开启初始信号VIN2，则初始信号输入单元10对应的第一信号输出端输出传感像素行驱动信号Sensor_OUT。从而本发明实施例的栅极驱动电路可分时输出至少一个显示像素行驱动信号Display_OUT和至少一个传感像素行驱动信号Sensor_OUT，即可分时对显示设备中至少一个显示像素行进行驱动和对显示设备中至少一个传感像素行进行驱动，确保了显示设备的显示像素和传感像素可独立工作，互不干扰。

现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两根第一时钟信号线、两根第二时钟信号线、两根低电平信号线以及两根高电平信号线。而本发明实施例至少两个初始信号输入单元10、至少两个时钟信号输入单元20以及低电平信号输入单元30均与第一时钟信号端连接，至少两个第一输出模块40均与第二时钟信号端和高电平信号端连接，低电平信号输入单元30与低电平信号端连接，因此，本发明实施例的栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，便于减小应用本发明实施例的栅极驱动电路的显示设备的边框面积，有利于显示设备实现全屏一体化。

此外，现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两个低电平信号输入单元30，而本发明实施例的栅极驱动电路只需一个低电平信号输入单元30即可分别驱动同一像素中的传感像素和显示像素，有效减小了栅极驱动电路占用显示设备的边框面积，方便了显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

可选地，如图1所示，初始信号输入单元10可以包括：第一薄膜晶体管M1，第一薄膜晶体管M1的第一极与初始信号端连接，第一薄膜晶体管M1的控制极与第一时钟信号端连接，第一薄膜晶体管M1的第二极与第一节点J1连接，第一薄膜晶体管M1被配置为在第一时钟信号CLK1为低电平时导通，以及在第一时钟信号CLK1为高电平时断开。具体地，第一薄膜晶体管M1可以为P型薄膜晶体管。

可选地，如图1所示，时钟信号输入单元20可以包括：第二薄膜晶体管M2，第二薄膜晶体管M2的第一极与第一时钟信号端连接，第二薄膜晶体管M2的控制极与第一节点J1连接，第二薄膜晶体管M2的第二极与第二节点J2连接，第二薄膜晶体管M2被配置为在第一节点J1电平为低电平时导通，以及在第一节点J1电平为高电平时断开。具体地，第二薄膜晶体管M2可以为P型薄膜晶体管。

可选地，如图1所示，低电平信号输入单元30可以包括：第三薄膜晶体管M3，第三薄膜晶体管M3的第一极与低电平信号端连接，第三薄膜晶体管M3的控制极与第一时钟信号端连接，第三薄膜晶体管M3的第二极与第二节点J2连接，第三薄膜晶体管M3被配置为在第一时钟信号CLK1为低电平时导通，以及在第一时钟信号CLK1为高电平时断开。具体地，第三薄膜晶体管M3可以为P型薄膜晶体管。

可选地，如图1所示，第一输出模块40可以包括：第四薄膜晶体管M4，第四薄膜晶体管M4的第一极与第二时钟信号端连接，第四薄膜晶体管M4的控制极与第一节点J1连接，第四薄膜晶体管M4的第二极与第一信号输出端连接，第四薄膜晶体管M4被配置为在第一节点J1电平为低电平时导通，以及在第一节点J1电平为高电平时断开；第五薄膜晶体管M5，第五薄膜晶体管M5的第一极与高电平信号端连接，第五薄膜晶体管M5的控制极与第二节点J2连接，第第五薄膜晶体管M5的第二极与第一信号输出端连接，第五薄膜晶体管M5被配置为在第二节点J2电平为低电平时导通，以及在第二节点J2电平为高电平时断开。具体地，第四薄膜晶体管M4和第五薄膜晶体管M5可以为P型薄膜晶体管。

可选地，如图3所示，栅极驱动电路还可以包括至少两个第二输出模块50，至少两个第二输出模块50与至少两个初始信号输入单元10以及至少两个第一输出模块40对应的至少两个第一信号输出端一一对应，第二输出模块50包括至少两个以预设顺序工作的输出单元51，其中，输出单元51与第二输出模块50对应的第一信号输出端、高电平信号端、第三时钟信号端、第四时钟信号端以及第二信号输出端连接，输出单元51被配置为在第二输出模块50对应的初始信号输入单元10接收初始信号时，在对应的工作时间段接收第三时钟信号和第四时钟信号，并在第三时钟信号为低电平且第四时钟信号为高电平时连接第二输出模块50对应的第一信号输出端和第二信号输出端，以及在第三时钟信号为高电平且第四时钟信号为低电平时，连接高电平信号端和第二信号输出端。其中，第二输出模块50中至少两个以预设顺序工作的输出单元51在对应的工作时间段均输出第一信号输出端的信号，即第二输出模块50中至少两个以预设顺序工作的输出单元51输出的信号用于驱动至少两个显示像素行或至少两个传感像素行。

具体地，预设顺序可以为任意顺序，本发明对此不做限制。

具体地，由于至少两个输出单元51以预设顺序工作，则至少两个输出单元51的工作时间段相互独立，从而保证至少两个输出单元51的工作互不干扰，即至少两个输出单元51可分别驱动第二输出模块50对应的至少两个显示像素行，或至少两个输出单元51可分别驱动第二输出模块50对应的至少两个传感像素行。

具体地，如图3所示，至少两个输出单元51可以为两个，则一个输出单元51可以先工作，另一个输出单元51可以后工作，即一个输出单元51的工作时间段在前，另一个输出单元51的工作时间段在后。

可选地，如图3所示，输出单元51可以包括：第六薄膜晶体管M6，第六薄膜晶体管M6的第一极与第二输出模块50对应的第一信号输出端连接，第六薄膜晶体管M6的控制极与第三时钟信号端连接，第六薄膜晶体管M6的第二极与第二信号输出端连接，第六薄膜晶体管M6被配置为在第三时钟信号为低电平时导通，以及在第三时钟信号为高电平时断开；第七薄膜晶体管M7，第七薄膜晶体管M7的第一极与高电平信号端连接，第七薄膜晶体管M7的控制极与第四时钟信号端连接，第七薄膜晶体管M7的第二极与第二信号输出端连接，第七薄膜晶体管M7被配置为在第四时钟信号为低电平时导通，以及在第四时钟信号为高电平时断开。具体地，第六薄膜晶体管M6和第七薄膜晶体管M7可以为P型薄膜晶体管。

可选地，如图1和图3所示，第一输出模块40还可以包括：第八薄膜晶体管M8，第八薄膜晶体管M8的第一极与第一节点J1连接，第八薄膜晶体管M8的控制极与第二时钟信号端连接，第八薄膜晶体管M8被配置为在第二时钟信号CLK2为低电平时导通，以及在第二时钟信号CLK2为高电平时断开；第九薄膜晶体管M9，第九薄膜晶体管M9的第一极与第八薄膜晶体管M8的第二极连接，第九薄膜晶体管M9的控制极与第二节点J2连接，第九薄膜晶体管M9的第二极与高电平信号端连接，第九薄膜晶体管M9被配置为在第二节点J2电平为低电平时导通，以及在第二节点J2电平为高电平时断开。其中，第八薄膜晶体管M8和第九薄膜晶体管M9用于对第四薄膜晶体管M4和第五薄膜晶体管M5进行降噪处理。具体地，第八薄膜晶体管M8和第九薄膜晶体管M9可以为P型薄膜晶体管。

可选地，如图1和图3所示，第一输出模块40还可以包括：第一电容C1，第一电容C1的一端与第四薄膜晶体管M4的控制极连接，第一电容C1的另一端与第四薄膜晶体管M4的第二极连接；第二电容C2，第二电容C2的一端与第五薄膜晶体管M5的控制极连接，第二电容C2的另一端与第五薄膜晶体管M5的第一极连接。具体地，第一电容C1用于将第一节点J1与显示像素行驱动信号Display_OUT连接，从而使第一节点J1在显示像素行驱动信号Display_OUT输出后稳定处于高电平，不会因为漏电而导致第一节点J1的高电平电压无法保持，进而避免M4异常开启或关闭。第二电容C2用于将第二节点J2与高电平信号VGH连接，由于高电平信号VGH较为稳定，从而可以使第二节点J2稳定地处于低电平，不会因为漏电而导致第二节点J2的低电平电压无法保持，进而避免M5异常开启或关闭。

具体地，图1中栅极驱动电路的驱动过程为：在每一帧的显示时间段T1，依次通过至少一个初始信号输入单元10对应的初始信号端接收显示像素行开启初始信号VIN1，通过第一时钟信号端接收第一时钟信号CLK1，通过第二时钟信号端接收第二时钟信号CLK2、通过低电平信号端接收低电平信号VGL，通过高电平信号端接收高电平信号VGH，以及通过至少一个初始信号输入单元10对应的至少一个第一输出模块40依次输出显示像素行驱动信号Display_OUT。在每一帧的传感时间段T2，依次通过其它初始信号输入单元10接收传感像素行开启初始信号VIN2，通过第一时钟信号端接收第一时钟信号CLK1，通过第二时钟信号端接收第二时钟信号CLK2，通过低电平信号端接收低电平信号VGL，通过高电平信号端接收高电平信号VGH，以及通过其它初始信号输入单元10对应的其它第一输出模块40依次输出传感像素行驱动信号Sensor_OUT；传感时间段T2位于前后两帧的显示时间段T1之间。

具体地，图1中，栅极驱动电路可以包括两个初始信号输入单元10(如第一薄膜晶体管M1)、两个时钟信号输入单元20(如第二薄膜晶体管M2)、低电平信号输入单元30(如第三薄膜晶体管M3)以及两个第一输出模块40(如第四薄膜晶体管M4和第五薄膜晶体管M5)。其中，如图2所示，在第一时钟信号CLK1为低电平时，两个第一薄膜晶体管M1和第三薄膜晶体管M3导通，两个第一薄膜晶体管M1分别接收显示像素行开启初始信号VIN1和传感像素行开启初始信号VIN2并输入至第一节点J1，其中，显示像素行开启初始信号VIN1或传感像素行开启初始信号VIN2为低电平时，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，第三薄膜晶体管M3将低电平信号VGL输入至第二节点J2，两个第五薄膜晶体管M5导通，两个第一信号输出端输出高电平信号VGH。其中，在显示像素行开启初始信号VIN1或传感像素行开启初始信号VIN2为低电平时，对应的第二薄膜晶体管M2和第四薄膜晶体管M4导通。如图2所示，在第一时钟信号CLK1为高电平时，两个第一薄膜晶体管M1和第三薄膜晶体管M3断开，由于在显示像素行开启初始信号VIN1或传感像素行开启初始信号VIN2为低电平时，第二薄膜晶体管M2和第四薄膜晶体管M4已导通，则高电平的第一时钟信号CLK1输入至第二节点J2，对应的第五薄膜晶体管M5断开，此时，第四薄膜晶体管M4将第二时钟信号端的低电平第二时钟信号输出至第一信号输出端。

图3中，至少两个第二输出模块50为两个，至少两个输出单元51为两个，其中一个第二输出模块50对应的第一信号输出端输出显示像素行驱动信号Display_OUT，另一个第二输出模块50对应的第一信号输出端输出传感像素行驱动信号Sensor_OUT。其中一个第二输出模块50的一个输出单元51对应的第三时钟信号为CLK3_1，对应的第四时钟信号为CLK4_1，对应的第二信号输出端输出第一显示像素行驱动信号Display_OUT1；其中一个第二输出模块50的另一个输出单元51对应的第三时钟信号为CLK3_2，对应的第四时钟信号为CLK42，对应的第二信号输出端输出第二显示像素行驱动信号Display_OUT2，第二显示像素行驱动信号Display_OUT2与第一显示像素行驱动信号Display_OUT1分时输出；另一个第二输模块50的一个输出单元51对应的第三时钟信号为CLK3_3，对应的第四时钟信号为CLK4_3，对应的第二信号输出端输出第一传感像素行驱动信号Sensor_OUT1；另一个第二输出模块50的另一个输出单元51对应的第三时钟信号为CLK3_4，对应的第四时钟信号为CLK4_4，对应的第二信号输出端输出第二传感像素行驱动信号Sensor_OUT2，第一传感像素行驱动信号Sensor_OUT1与第二传感像素行驱动信号Sensor_OUT2分时输出。图4为图3对应的栅极驱动电路中至少两个第二输出模块50中各信号的时序图。

本发明实施例的栅极驱动电路包括以下优点：由于初始信号端在每一帧的显示时间段T1接收显示像素行开启初始信号VIN1或在每一帧的传感时间段T2接收传感像素行开启初始信号VIN2；传感时间段T2位于前后两帧的显示时间段T1之间；且若初始信号端接收显示像素行开启初始信号VIN1，则初始信号输入单元10对应的第一信号输出端输出显示像素行驱动信号Display_OUT，若初始信号端接收传感像素行开启初始信号VIN2，则初始信号输入单元10对应的第一信号输出端输出传感像素行驱动信号Sensor_OUT。从而本发明实施例的栅极驱动电路可分时输出至少一个显示像素行驱动信号Display_OUT和至少一个传感像素行驱动信号Sensor_OUT，即可分时对显示设备中至少一个显示像素行进行驱动和对显示设备中至少一个传感像素行进行驱动，确保了显示设备的显示像素和传感像素可独立工作，互不干扰。

现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两根第一时钟信号线、两根第二时钟信号线、两根低电平信号线以及两根高电平信号线。而本发明实施例至少两个初始信号输入单元10、至少两个时钟信号输入单元20以及低电平信号输入单元30均与第一时钟信号端连接，至少两个第一输出模块40均与第二时钟信号端和高电平信号端连接，低电平信号输入单元30与低电平信号端连接，因此，本发明实施例的栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，便于减小应用本发明实施例的栅极驱动电路的显示设备的边框面积，有利于显示设备实现全屏一体化。

另外，现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两个低电平信号输入单元30，而本发明实施例的栅极驱动电路只需一个低电平信号输入单元30即可分别驱动同一像素中的传感像素和显示像素，有效减小了栅极驱动电路占用显示设备的边框面积，方便了显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

此外，现有技术需要至少两个栅极驱动电路才能对至少两个显示像素行进行驱动，以及至少两个栅极驱动电路才能对至少两个传感像素行进行驱动。而本发明实施例的栅极驱动电路包括至少两个第二输出模块50，第二输出模块50包括至少两个以预设顺序工作的输出单元51，则本发明实施例的栅极驱动电路可以实现对至少两个显示像素行和至少两个传感像素行进行驱动，因此，可以进一步减小栅极驱动电路占用显示设备的边框面积，方便显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

本发明实施例还公开了一种阵列基板，包括多个上述的栅极驱动电路、多个显示像素行和多个传感像素行，栅极驱动电路与至少一个显示像素行和至少一个传感像素行连接。

具体地，多个传感像素行中每个传感像素均与显示像素集成设置。

可选地，如图5所示，若多个显示像素行中全部显示像素均与传感像素集成设置，则阵列基板中多个显示像素行和多个传感像素行可以均由上述的多个栅极驱动电路驱动。可选地，如图6所示，若多个显示像素行中部分显示像素行的显示像素与传感像素集成设置，则阵列基板中与传感像素集成设置的部分显示像素行和多个传感像素行可以由上述的多个栅极驱动电路驱动，阵列基板中未与传感像素集成设置的其它显示像素行可以由现有技术中的栅极驱动电路驱动，以保证阵列基板中栅极驱动电路区占用的边框面积最小，便于实现窄边框的显示面板。其中，图5和图6中，阵列基板中显示像素与传感像素集成的区域作为AA(Ative Area，有效显示区)区内的传感区1(多个传感像素行均设置在传感区1)，多个上述的栅极驱动电路用于驱动传感区1的各显示像素行和各传感像素行，传感区1的单侧或两侧设置具有上述栅极驱动电路的第一栅极驱动电路区2。图6中，阵列基板中显示像素未与传感像素集成的区域作为非传感区3，非传感区3的单侧或两侧设置具有现有栅极驱动电路的第二栅极驱动电路区4。其中，传感区1在AA区内的位置包括但不仅限于图6中的位置，还可以在AA区内的其它位置，本发明对此不作限制。

具体地，若多个上述的栅极驱动电路为图1中的栅极驱动电路，则在每一帧的显示时间段T1，可以从传感区1的第一行显示像素行对应的栅极驱动电路开始接收显示像素行开启初始信号VIN1，随着第一时钟信号CLK1和第二时钟信号CLK2的交替变化，多个栅极驱动电路逐行输出低电平，以驱动传感区1的各显示像素行，完成传感区1的各显示像素行的信号刷新。此时，多个栅极驱动电路输出高电平至多个传感像素行，以避免多个传感像素行开启，保证传感区1的各显示像素行和传感区1的多个传感像素行分时开启。在每一帧的传感时间段T2，可以从传感区1的第一行传感像素行对应的栅极驱动电路开始接收传感像素行开启初始信号VIN2，随着第一时钟信号CLK1和第二时钟信号CLK2的交替变化，多个栅极驱动电路逐行输出低电平，以驱动多个传感像素行，完成多个传感像素行的信号刷新。此时，多个栅极驱动电路输出高电平至传感区1的各显示像素行，以避免传感区1的各显示像素行开启，保证传感区1的各显示像素行和传感区1的多个传感像素行分时开启。

具体地，若多个上述的栅极驱动电路为图3中的栅极驱动电路，图3中的栅极驱动电路可以包括图1中的栅极驱动电路和至少两个第二输出模块50，每个第二输出模块50包括至少两个输出单元51。则在每一帧的显示时间段T1，可以从传感区1的第一行显示像素行对应的栅极驱动电路开始接收显示像素行开启初始信号VIN1，随着第一时钟信号CLK1和第二时钟信号CLK2的交替变化，多个栅极驱动电路中各第一输出模块40依次输出低电平，其中，在栅极驱动电路中各第一输出模块40输出低电平时，通过栅极驱动电路中第二输出模块50的两个输出单元51对应的第三时钟信号和第四时钟信号，将第二输出模块50对应第一信号输出端输出的低电平分时输出为两路低电平，实现多个栅极驱动电路中各第二输出模块50依次驱动传感区1的各显示像素行，完成传感区1的各显示像素行的信号刷新。此时，多个栅极驱动电路输出高电平至多个传感像素行，以避免多个传感像素行开启，保证传感区1的各显示像素行和传感区1的多个传感像素行分时开启。

在每一帧的传感时间段T2，可以从第一行传感像素行对应的栅极驱动电路开始接收传感像素行开启初始信号VIN2，随着第一时钟信号CLK1和第二时钟信号CLK2的交替变化，多个栅极驱动电路中各第一输出模块40依次输出低电平，其中，在栅极驱动电路中各第一输出模块40输出低电平时，通过栅极驱动电路中第二输出模块50的两个输出单元51对应的第三时钟信号和第四时钟信号，将第二输出模块50对应第一信号输出端输出的低电平分时输出为两路低电平，实现多个栅极驱动电路中各第二输出模块50依次驱动多个传感像素行，完成多个传感像素行的信号刷新。此时，多个栅极驱动电路输出高电平至传感区1的各显示像素行，以避免传感区1的各显示像素行开启，保证传感区1的各显示像素行和传感区1的多个传感像素行分时开启。

本发明实施例的阵列基板包括以下优点：现有技术需要至少一个栅极驱动电路来驱动至少一个显示像素行，以及至少一个栅极驱动电路来驱动至少一个传感像素行，而本发明实施例的阵列基板中栅极驱动电路与至少一个显示像素行和至少一个传感像素行连接，即一个栅极驱动电路可驱动至少一个显示像素行和至少一个传感像素行，由此，本发明实施例的阵列基板中栅极驱动电路区的栅极驱动电路数量有效减少。

此外，由于本发明实施例的阵列基板中栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，且本发明实施例的阵列基板中栅极驱动电路只需一个低电平信号输入单元30即可分别驱动同一像素中的传感像素和显示像素，此外，本发明实施例的阵列基板中栅极驱动电路通过至少两个第二输出模块50可以实现对至少两个显示像素行和至少两个传感像素行进行驱动。因此，相对于现有技术，本发明实施例的阵列基板中栅极驱动电路占用显示设备的边框面积显著减小，方便了显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的阵列基板的显示设备实现窄边框。

本发明实施例还公开了一种显示设备，包括上述的阵列基板。

本发明实施例的显示设备包括以下优点：现有技术需要至少一个栅极驱动电路来驱动至少一个显示像素行，以及至少一个栅极驱动电路来驱动至少一个传感像素行，而本发明实施例的阵列基板中栅极驱动电路与至少一个显示像素行和至少一个传感像素行连接，即一个栅极驱动电路可驱动至少一个显示像素行和至少一个传感像素行，由此，本发明实施例的显示设备中栅极驱动电路区的栅极驱动电路数量有效减少。

此外，由于本发明实施例的显示设备中栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，且本发明实施例的显示设备中栅极驱动电路只需一个低电平信号输入单元30即可分别驱动同一像素中的传感像素和显示像素，此外，本发明实施例的显示设备中栅极驱动电路通过至少两个第二输出模块50可以实现对至少两个显示像素行和至少两个传感像素行进行驱动。因此，相对于现有技术，本发明实施例的显示设备中栅极驱动电路占用显示设备的边框面积显著减小，方便了显示设备的栅极驱动电路区的版图设计，便于显示设备实现窄边框。

对于阵列基板和显示设备实施例而言，由于其包括上述的栅极驱动电路，所以描述的比较简单，相关之处参见栅极驱动电路实施例的部分说明即可。

参照图7，其示出了本发明的一种栅极驱动电路的驱动方法实施例的步骤流程图，具体可以包括：

步骤10，在每一帧的显示时间段，依次通过至少一个初始信号输入单元对应的初始信号端接收显示像素行开启初始信号，通过第一时钟信号端接收第一时钟信号，通过第二时钟信号端接收第二时钟信号、通过低电平信号端接收低电平信号，通过高电平信号端接收高电平信号，以及通过至少一个初始信号输入单元对应的至少一个第一输出模块依次输出显示像素行驱动信号。

步骤20，在每一帧的传感时间段，依次通过其它初始信号输入单元接收传感像素行开启初始信号，通过第一时钟信号端接收第一时钟信号，通过第二时钟信号端接收第二时钟信号，通过低电平信号端接收低电平信号，通过高电平信号端接收高电平信号，以及通过其它初始信号输入单元对应的其它第一输出模块依次输出传感像素行驱动信号；传感时间段位于前后两帧的显示时间段之间。

其中，步骤20和步骤10的先后顺序可以交换。

本发明实施例的栅极驱动电路的驱动方法包括以下优点：由于初始信号端在每一帧的显示时间段接收显示像素行开启初始信号或在每一帧的传感时间段接收传感像素行开启初始信号；传感时间段位于前后两帧的显示时间段之间；且若初始信号端接收显示像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出显示像素行驱动信号，若初始信号端接收传感像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出传感像素行驱动信号。从而本发明实施例的栅极驱动电路可分时输出至少一个显示像素行驱动信号和至少一个传感像素行驱动信号，即可分时对显示设备中至少一个显示像素行进行驱动和对显示设备中至少一个传感像素行进行驱动，确保了显示设备的显示像素和传感像素可独立工作，互不干扰。

现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两根第一时钟信号线、两根第二时钟信号线、两根低电平信号线以及两根高电平信号线。而本发明实施例至少两个初始信号输入单元、至少两个时钟信号输入单元以及低电平信号输入单元均与第一时钟信号端连接，至少两个第一输出模块均与第二时钟信号端和高电平信号端连接，低电平信号输入单元与低电平信号端连接，因此，本发明实施例的栅极驱动电路只需显示设备提供一根第一时钟信号线、一根第二时钟信号线、一根低电平信号线以及一根高电平信号线即可，信号线数量极大减少，便于减小应用本发明实施例的栅极驱动电路的显示设备的边框面积，有利于显示设备实现全屏一体化。

另外，现有技术中显示设备采用两个栅极驱动电路分别驱动同一像素中的传感像素和显示像素，则两个栅极驱动电路需要两个低电平信号输入单元，而本发明实施例的栅极驱动电路只需一个低电平信号输入单元即可分别驱动同一像素中的传感像素和显示像素，有效减小了栅极驱动电路占用显示设备的边框面积，方便了显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

此外，现有技术需要至少两个栅极驱动电路才能对至少两个显示像素行进行驱动，以及至少两个栅极驱动电路才能对至少两个传感像素行进行驱动。而本发明实施例的栅极驱动电路包括至少两个第二输出模块，第二输出模块包括至少两个以预设顺序工作的输出单元，则本发明实施例的栅极驱动电路可以实现对至少两个显示像素行和至少两个传感像素行进行驱动，因此，可以进一步减小栅极驱动电路占用显示设备的边框面积，方便显示设备的栅极驱动电路区的版图设计，便于应用本发明实施例的栅极驱动电路的显示设备实现窄边框。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种栅极驱动电路、一种阵列基板、一种显示设备以及一种栅极驱动电路的驱动方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括至少两个初始信号输入单元、至少两个时钟信号输入单元、低电平信号输入单元以及至少两个第一输出模块，所述至少两个时钟信号输入单元与所述至少两个初始信号输入单元一一对应，所述至少两个第一输出模块与所述至少两个初始信号输入单元一一对应，其中，

所述初始信号输入单元分别与初始信号端、第一时钟信号端以及第一节点连接，所述初始信号输入单元被配置为接收初始信号和第一时钟信号，并在所述第一时钟信号为低电平时将所述初始信号输入至所述第一节点；

所述时钟信号输入单元分别与所述第一时钟信号端、所述第一节点和第二节点连接，所述第一时钟信号输入单元被配置为接收所述第一时钟信号，并在第一节点电平为低电平时将所述第一时钟信号输入至所述第二节点；

所述低电平信号输入单元分别与低电平信号端、所述第一时钟信号端以及所述第二节点连接，所述低电平信号输入单元被配置为接收低电平信号和所述第一时钟信号，并在所述第一时钟信号为低电平时将所述低电平信号输入至所述第二节点；

所述第一输出模块分别与所述第一节点、所述第二节点、第二时钟信号端、高电平信号端以及第一信号输出端连接，所述第一输出模块被配置为接收高电平信号和第二时钟信号，并在所述第二节点电平为低电平时将所述高电平信号输出至所述第一信号输出端，以及在所述第一节点电平为低电平时将所述第二时钟信号输出至所述第一信号输出端；若所述初始信号端接收显示像素行开启初始信号，则初始信号输入单元对应的第一信号输出端输出显示像素行驱动信号，若所述初始信号端接收传感像素行开启初始信号，则所述初始信号输入单元对应的第一信号输出端输出传感像素行驱动信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述初始信号输入单元包括：

第一薄膜晶体管，所述第一薄膜晶体管的第一极与所述初始信号端连接，所述第一薄膜晶体管的控制极与所述第一时钟信号端连接，所述第一薄膜晶体管的第二极与所述第一节点连接，所述第一薄膜晶体管被配置为在所述第一时钟信号为低电平时导通。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述时钟信号输入单元包括：

第二薄膜晶体管，所述第二薄膜晶体管的第一极与所述第一时钟信号端连接，所述第二薄膜晶体管的控制极与所述第一节点连接，所述第二薄膜晶体管的第二极与所述第二节点连接，所述第二薄膜晶体管被配置为在所述第一节点电平为低电平时导通。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述低电平信号输入单元包括：

第三薄膜晶体管，所述第三薄膜晶体管的第一极与所述低电平信号端连接，所述第三薄膜晶体管的控制极与所述第一时钟信号端连接，所述第三薄膜晶体管的第二极与所述第二节点连接，所述第三薄膜晶体管被配置为在所述第一时钟信号为低电平时导通。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一输出模块包括：

第四薄膜晶体管，所述第四薄膜晶体管的第一极与所述第二时钟信号端连接，所述第四薄膜晶体管的控制极与所述第一节点连接，所述第四薄膜晶体管的第二极与所述第一信号输出端连接，所述第四薄膜晶体管被配置为在所述第一节点电平为低电平时导通；

第五薄膜晶体管，所述第五薄膜晶体管的第一极与所述高电平信号端连接，所述第五薄膜晶体管的控制极与所述第二节点连接，所述第第五薄膜晶体管的第二极与所述第一信号输出端连接，所述第五薄膜晶体管被配置为在所述第二节点电平为低电平时导通。

6.根据权利要求1所述的栅极驱动电路，其特征在于，还包括至少两个第二输出模块，所述至少两个第二输出模块与所述至少两个初始信号输入单元以及至少两个第一输出模块对应的至少两个第一信号输出端一一对应，所述第二输出模块包括至少两个以预设顺序工作的输出单元，其中，

所述输出单元与所述第二输出模块对应的第一信号输出端、所述高电平信号端、第三时钟信号端、第四时钟信号端以及第二信号输出端连接，所述输出单元被配置为在所述第二输出模块对应的所述初始信号输入单元接收初始信号时，在对应的工作时间段接收第三时钟信号和第四时钟信号，并在所述第三时钟信号为低电平且所述第四时钟信号为高电平时连接所述第二输出模块对应的第一信号输出端和所述第二信号输出端，以及在所述第三时钟信号为高电平且所述第四时钟信号为低电平时，连接所述高电平信号端和所述第二信号输出端。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出单元包括：

第六薄膜晶体管，所述第六薄膜晶体管的第一极与所述第二输出模块对应的第一信号输出端连接，所述第六薄膜晶体管的控制极与所述第三时钟信号端连接，所述第六薄膜晶体管的第二极与所述第二信号输出端连接，所述第六薄膜晶体管被配置为在所述第三时钟信号为低电平时导通；

第七薄膜晶体管，所述第七薄膜晶体管的第一极与所述高电平信号端连接，所述第七薄膜晶体管的控制极与所述第四时钟信号端连接，所述第七薄膜晶体管的第二极与所述第二信号输出端连接，所述第七薄膜晶体管被配置为在所述第四时钟信号为低电平时导通。

8.一种阵列基板，其特征在于，包括多个权利要求1-7中任一项所述的栅极驱动电路、多个显示像素行和多个传感像素行，所述栅极驱动电路与至少一个所述显示像素行和至少一个所述传感像素行连接。

9.一种显示设备，其特征在于，包括权利要求8所述的阵列基板。

10.一种用于权利要求1-7中任一项所述的栅极驱动电路的驱动方法，其特征在于，包括：

在每一帧的显示时间段，依次通过至少一个初始信号输入单元对应的初始信号端接收显示像素行开启初始信号，通过第一时钟信号端接收第一时钟信号，通过第二时钟信号端接收第二时钟信号、通过低电平信号端接收低电平信号，通过高电平信号端接收高电平信号，以及通过所述至少一个初始信号输入单元对应的至少一个第一输出模块依次输出显示像素行驱动信号；

在每一帧的传感时间段，依次通过其它初始信号输入单元接收传感像素行开启初始信号，通过所述第一时钟信号端接收第一时钟信号，通过所述第二时钟信号端接收第二时钟信号，通过所述低电平信号端接收低电平信号，通过所述高电平信号端接收高电平信号，以及通过所述其它初始信号输入单元对应的其它第一输出模块依次输出传感像素行驱动信号；所述传感时间段位于前后两帧的显示时间段之间。

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