CN111445833A - 移位寄存器单元及其控制方法、和栅极驱动电路 - Google Patents

移位寄存器单元及其控制方法、和栅极驱动电路 Download PDF

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Abstract

本发明提供一种移位寄存器单元及其控制方法、栅极驱动电路，其中，包括直接控制第一节点的电位的第一控制电路和储能电路、间接控制第一节点的电位的下拉控制电路、第二控制电路和第一下拉电路、以及在所述第一节点的电位的控制下将第一电压端提供的第一电压信号输出至信号输出端的输出电路。本发明提供的移位寄存器单元及其控制方法、和栅极驱动电路，能够实现栅极扫描信号的脉冲宽度的调节，满足多种显示需求。

Description

移位寄存器单元及其控制方法、和栅极驱动电路
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其控制方法、栅极驱动电路和显示装置。
背景技术
在显示行业中，为了降低了显示面板的制作成本，实现显示面板的窄边框设计，越来越多的栅极驱动电路采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术，即将栅极开关电路集成在显示面板的阵列基板上。
相关技术中，采用GOA技术的显示装置存在栅极扫描信号的脉冲宽度调节难度大的问题。
发明内容
本发明实施例提供一种移位寄存器单元及其控制方法、和栅极驱动电路，以解决相关技术采用GOA技术的显示装置存在栅极扫描信号的脉冲宽度调节难度大的问题。
为了解决上述技术问题，本发明提供技术方案如下：
第一方面，本发明实施例提供一种移位寄存器单元，包括第一控制电路、下拉控制电路、第二控制电路、第一下拉电路、储能电路和输出电路；
所述第一控制电路用于在级联输出端的电位的控制下，将所述第一时钟信号端提供的第一时钟信号写入第一节点；
所述下拉控制电路用于在第二时钟信号端提供的第二时钟信号的控制下，将第二节点的电信号写入所述第一下拉电路的控制端；
所述第二控制电路用于在输入信号端提供的输入信号的控制下，将第三时钟信号端提供的第三时钟信号写入所述第一下拉电路的控制端；
所述第一下拉电路用于在所述第一下拉电路的控制端的电位的控制下，下拉所述第一节点的电位；
所述储能电路用于控制所述第一节点的电位；
所述输出电路用于在所述第一节点的电位的控制下，将第一电压端提供的第一电压信号输出至信号输出端。
进一步地，所述第一控制电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极与所述级联输出端电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极与所述第一节点电连接，所述第二晶体管的控制极与所述第一时钟信号端电连接。
进一步地，所述第一下拉电路包括第三晶体管，所述第三晶体管的控制极与所述下拉控制电路的输出端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与第二电压端电连接。
进一步地，所述下拉控制电路包括第四晶体管，所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第一下拉电路的控制端电连接。
进一步地，所述输出电路包括第五晶体管和第六晶体管；
所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第五晶体管的控制极与所述第一节点电连接；
所述第六晶体管的控制极与所述下拉控制电路的输出端电连接，所述第六晶体管的第二极与第二电压端电连接。
进一步地，所述第二控制电路包括第七晶体管，所述第七晶体管的控制极与所述输入信号端电连接，所述第七晶体管的第一极与所述第三时钟信号端电连接，所述第七晶体管的第二极与所述第一下拉电路的控制端电连接。
进一步地，所述储能电路包括电容，所述电容的一端与所述第一电压端电连接，所述电容的另一端与所述第一节点电连接。
进一步地，所述移位寄存器还包括输入电路、第三控制电路、反相电路和级联电路；
所述输入电路用于在所述第三时钟信号的控制下，将所述输入信号端提供的输入信号写入所述第三控制电路的控制端；
所述第三控制电路用于在所述输入信号的控制下，将所述第二时钟信号端提供的第二时钟信号写入第三节点；
所述反相电路用于向所述第二节点写入与所述第三节点电位相反的电信号；
所述级联电路用于在所述第三节点的电位的控制下，将所述第一电压端提供的第一电压信号写入所述级联输出端。
进一步地，所述输入电路包括第八晶体管，所述第八晶体管的控制极与所述第三时钟信号端电连接，所述第八晶体管的第一极与所述输入信号端电连接，所述第八晶体管的第二极与所述第三控制电路的控制极电连接。
进一步地，所述第三控制电路包括第九晶体管和第十晶体管；
所述第九晶体管的控制极与所述输入电路的输出端电连接，所述第九晶体管的第一极与所述第二时序信号端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；
所述第十晶体管的控制极与所述第二时序信号端电连接，所述第十晶体管的第二极与第三节点电连接。
进一步地，所述反相电路包括第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十一晶体管的控制极与第一电压端电连接，所述第十一晶体管的第一极与所述第三时序信号端电连接，所述第十一晶体管的第二极与所述第十二晶体管的控制极电连接；
所述第十二晶体管的第一极与所述第一电压端电连接，所述第十二晶体管的第二极与所述第二节点电连接；
所述第十三晶体管的控制极与输入信号端电连接，所述第十三晶体管的第一极与所述第十一晶体管的第二极电连接，所述第十三晶体管的第二极与第二电压端电连接；
所述第十四晶体管的控制极与所述输入信号端电连接，所述第十四晶体管的第一极与所述第二节点电连接，所述第十四晶体管的第二极与所述第二电压端电连接。
进一步地，所述级联电路包括第十五晶体管和第十六晶体管；
所述第十五晶体管的控制极与第三节点电连接，所述第十五晶体管的第一极与第一电压端电连接，所述第十五晶体管的第二极与所述级联输出端电连接；
所述第十六晶体管的控制极与第二节点电连接，所述第十六晶体管的第一极与所述第十五晶体管的第二极电连接，所述第十六晶体管的第二极与第二电压端电连接。
进一步地，所述移位寄存器还包括复位电路；
所述复位电路用于在复位信号线提供的复位信号的控制下上拉所述第二节点的电位。
进一步地，所述复位电路包括第十七晶体管，所述第十七晶体管的控制极与所述复位信号线电连接，所述第十七晶体管的第一极与所述第一电压端电连接，所述第十七晶体管的第二极与所述第二节点电连接。
第二方面，本发明实施例还提供一种移位寄存器单元的驱动方法，应用于如上所述的移位寄存器单元，所述方法包括：
第一阶段，包括交替的第一子阶段和第二子阶段；在第一子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第二子阶段中，输入信号控制所述第一下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号；
在第二阶段，包括第三子阶段和第四子阶段；在第三子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第四子阶段中，所述电容自举保持所述第一节点的电位，所述输出电路持续输出高电位信号；
第三阶段，第二时钟信号控制所述下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号。
第三方面，本发明实施例还提供一种栅极驱动电路，包括如上所述的移位寄存器单元。
本发明提供的技术方案中，通过第一控制电路和储能电路直接控制第一节点的电位，又通过下拉控制电路、第二控制电路利用第一下拉电路控制间接控制第一节点的电位，从而实现对第一节点的电位的多样化控制，进而通过控制第一节点的电位来改变输出电路输出的栅极扫描信号的脉冲宽度，实现栅极扫描信号的脉冲宽度的调节。因此，本发明提供的技术方案能够实现栅极扫描信号的脉冲宽度的调节，满足多种显示需求。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的移位寄存器单元的部分结构示意图；
图2为图1对应的电路图；
图3为本发明另一实施例提供的移位寄存器单元的电路图；
图4为图3中各信号的时序图；
图5为本发明一实施例提供的栅极驱动电路连接示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请实施例中提到的晶体管，可以是P型晶体管，此时第一极为漏极，第二极为源极；也可以是N型晶体管，此时第一极为源极，第二极为漏极。上述晶体管可以均为同型晶体管，也可以分别为不同的晶体管，此处不作限定。另外，本申请实施例中提到的有效电位为能够使相连的晶体管的第一极与第二极相导通的电位，例如：晶体管为N型晶体管，则有效电位为高电位，无效电位为低电位。
本发明实施例提供一种移位寄存器单元，如图1所示，包括第一控制电路110、下拉控制电路120、第二控制电路130、第一下拉电路140、储能电路150和输出电路160；
所述第一控制电路110用于在级联输出端CR的电位的控制下，将所述第一时钟信号端CLK1提供的第一时钟信号写入第一节点Q1；
所述下拉控制电路120用于在第二时钟信号端CLK2提供的第二时钟信号的控制下，将第二节点Q2的电信号写入所述第一下拉电路140的控制端；
所述第二控制电路130用于在输入信号端STU提供的输入信号的控制下，将第三时钟信号端CLK3提供的第三时钟信号写入所述第一下拉电路140的控制端；
所述第一下拉电路140用于在所述第一下拉电路140的控制端的电位的控制下，下拉所述第一节点Q1的电位；
所述储能电路150用于控制所述第一节点Q1的电位；
所述输出电路160用于在所述第一节点Q1的电位的控制下，将第一电压端VDD提供的第一电压信号输出至信号输出端。
本发明实施例中，通过第一控制电路和储能电路直接控制第一节点的电位，又通过下拉控制电路、第二控制电路利用第一下拉电路控制间接控制第一节点的电位，从而实现对第一节点的电位的多样化控制，进而通过控制第一节点的电位来改变输出电路输出的栅极扫描信号的脉冲宽度，实现栅极扫描信号的脉冲宽度的调节。因此，本发明提供的技术方案能够实现栅极扫描信号的脉冲宽度的调节，满足多种显示需求。
上述第一控制电路110的控制端与级联输出端CR电连接，所述第一控制电路110的输入端与第一时钟信号端CLK1电连接，所述第一控制电路110的输出端与第一节点Q1电连接。在级联输出端CR输出的级联信号的控制下，控制第一时钟信号端CLK1与第一节点Q1之间导通，从而将第一时钟信号端CLK1提供的第一时钟信号写入第一节点Q1。
上述下拉控制电路120的控制端与第二时钟信号端CLK2电连接，所述下拉控制电路120的输入端与第二节点Q2电连接，所述下拉控制电路120的输出端与所述第一下拉电路140的控制端电连接。在第二时钟信号端CLK2提供的第二时钟信号的控制下，控制第二节点Q2与第一下拉电路140的控制端之间导通，从而第二节点Q2的电信号写入第一下拉电路140的控制端。
上述第二控制电路130的控制端与输入信号端STU电连接，所述第二控制电路130的输入端与第三时钟信号端电连接，所述第二控制电路130的输出端分别与所述第一下拉电路140的控制端和所述输出电路160电连接。在输入信号端STU提供的输入信号的控制下，控制第三时钟信号端与第一下拉电路140的控制端之间导通，从而第三时钟信号端提供的第三时钟信号写入第一下拉电路140的控制端。
上述第一下拉电路140的输入端与所述第一节点Q1电连接，所述第一下拉电路140的输出端与第二电压端VGL电连接。在第一下拉电路140的控制端的电位的控制下，控制第一节点Q1与第二电压端VGL导通，从而实现下拉第一节点Q1的电位。
上述储能电路150的一端与第一电压端VDD电连接，储能电路150的另一端与第一节点Q1电连接，用于防止第一节点Q1的电位发生突变。
上述输出电路160的第一控制端与所述第一节点Q1电连接，所述输出电路160的第二控制端与第二控制电路130的输出端电连接，所述输出电路160的输入端与第一电压端VDD电连接，所述输出电路160的信号输出端可以与像素驱动电路中的栅线电连接。在第一节点Q1的电位的控制下，控制第一电压端VDD与输出电路160的信号输出端之间导通，从而输出电路160的信号输出端输出第一电压端VDD提供的第一电压信号；在第二控制电路130的输出端的电位的控制下，控制第二电压端VGL与输出电路160的信号输出端之间导通，从而输出电路160的信号输出端输出第二电压端VGL提供的第二电压信号。
本实施例中，第一电压端VDD持续提供电位为有效电位的第一电压信号。
进一步地，如图2所示，所述第一控制电路110包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的控制极与所述级联输出端CR电连接，所述第一晶体管T1的第一极与所述第一时钟信号端CLK1电连接，所述第一晶体管T1的第二极与所述第二晶体管T2的第一极电连接，所述第二晶体管T2的第二极与所述第一节点Q1电连接，所述第二晶体管T2的控制极与所述第一时钟信号端CLK1电连接。
在级联输出端CR提供的级联信号的电位为有效电位且第一时钟信号的电位也为有效电位时，使得第一晶体管T1的第一极和第二晶体管T2的第二极导通、第二晶体管T2的第一极和第二晶体管T2的第二极导通，第一时钟信号直接写入第一节点Q1，此时第一节点Q1的电位即为有效电位，使得输出电路160输出第一电压端VDD提供的第一电压信号。
进一步地，如图2所示，所述第一下拉电路140包括第三晶体管T3，所述第三晶体管T3的控制极与所述下拉控制电路120的输出端电连接，所述第三晶体管T3的第一极与所述第一节点Q1电连接，所述第三晶体管T3的第二极与第二电压端VGL电连接。
本实施例中，第二电压端VGL持续提供电位为无效电位的第二电压信号。
在第三晶体管T3的控制极的电位为有效电位时，第三晶体管T3的第一极和第三晶体管T3的第二极导通，此时第一节点Q1与第二电压端VGL连接，从而下拉第一节点Q1的电位，从而能够使得输出电路160停止输出第一电压信号。
进一步地，如图2所示，所述下拉控制电路120包括第四晶体管T4，所述第四晶体管T4的控制极与所述第二时钟信号端CLK2电连接，所述第四晶体管T4的第一极与所述第二节点Q2电连接，所述第四晶体管T4的第二极与所述第一下拉电路140的控制端电连接。
在第二时钟信号的电位为有效电位且第二节点Q2的电位也为有效电位时，使得第四晶体管T4的第一极和第四晶体管T4的第二极导通，将第二节点Q2的有效电位直接写入第一下拉电路140140的控制极，使得第一节点Q1与第二电压端VGL导通，从而下拉第一节点Q1的电位，从而能够使得输出电路160停止输出第一电压信号。
进一步地，如图2所示，所述输出电路160包括第五晶体管T5和第六晶体管T6；
所述第五晶体管T5的第一极与所述第一电压端VDD电连接，所述第五晶体管T5的第二极与所述第六晶体管T6的第一极电连接，所述第五晶体管T5的控制极与所述第一节点Q1电连接；
所述第六晶体管T6的控制极与所述下拉控制电路120的控制端电连接，所述第六晶体管T6的第二极与第二电压端VGL电连接。
在第一节点Q1的电位为有效电位的情况下，下拉控制电路120的第一极和下拉控制电路120的第二极必然断开，即下拉控制电路120的控制端的电位为无效电位，又由于第六晶体管T6的控制极与下拉控制电路120的控制端电连接，因此第六晶体管T6的控制极的电位为无效电位，第六晶体管T6的第一极与第六晶体管T6的第二极之间断开。此时，第五晶体管T5在第一节点Q1的有效电位的控制下将第一电压端VDD的第一电压信号进行输出。
在第六晶体管T6的控制极的电位为有效电位的情况下，由于第六晶体管T6的控制极与下拉控制电路120的控制端电连接，因此下拉控制电路120的第一极与下拉控制电路120的第二极导通，下拉控制电路120下拉第一节点Q1的电位，使得第五晶体管T5的第一极和第五晶体管T5的第二极断开，第六晶体管T6的第一极和第六晶体管T6的第二极导通，使得输出电路160的信号输出端输出第二电压信号。
进一步地，如图2所示，所述第二控制电路130包括第七晶体管T7，所述第七晶体管T7的控制极与所述输入信号端STU电连接，所述第七晶体管T7的第一极与所述第三时钟信号端电连接，所述第七晶体管T7的第二极与所述第一下拉电路140的控制端电连接。
在输入信号的电位为有效电位且第三时钟信号的电位也为有效电位时，使得第七晶体管T7的第一极和第七晶体管T7的第二极导通，将第三时钟信号的有效电位直接写入第一下拉电路140140的控制极，使得第一节点Q1与第二电压端VGL导通，从而下拉第一节点Q1的电位，从而能够使得输出电路160停止输出第一电压信号。
进一步地，如图2所示，所述储能电路150包括第一电容C1，所述第一电容C1的一端与所述第一电压端VDD电连接，所述第一电容C1的另一端与所述第一节点Q1电连接。
第一电容C1在第一下拉电路140的第一极与第一下拉电路140的第二极断开且第一时钟信号的电位从有效电位变为无效电位时，为了防止第一节点Q1的电流突变而发生自举，使得第一节点Q1保持有效电位，进而使得输出电路160继续输出第一电压信号。
进一步地，如图3所示，所述移位寄存器还包括输入电路310、第三控制电路320、反相电路330和级联电路340；
所述输入电路310用于在所述第三时钟信号的控制下，将所述输入信号端STU提供的输入信号写入所述第三控制电路320的控制端；
所述第三控制电路320用于在所述输入信号的控制下，将所述第二时钟信号端CLK2提供的第二时钟信号写入第三节点Q3；
所述反相电路330用于向所述第二节点Q2写入与所述第三节点Q3电位相反的电信号；
所述级联电路340用于在所述第三节点Q3的电位的控制下，将所述第一电压端VDD提供的第一电压信号写入所述级联输出端CR。
本实施例中，上述输入电路310的控制端与第三时钟信号端电连接，输入电路310的第一端与输入信号端STU电连接，输入电路310的第二极与第三控制电路320的控制端电连接。在第三时钟信号的电位为有效电位的控制下，将输入信号写入输入电路310的第一端。
上述第三控制电路320的控制端与输入电路310的输出端电连接，第三控制电路320的输入端与第二时钟信号端CLK2电连接，第三控制电路320的输出端与第三节点Q3电连接。在输入信号的电位为有效电位的控制下，将第二时钟信号写入第三节点Q3。
上述反相电路330的第一控制端与第一电压端VDD电连接，反相电路330的第二控制端与输入信号端STU电连接，反相电路330的第一输入端与第三时钟信号端电连接，反相电路330的第二输入端与第一电压端VDD电连接，反相电路330的输出端与第二节点Q2电连接。反相电路330用于始终控制第二节点Q2的电位与第三节点Q3的电位相反。
上述级联电路340的第一控制端与第三节点Q3电连接，级联电路340的第二控制端与第二节点Q2电连接，级联电路340的输入端与第一电压端VDD电连接，级联电路340的级联输出端CR与第一控制电路110的控制端电连接。在第三节点Q3的电位为有效电位且第二节点Q2的电位为无效电位时，控制级联电路340的级联输出端CR与第一电压端VDD导通，级联电路340的级联输出端CR输出第一电压信号；在第三节点Q3的电位为无效电位且第二节点Q2的电位为有效电位时，控制级联电路340的级联输出端CR与第二电压端VGL导通，级联电路340的级联输出端CR输出第二电压信号。
进一步地，如图3所示，所述输入电路310包括第八晶体管T8，所述第八晶体管T8的控制极与所述第三时钟信号端电连接，所述第八晶体管T8的第一极与所述输入信号端STU电连接，所述第八晶体管T8的第二极与所述第三控制电路320的控制极电连接。
在第三时钟信号的电位为有效电位时，使得第八晶体管T8的第一极和第八晶体管T8的第二极导通，从而将输入信号写入第三控制电路320的控制端。
进一步地，如图3所示，所述第三控制电路320包括第九晶体管T9和第十晶体管T10；
所述第九晶体管T9的控制极与所述输入电路310的输出端电连接，所述第九晶体管T9的第一极与所述第二时序信号端电连接，所述第九晶体管T9的第二极与所述第十晶体管T10的第一极电连接；
所述第十晶体管T10的控制极与所述第二时序信号端电连接，所述第十晶体管T10的第二极与第三节点Q3电连接。
在输入信号的电位为有效电位且第二时钟信号的电位为有效电位时，使得第九晶体管T9的第一极与第九晶体管T9的第二极导通、第十晶体管T10的第一极和第十晶体管T10的第二极导通，将第二时钟信号的有效电位写入第三节点Q3。
进一步地，如图3所示，所述反相电路330包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14；
所述第十一晶体管T11的控制极与第一电压端VDD电连接，所述第十一晶体管T11的第一极与所述第三时序信号端电连接，所述第十一晶体管T11的第二极与所述第十二晶体管T12的控制极电连接；
所述第十二晶体管T12的第一极与所述第一电压端VDD电连接，所述第十二晶体管T12的第二极与所述第二节点Q2电连接；
所述第十三晶体管T13的控制极与输入信号端STU电连接，所述第十三晶体管T13的第一极与所述第十一晶体管T11的第二极电连接，所述第十三晶体管T13的第二极与第二电压端VGL电连接；
所述第十四晶体管T14的控制极与所述输入信号端STU电连接，所述第十四晶体管T14的第一极与所述第二节点Q2电连接，所述第十四晶体管T14的第二极与所述第二电压端VGL电连接。
第十一晶体管T11的控制极的电位始终处于有效电位，因此第十一晶体管T11的第一极与第十一晶体管T11的第二极电连接，第三时序信号一直写入第十二晶体管T12的控制极。
在第三时序信号的电位为有效电位时，第十二晶体管T12的第一极与第十二晶体管T12的第二极导通，从而第十二晶体管T12的第二极向第二节点Q2输出第一电压信号。
在输入信号的电位为有效电位时，第十三晶体管T13的第一极和第十三晶体管T13的第二极导通、第十四晶体管T14的第一极与第十四晶体管T14的第二极导通，从而下拉第十二晶体管T12的控制极的电位和第十二晶体管T12的第二极的电位，此时第二节点Q2电位与第二电压信号的电位相同。
另外，还可以包括第二电容C2，第二电容的一端与第一电压端VDD电连接，第二电容的另一端与第三节点Q3电连接。
在输入信号的电位为有效电位时，使得第三控制电路320的控制端得到有效电位，在第二时钟信号的电位为有效电位时，第二时钟信号写入第三节点Q3，此时第三节点Q3为有效电位；在第二时钟信号的电位为非有效电位时，第二电容C2防止第三节点Q3的电位突变，为第三节点Q3提供有效电位，第三节点Q3依旧为有效电位。然而，输入信号的电位为有效电位时，第十三晶体管T13会下拉第十二晶体管T12的控制端的电位，第十四晶体管T14会下拉第二节点Q2的电位，此时第二节点Q2的电位为无效电位，与第三节点Q3的电位相反。
在输入信号的电位为无效电位时，第十二晶体管T12的第一极和第十二晶体管T12的第二极导通，第一电压信号写入第二节点Q2，第二节点Q2的电位为有效电位。然而，第三控制电路320的控制端的电位为无效电位，第三节点Q3为无效电位，此时第二节点Q2的电位为无效电位，与第三节点Q3的电位相反。
进一步地，如图3所示，所述级联电路340包括第十五晶体管T15和第十六晶体管T16；
所述第十五晶体管T15的控制极与第三节点Q3电连接，所述第十五晶体管T15的第一极与第一电压端VDD电连接，所述第十五晶体管T15的第二极与所述级联输出端CR电连接；
所述第十六晶体管T16的控制极与第二节点Q2电连接，所述第十六晶体管T16的第一极与所述第十五晶体管T15的第二极电连接，所述第十六晶体管T16的第二极与第二电压端VGL电连接。
在第三节点Q3的电位为有效电位时，第十五晶体管T15的第一极与第十五晶体管T15的第二极导通，从而第一电压信号写入级联输出端CR，级联输出端CR处于有效电位，进而使得第一控制电路110的控制端得到有效电位。此时，第二节点Q2的电位为无效电位，第十六晶体管T16的第一极和第十六晶体管T16的第二极断开，且为第一下拉电路140的控制端提供无效电位。
在第二节点Q2的电位为有效电位时，第十六晶体管T16的第一极与第十六晶体管T16的第二极导通，从而第二电压信号写入级联输出端CR，级联输出端CR处于无效电位，进而使得第一控制电路110的控制端得到无效电位。此时，第三节点Q3的电位为无效电位，第十五晶体管T15的第一极和第十五晶体管T15的第二极断开。
进一步地，如图3所示，所述移位寄存器还包括复位电路350；
所述复位电路350用于在复位信号线TST提供的复位信号的控制下上拉所述第二节点Q2的电位。
上述复位信号线TST在每一帧结束后提供一段电位为有效电位的复位信号，使得第二节点Q2与第一电压信号电连接，从而第二节点Q2的电位为有效电位，进而实现下拉级联输出端CR的电位和下拉第一节点Q1的电位。
进一步地，如图3所示，所述复位电路350包括第十七晶体管T17，所述第十七晶体管T17的控制极与所述复位信号线TST电连接，所述第十七晶体管T17的第一极与所述第一电压端VDD电连接，所述第十七晶体管T17的第二极与所述第二节点Q2电连接。
在复位信号线TST提供的复位信号的电位为有效电位时，第十七晶体管T17的第一极和第十七晶体管T17的第二极导通，从而第一电压信号写入第二节点Q2，从而使得第二节点Q2的有效电位能够下拉级联输出端CR的电位和下拉第一节点Q1的电位。
进一步地，如图3所示，移位寄存器单元还可以包括第二下拉电路360，用于在第二节点Q2的电位的控制下下拉第三节点Q3的电位。
第二下拉电路360的控制端与第二节点Q2电连接，第二下拉电路360的输入端与第三节点Q3电连接，所述第二下拉电路360的输出端与第二电压端VGL电连接。在第二节点Q2的电位为有效电位时，导通第三节点Q3与第二电压端VGL，从而下拉第三节点Q3的电位。
进一步地，如图3所示，第二下拉电路360包括第十八晶体管T18，第十八晶体管T18的控制极与第二节点Q2电连接，第十八晶体管T18的第一极与第三节点Q3电连接，第十八晶体管T18的第二极与第二电压端VGL电连接。
在第二节点Q2的电位为有效电位时，第十八晶体管T18的第一极与第十八晶体管T18的第二极导通，从而第二电压信号写入第三节点Q3，使得第三节点Q3的电位为无效电位。
本发明实施例还提供一种移位寄存器单元的驱动方法，应用于如上所述的移位寄存器单元，所述方法包括：
第一阶段，包括交替的第一子阶段和第二子阶段；在第一子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第二子阶段中，输入信号控制所述第一下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号；
在第二阶段，包括第三子阶段和第四子阶段；在第三子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第四子阶段中，所述电容自举保持所述第一节点的电位，所述输出电路持续输出高电位信号；
第三阶段，第二时钟信号控制所述下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号。
本发明实施例中，通过第一控制电路和储能电路直接控制第一节点的电位，又通过下拉控制电路、第二控制电路利用第一下拉电路控制间接控制第一节点的电位，从而实现对第一节点的电位的多样化控制，进而通过控制第一节点的电位来改变输出电路输出的栅极扫描信号的脉冲宽度，实现栅极扫描信号的脉冲宽度的调节。因此，本发明提供的技术方案能够实现栅极扫描信号的脉冲宽度的调节，满足多种显示需求。
结合图3和图4所示，第一阶段Ⅰ包括第一子阶段Ⅰ-1和第二子阶段Ⅰ-2；在第一子阶段Ⅰ-1中，输入信号的电位和第二时钟信号的电位均为有效电位，使得第三节点Q3的电位为有效电位，进而使得级联输出端CR的电位为有效电位，又由于第一时钟信号的电位为有效电位，从而使得第一节点Q1的电位为有效电位，此时输出电路160的信号输出端的电位为有效电位；在第二子阶段Ⅰ-2中，输入信号的电位和第三时序信号的电位均为有效电位，第一下拉电路140将第一节点Q1与第二电压端VGL导通，下拉第一节点Q1的电位，此时输出电路160的信号输出端的电位为无效电位。
第二阶段Ⅱ包括第三子阶段Ⅱ-1和第二子阶段Ⅱ-2；在第三子阶段Ⅱ-1中，输入信号的电位为无效电位，但是由于第三电容C3防止第二节点Q2的电位突变，第二节点Q2仍为无效电位，第二时钟信号的电位为有效电位，级联输出端CR的电位仍然为有效电位，又由于第一时钟信号的电位为有效电位，从而使得第一节点Q1的电位为有效电位，此时输出电路160的信号输出端的电位为有效电位；在第四子阶段Ⅱ-2中，第三时钟信号的电位为有效电位、输入信号的电位和第二时钟信号的电位为无效电位，此时第二节点Q2为有效电位、级联输出端CR的电位为无效电位，但是由于第一电容C1防止第一节点Q1的电位突变，第一节点Q1仍为有效电位，此时输出电路160的信号输出端的电位仍为有效电位。
在第三阶段Ⅲ中，输入信号的电位为无效电位，第二节点Q2的电位为有效电位、第三节点Q3的电位为无效电位，使得级联输出端CR的电位为无效电位，又由于第二时钟信号的电位为有效电位，第二节点Q2的有效电位写入第一下拉电路140的控制端，使得第一节点Q1的电位为无效电位，此时输出电路160的信号输出端的电位为无效电位。
进一步地，在第一阶段Ⅰ之前还可以包括第四阶段Ⅳ和第五阶段Ⅴ；
在第四阶段中，输入信号的电位为无效电位，在第三时钟信号的电位为有效电位时，第二节点Q2的电位为有效电位，级联输出端CR的电位和输出电路160的信号输出端的电位均为无效电位；
在第五阶段中，输入信号的电位为有效电位，第二节点Q2的电位为无效电位，但是由于第二时钟信号的电位为无效电位，第三节点Q3的电位也为无效电位，级联输出端CR的电位和输出电路160的信号输出端的电位均为无效电位。
本发明实施例还提供一种栅极驱动电路，如图5所示，包括如上所述的移位寄存器单元、以及各时钟信号线、第二电压信号线等。
本发明实施例还提供一种显示装置，包括如上所述的栅极驱动电路。
显示装置可以是显示器、手机、平板电脑、电视机、可穿戴电子设备、导航显示设备等。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括第一控制电路、下拉控制电路、第二控制电路、第一下拉电路、储能电路和输出电路；
所述第一控制电路用于在级联输出端的电位的控制下，将第一时钟信号端提供的第一时钟信号写入第一节点；
所述下拉控制电路用于在第二时钟信号端提供的第二时钟信号的控制下，将第二节点的电信号写入所述第一下拉电路的控制端；
所述第二控制电路用于在输入信号端提供的输入信号的控制下，将第三时钟信号端提供的第三时钟信号写入所述第一下拉电路的控制端；
所述第一下拉电路用于在所述第一下拉电路的控制端的电位的控制下，下拉所述第一节点的电位；
所述储能电路用于控制所述第一节点的电位；
所述输出电路用于在所述第一节点的电位的控制下，将第一电压端提供的第一电压信号输出至信号输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极与所述级联输出端电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接，所述第二晶体管的第二极与所述第一节点电连接，所述第二晶体管的控制极与所述第一时钟信号端电连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉电路包括第三晶体管，所述第三晶体管的控制极与所述下拉控制电路的输出端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与第二电压端电连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制电路包括第四晶体管，所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二节点电连接，所述第四晶体管的第二极与所述第一下拉电路的控制端电连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第五晶体管和第六晶体管；
所述第五晶体管的第一极与所述第一电压端电连接，所述第五晶体管的第二极与所述第六晶体管的第一极电连接，所述第五晶体管的控制极与所述第一节点电连接；
所述第六晶体管的控制极与所述下拉控制电路的控制端电连接，所述第六晶体管的第二极与第二电压端电连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二控制电路包括第七晶体管，所述第七晶体管的控制极与所述输入信号端电连接，所述第七晶体管的第一极与所述第三时钟信号端电连接，所述第七晶体管的第二极与所述第一下拉电路的控制端电连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述储能电路包括电容，所述电容的一端与所述第一电压端电连接，所述电容的另一端与所述第一节点电连接。
8.根据权利要求1-7中任一项所述的移位寄存器单元，其特征在于，所述移位寄存器还包括输入电路、第三控制电路、反相电路和级联电路；
所述输入电路用于在所述第三时钟信号的控制下，将所述输入信号端提供的输入信号写入所述第三控制电路的控制端；
所述第三控制电路用于在所述输入信号的控制下，将所述第二时钟信号端提供的第二时钟信号写入第三节点；
所述反相电路用于向所述第二节点写入与所述第三节点电位相反的电信号；
所述级联电路用于在所述第三节点的电位的控制下，将所述第一电压端提供的第一电压信号写入所述级联输出端。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述输入电路包括第八晶体管，所述第八晶体管的控制极与所述第三时钟信号端电连接，所述第八晶体管的第一极与所述输入信号端电连接，所述第八晶体管的第二极与所述第三控制电路的控制极电连接。
10.根据权利要求8所述的移位寄存器单元，其特征在于，所述第三控制电路包括第九晶体管和第十晶体管；
所述第九晶体管的控制极与所述输入电路的输出端电连接，所述第九晶体管的第一极与第二时序信号端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；
所述第十晶体管的控制极与所述第二时序信号端电连接，所述第十晶体管的第二极与第三节点电连接。
11.根据权利要求8所述的移位寄存器单元，其特征在于，所述反相电路包括第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第十一晶体管的控制极与第一电压端电连接，所述第十一晶体管的第一极与第三时序信号端电连接，所述第十一晶体管的第二极与所述第十二晶体管的控制极电连接；
所述第十二晶体管的第一极与所述第一电压端电连接，所述第十二晶体管的第二极与所述第二节点电连接；
所述第十三晶体管的控制极与输入信号端电连接，所述第十三晶体管的第一极与所述第十一晶体管的第二极电连接，所述第十三晶体管的第二极与第二电压端电连接；
所述第十四晶体管的控制极与所述输入信号端电连接，所述第十四晶体管的第一极与所述第二节点电连接，所述第十四晶体管的第二极与所述第二电压端电连接。
12.根据权利要求8所述的移位寄存器单元，其特征在于，所述级联电路包括第十五晶体管和第十六晶体管；
所述第十五晶体管的控制极与第三节点电连接，所述第十五晶体管的第一极与第一电压端电连接，所述第十五晶体管的第二极与所述级联输出端电连接；
所述第十六晶体管的控制极与第二节点电连接，所述第十六晶体管的第一极与所述第十五晶体管的第二极电连接，所述第十六晶体管的第二极与第二电压端电连接。
13.根据权利要求8所述的移位寄存器单元，其特征在于，所述移位寄存器还包括复位电路；
所述复位电路用于在复位信号线提供的复位信号的控制下上拉所述第二节点的电位。
14.根据权利要求13所述的移位寄存器单元，其特征在于，所述复位电路包括第十七晶体管，所述第十七晶体管的控制极与所述复位信号线电连接，所述第十七晶体管的第一极与所述第一电压端电连接，所述第十七晶体管的第二极与所述第二节点电连接。
15.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1-14中任一项所述的移位寄存器单元，所述方法包括：
第一阶段，包括交替的第一子阶段和第二子阶段；在第一子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第二子阶段中，输入信号控制所述第一下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号；
在第二阶段，包括第三子阶段和第四子阶段；在第三子阶段中，第一时钟信号写入所述第一节点，使得所述输出电路输出高电位信号；在第四子阶段中，所述电容自举保持所述第一节点的电位，所述输出电路持续输出高电位信号；
第三阶段，第二时钟信号控制所述下拉电路下拉所述第一节点的电位，使得所述输出电路输出低电位信号。
16.一种栅极驱动电路，其特征在于，包括如权利要求1-14中任一项所述的移位寄存器单元。
17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。
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