CN111369927A - 移位寄存器及其控制方法、显示面板和显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器及其控制方法、显示面板和显示装置，该移位寄存器包括：第一节点控制模块、第二节点控制模块和第三节点控制模块，第一节点控制模块响应于第一时钟信号端的导通电平，将移位寄存器输入端的电压传输至第一节点，以及响应于第二时钟信号端和第三节点的导通电平，将第二电平电压端的电压传输至第一节点；第二节点控制模块响应于第一节点的导通电平，将第二电平电压端的电压传输至第二节点，以及响应于第三节点和第二时钟信号端的的导通电平，将第二时钟信号端的电压传输至第二节点；第一时钟信号端的导通电平的电压绝对值大于第三时钟信号端的导通电平的电压绝对值。本发明实施例能够改善移位寄存器的输出电平的拖尾问题。

Description

移位寄存器及其控制方法、显示面板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其控制方法、显示面板和显示装置。

背景技术

在显示领域，为了实现扫描显示或其他功能，常常需要用到移位寄存器。然而，由于移位寄存器工作时，其内部控制节点的电压不可避免的存在阈值损失，使得对应开关模块不能够充分导通(完全打开的状态)，导致传输至移位寄存器输出端的电平达不到目标电压，产生拖尾现象，影响显示效果。

发明内容

本发明实施例提供了一种移位寄存器及其控制方法、显示面板和显示装置，能够改善移位寄存器的输出电平的拖尾问题。

第一方面，本发明实施例提供一种移位寄存器，该移位寄存器包括：

第一输出控制模块，电连接于第一节点、第一电平电压端以及移位寄存器输出端，用于响应于第一节点的导通电平，将第一电平电压端的电压传输至移位寄存器输出端；

第二输出控制模块，电连接于第二节点、第二电平电压端以及移位寄存器输出端，用于响应于第二节点的导通电平，将第二电平电压端的电压传输至移位寄存器输出端；

第一节点控制模块，电连接于第一时钟信号端、移位寄存器输入端、第二时钟信号端、第二电平电压端、第三节点以及第一节点，用于响应于第一时钟信号端的导通电平，将移位寄存器输入端的电压传输至第一节点，以及用于响应于第二时钟信号端和第三节点的导通电平，将第二电平电压端的电压传输至第一节点；

第二节点控制模块，电连接于第一节点、第二电平电压端、第三节点、第二时钟信号端以及第二节点，用于响应于第一节点的导通电平，将第二电平电压端的电压传输至第二节点，以及响应于第三节点和第二时钟信号端的的导通电平，将第二时钟信号端的电压传输至第二节点；

第三节点控制模块，电连接于第三时钟信号端、第一电平电压端、移位寄存器输入端以及第三节点，用于响应于第三时钟信号端的导通电平，将第一电平电压端的电压传输至第三节点，以及响应于移位寄存器输入端和第三时钟信号端的导通电平，将第三时钟信号端的电压传输至第三节点；其中，第一时钟信号端的导通电平的电压绝对值大于第三时钟信号端的导通电平的电压绝对值。

第二方面，本发明实施例提供一种用于上述移位寄存器的控制方法，控制方法包括：

输出电平保持阶段，移位寄存器输入端、第二时钟信号端以及第二电平电压端输出截止电平，第一时钟信号端、第三时钟信号端以及第一电平电压端输出导通电平，移位寄存器输入端的截止电平传输至第一节点，第一电平电压端的导通电平传输至第三节点，移位寄存器输出端输出导通电平；

截止电平输出阶段，移位寄存器输入端、第一时钟信号端、第三时钟信号端以及第二电平电压端输出截止电平，第二时钟信号端以及第一电平电压端输出导通电平，第二时钟信号端的导通电平传输至第二节点，移位寄存器输出端输出截止电平；

导通电平输出阶段，第二时钟信号端以及第二电平电压端输出截止电平，移位寄存器输入端、第一时钟信号端、第三时钟信号端以及第一电平电压端输出导通电平，移位寄存器输入端的导通电平传输至第一节点，第二电平电压端的截止电平传输至第二节点，第三时钟信号端的导通电平传输至第三节点，移位寄存器输出端输出导通电平；

其中，第一时钟信号端的导通电平的电压绝对值大于第三时钟信号端的导通电平的绝对值。

第三方面，本发明实施例提供一种显示面板，显示面板包括：级联的多级移位寄存器，移位寄存器为如上所述的移位寄存器。

第四方面，本发明实施例提供一种显示装置，显示装置包括如上所述的显示面板。

本发明实施例共提供了三个时钟信号端，其中，第一时钟信号端和第三时钟信号端的时钟信号在移位寄存器工作时的时序相同，不同之处在于，第一时钟信号端的导通电平的电压绝对值大于第三时钟信号端的导通电平的绝对值，这里将第一时钟信号端与第三时钟信号端区别设置，并且通过提升第一时钟信号端的导通电平的电压绝对值，能够使移位寄存器输入端的电压更充分地传输至第一节点，以补偿第一节点的阈值损失，第一节点的阈值得到补偿后，能够使第一输出控制模块充分导通(完全打开的状态)，将第一电平电压端的导通电平更充分地传输至移位寄存器输出端，避免产生拖尾现象，改善显示效果。

附图说明

从下面结合附图对本发明的具体实施方式的描述中可以更好地理解本发明。其中，相同或相似的附图标记表示相同或相似的特征。

图1为根据本发明一个实施例提供的移位寄存器的结构示意图；

图2为根据本发明一个实施例提供的一种时序信号图；

图3为根据本发明一个实施例提供的移位寄存器的控制方法的流程示意图；

图4为根据本发明另一个实施例提供的移位寄存器的结构示意图；

图5为根据本发明另一个实施例提供的一种时序信号图；

图6为根据改善前的移位寄存器的一种仿真输出波形示意图；

图7为与图6对应的屏幕显示效果；

图8为根据改善前的移位寄存器的另一种仿真输出波形示意图；

图9为根据本发明实施例改善后的移位寄存器的仿真输出波形示意图。

具体实施方式

下面将详细描述本发明实施例的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明实施例的全面理解。

图1为根据本发明一个实施例提供的移位寄存器的结构示意图。如图1所示，移位寄存器包括：第一输出控制模块11、第二输出控制模块12、第一节点控制模块13、第二节点控制模块14和第三节点控制模块15。

其中，第一输出控制模块11电连接于第一节点N1、第一电平电压端VGL以及移位寄存器输出端OUT，用于响应于第一节点N1的导通电平，将第一电平电压端VGL的电压传输至移位寄存器输出端OUT；第二输出控制模块12电连接于第二节点N2、第二电平电压端VGH以及移位寄存器输出端OUT，用于响应于第二节点N2的导通电平，将第二电平电压端VGH的电压传输至移位寄存器输出端OUT；第一节点控制模块13电连接于第一时钟信号端SCK、移位寄存器输入端IN、第二时钟信号端XCK、第二电平电压端VGH、第三节点N3以及第一节点N1，用于响应于第一时钟信号端SCK的导通电平，将移位寄存器输入端IN的电压传输至第一节点N1，以及用于响应于第二时钟信号端XCK和第三节点N3的导通电平，将第二电平电压端VGH的电压传输至第一节点N1；第二节点控制模块14电连接于第一节点N1、第二电平电压端VGH、第三节点N3、第二时钟信号端XCK以及第二节点N2，用于响应于第一节点N1的导通电平，将第二电平电压端VGH的电压传输至第二节点N2，以及响应于第三节点N3和第二时钟信号端XCK的的导通电平，将第二时钟信号端XCK的电压传输至第二节点N2；第三节点控制模块15电连接于第三时钟信号端CK、第一电平电压端VGL、移位寄存器输入端IN以及第三节点N3，用于响应于第三时钟信号端CK的导通电平，将第一电平电压端VGL的电压传输至第三节点N3，以及响应于移位寄存器输入端IN和第三时钟信号端CK的导通电平，将第三时钟信号端CK的电压传输至第三节点N3。

需要说明的是，移位寄存器中包括开关晶体管，本发明实施例中的导通电平和截止电平是根据开关晶体管的类型区分的，导通电平是指能够控制开关晶体管导通的电平，截止电平是指能够控制开关晶体管截止的电平，例如，当开关晶体管为P型晶体管时，导通电平为低电平，截止电平为高电平；当开关晶体管为N型晶体管时，导通电平为高电平，截止电平为低电平。本发明实施例均以开关晶体管为P型晶体管为例进行描述，即在本发明实施例中，导通电平均为低电平，截止电平均为高电平。

图2为根据本发明一个实施例提供的一种时序信号图。

图3为根据本发明一个实施例提供的移位寄存器的控制方法的流程示意图，用于上文所述的移位寄存器。

下面结合图1中的移位寄存器结构和图2中的时序信号对本发明实施例的移位寄存器的控制方法进行详细说明。如图3所示，移位寄存器的控制方法：

步骤301，如t1时段所示，移位寄存器输入端IN、第二时钟信号端XCK以及第二电平电压端VGH输出截止电平，第一时钟信号端SCK、第三时钟信号端CK以及第一电平电压端VGL输出导通电平，移位寄存器输入端IN的截止电平传输至第一节点N1，第一电平电压端VGL的导通电平传输至第三节点N3，移位寄存器输出端OUT输出导通电平，该阶段也称为输出电平保持阶段。

步骤302，如t2时段所示，移位寄存器输入端IN、第一时钟信号端SCK、第三时钟信号端CK以及第二电平电压端VGH输出截止电平，第二时钟信号端XCK以及第一电平电压端VGL输出导通电平，第二时钟信号端XCK的导通电平传输至第二节点N2，移位寄存器输出端OUT输出截止电平，该阶段也称为截止电平输出阶段。

步骤303，如t3时段所示，导通电平输出阶段t3，第二时钟信号端XCK以及第二电平电压端VGH输出截止电平，移位寄存器输入端IN、第一时钟信号端SCK、第三时钟信号端CK以及第一电平电压端VGL输出导通电平，移位寄存器输入端IN的导通电平传输至第一节点N1，第二电平电压端VGH的截止电平传输至第二节点N2，第三时钟信号端CK的导通电平传输至第三节点N3，移位寄存器输出端OUT输出导通电平，该阶段也称为导通电平输出阶段。

通过上述移位寄存器的工作过程可知，移位寄存器在t1时段对导通电平进行保持，在t2时段对导通电平进行移位，在t3时段输出导通电平，需要说明的是，本发明实施例中的移位寄存器用于级联后形成发光扫描电路，以使发光扫描电路依次输出低电平，图2所示的时序信号为发光扫描电路中第一级移位寄存器的时序，第一级移位寄存器的移位寄存器输入端IN电连接于驱动芯片，由驱动芯片提供信号，除第一级移位寄存器之外，其他每级移位寄存器的移位寄存器输出端OUT均电连接于上一级移位寄存器的移位寄存器输出端OUT。

本发明实施例中的移位寄存器及其控制方法，通过第一节点控制模块13、第二节点控制模块14和第三节点控制模块15的配合来实现对移位寄存器输出端OUT的控制，以实现移位寄存器的功能，无需通过移位寄存器输出端OUT的反馈来进行控制。

此外，本发明实施例共提供了三个时钟信号端，其中，第一时钟信号端SCK和第三时钟信号端CK的时钟信号在移位寄存器工作时的时序相同，不同之处在于，第一时钟信号端SCK的导通电平的电压绝对值大于第三时钟信号端CK的导通电平的绝对值，即|V_SCK|>|V_CK|_，这里将第一时钟信号端SCK与第三时钟信号端CK区别设置，并且通过提升第一时钟信号端SCK的导通电平的电压绝对值，能够使移位寄存器输入端IN的电压更充分地传输至第一节点N1，以补偿第一节点N1的阈值损失，第一节点N1的阈值得到补偿后，能够使第一输出控制模块11充分导通(完全打开的状态)，将第一电平电压端VGL的导通电平更充分地传输至移位寄存器输出端OUT，避免产生拖尾现象，改善显示效果。

图4为根据本发明另一个实施例提供的移位寄存器的结构示意图。如图4所示，第一输出控制模块11、第二输出控制模块12、第一节点控制模块13、第二节点控制模块14和第三节点控制模块15可以由元器件组成。下面将举例说明第一输出控制模块11、第二输出控制模块12、第一节点控制模块13、第二节点控制模块14和第三节点控制模块15的具体结构。

具体地，第一输出控制模块11包括：第一晶体管T1，其第一端电连接于移位寄存器输出端OUT，其第二端电连接于第一电平电压端VGL，其控制端电连接于第一节点N1；第二输出控制模块12包括：第二晶体管T2，其第一端电连接于移位寄存器输出端OUT，其第二端电连接于第二电平电压端VGH，其控制端电连接于第二节点N2。第一节点控制模块13包括：第三晶体管T3，其第一端电连接于第一节点N1，其第二端电连接于移位寄存器输入端IN，其控制端电连接于第一时钟信号端SCK；第四晶体管T4，其第一端电连接于第一节点N1，其控制端电连接于第二时钟信号端XCK；第五晶体管T5，其第一端电连接于第四晶体管T4的第二端，其第二端电连接于第二电平电压端VGH，其控制端电连接于第三节点N3。

在一些实施例中，上述移位寄存器还包括：第一电容C1，其第一端电连接于第四晶体管T4的控制端和第二时钟信号端XCK，其第二端电连接于第四晶体管T4的第一端和第一节点N1。在t2时段，第二时钟信号端XCK为导通电平，由于第一电容C1的作用，能够使第一节点N1的电压更稳定地保持在截止电平。

具体地，第二节点控制模块14包括：第六晶体管T6，其第一端电连接于第二时钟信号端XCK，其控制端电连接于第三节点N3；第七晶体管T7，其第一端电连接于第六晶体管T6的第二端，其第二端电连接于第二节点N2，其控制端电连接于第二时钟信号端XCK；第八晶体管T8，其第一端电连接于第二节点N2，其第二端电连接于第二电平电压端VGH，其控制端电连接于第一节点N1。

在一些实施例中，移位寄存器还包括：第二电容C2、第三电容C3、第四电容C4中的至少一个。

其中，第二电容C2，其第一端电连接于第六晶体管T6的第一端和第二时钟信号端XCK，其第二端电连接于第一节点N1，在t2时段，第二时钟信号端XCK为导通电平，由于第二电容C2的作用，能够使第一节点N1的电压更稳定地保持在截止电平。

第三电容C3，其第一端电连接于第三节点N3，其第二端电连接于第六晶体管T6的第二端和第七晶体管T7的第一端，在t1和t3时段，第二时钟信号端XCK为截止电平，第五节点N5为截止电平，由于第三电容C3的作用，能够使第三节点N3的电压更稳定地保持在导通电平。

第四电容C4，其第一端电连接于第二电平电压端VGH，其第二端电连接于第二节点N2，在t2时段，第二时钟信号端XCK为导通电平，第五节点N5为导通电平，由于第四电容C4的作用，能够使第二节点N2的电压更稳定地保持在导通电平。

具体地，第三节点控制模块15包括：第一开关单元，其第一端电连接于第三节点N3，其第二端电连接于第一电平电压端VGL，其控制端电连接于第三时钟信号端CK；第二开关单元，其第一端电连接于第三节点N3，其第二端电连接于第三时钟信号端CK；第三开关单元，其第一端电连接于第二开关单元的控制端，其第二端电连接于移位寄存器输入端IN，其控制端电连接于第三时钟信号端CK。

在一些实施例中，第一开关单元包括至少两个第九晶体管T9，至少两个第九晶体管T9串联设置，各第九晶体管T9的控制端均电连接于第三时钟信号端CK。本发明实施例中，串联设置可以理解为相邻晶体管的沟道长度串联在一起，如此设置，在对显示面板做电压耐压测试(增大第一电平电压端VGL的电压)时，所增加的电压将分摊至相串联的各晶体管上，由于分摊后施加到各晶体管的电压不会太大，各晶体管阈值也就不会发生过压飘移，从而能够保证移位寄存器以及显示面板输出正常。

另外，对于单个第九晶体管T9，还可以通过适当增大沟道长度的方式来提高晶体管的耐压能力，比如，可以使第九晶体管T9的沟道宽长比大于等于8/4，从而使第九晶体管T9在显示面板做电压耐压测试时，晶体管阈值不会发生过压飘移，保证移位寄存器以及显示面板输出正常。

在一些实施例中，为了提高第二开关单元的耐压能力，也可以使第二开关单元包括至少两个第十晶体管T10，并且将至少两个第十晶体管T10串联设置，各第十晶体管T10的控制端均电连接于第三开关单元的第一端。

在一些实施例中，移位寄存器还包括第五电容C5，其第一端电连接于所述第二电平电压端，其第二端电连接于所述第二开关单元的控制端和所述第三开关单元的第一端。在t3时段，第三时钟信号端CK和移位寄存器输入端IN为导通电平，第四节点N4为导通电平，由于第五电容C5的作用，能够使第四节点N4的电压更稳定地保持在导通电平。

下面以图4中的移位寄存器的具体结构和工作过程进一步说明本发明实施例，其中，以第一至第十一晶体管T1-T11均为P型晶体管为例进行介绍，导通电平为低电平，截止电平为高电平。

在t1时段，第一时钟信号端SCK和第三时钟信号端CK为低电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11导通，移位寄存器输入端IN的高电平通过第三晶体管T3传输至第一节点N1，第一节点N1为高电平，第一晶体管T1和第八晶体管T8截止，第一电平电压端VGL的低电平通过第九晶体管T9传输至第三节点N3，第三节点N3为低电平，第二时钟信号端XCK为高电平，第七晶体管T7截止，第二节点N2保持上一时刻的高电平，第二晶体管T2截止，移位寄存器输出端OUT保持上一时刻的低电平。

在t2时段，第一时钟信号端SCK和第三时钟信号端CK为高电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11截止，第三节点N3保持低电平，第二时钟信号端XCK为低电平，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7导通，第二电平电压端VGH的高电平通过第五晶体管T5和第四晶体管T4传输至第一节点N1，第一节点N1为高电平，第一晶体管T1、第八晶体管T8截止，第二时钟信号端XCK的低电平通过第六晶体管T6和第七晶体管T7传输至第二节点N2，第二节点N2由高电平变为低电平，第二晶体管T2导通，第二电平电压端VGH的高电平通过第二晶体管T2传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

在t3时段，第二时钟信号端XCK为高电平，第四晶体管T4和第七晶体管T7截止，第一时钟信号端SCK和第三时钟信号端CK为低电平，第三晶体管T3导通，移位寄存器输入端IN的低电平通过第三晶体管T3传输至第一节点N1，第一节点N1由高电平变为低电平，第一晶体管T1和第八晶体管T8导通，第二电平电压端VGH的高电平通过第八晶体管T8传输至第二节点N2，第二节点N2由低电平变为高电平，第一电平电压端VGL的低电平通过第一晶体管T1传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出低电平。

本发明实施例中，第一时钟信号端SCK和第三时钟信号端CK的时钟信号在移位寄存器工作时的时序相同，不同之处在于，第一时钟信号端SCK的导通电平的电压绝对值大于第三时钟信号端CK的导通电平的绝对值，这里将第一时钟信号端SCK与第三时钟信号端CK区别设置，通过提升第一时钟信号端SCK的导通电平的电压绝对值，能够在第三晶体管T3导通的情况下，使得移位寄存器输入端IN的电压更充分地输入到第一节点N1，从而补偿第一节点N1的阈值损失，从而使得第一晶体管T1能够充分导通(完全打开的状态)，将第一电平电压端VGL的电压更充分地传输至移位寄存器输出端OUT，使传输至移位寄存器输出端OUT的电平达到目标电压，避免产生拖尾现象，改善显示效果。

图5为根据本发明另一个实施例提供的一种时序信号图。图5与图2的不同之处在于，图2中的截止电平输出阶段t2在图5中细分为t21、t22和t23三个子时段。

在t21子时段，第一时钟信号端SCK和第三时钟信号端CK为高电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11截止，第三节点N3保持低电平，第二时钟信号端XCK为低电平，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7导通，第二电平电压端VGH的高电平通过第五晶体管T5和第四晶体管T4传输至第一节点N1，第一节点N1为高电平，第一晶体管T1、第八晶体管T8截止，第二时钟信号端XCK的低电平通过第六晶体管T6和第七晶体管T7传输至第二节点N2，第二节点N2由高电平变为低电平，第二晶体管T2导通，第二电平电压端VGH的高电平通过第二晶体管T2传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

在t22子时段，第一时钟信号端SCK和第三时钟信号端CK为低电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11导通，移位寄存器输入端IN的高电平通过第三晶体管T3传输至第一节点N1，第一节点N1为高电平，第一晶体管T1和第八晶体管T8截止，第一电平电压端VGL的低电平通过第九晶体管T9传输至第三节点N3，第三节点N3为低电平，第二时钟信号端XCK为高电平，第七晶体管T7截止，第二节点N2保持上一刻的低电平，第二晶体管T2导通，第二电平电压端VGH的高电平通过第二晶体管T2传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

在t23子时段，第一时钟信号端SCK和第三时钟信号端CK为高电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11截止，第三节点N3保持低电平，第二时钟信号端XCK为低电平，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7导通，第二电平电压端VGH的高电平通过第五晶体管T5和第四晶体管T4传输至第一节点N1，第一节点N1为高电平，第一晶体管T1、第八晶体管T8截止，第二时钟信号端XCK的低电平通过第六晶体管T6和第七晶体管T7传输至第二节点N2，第二节点N2为低电平，第二晶体管T2导通，第二电平电压端VGH的高电平通过第二晶体管T2传输至移位寄存器输出端OUT，移位寄存器输出端OUT输出高电平。

需要说明的是，图5中仅示出了截止电平输出阶段t2的三个子时段，具体实施时，可以根据需要移位的时长确定子时段的个数，此处不做限定。

图6示出了根据改善前的移位寄存器的一种仿真输出波形。虚线框601部分示出多个脉冲，而正常波形只有一个脉冲，这是由于在对显示面板做电压耐压测试时，随着施加至第一电平电压端VGL的电压增大，第九晶体管T9的阈值因耐压不足而发生漂移，使得移位寄存器输出端OUT的输出波形异常，最终导致显示面板显示时的屏幕亮度不一致，出现分屏现象。

图7为与图6对应的屏幕显示效果。以虚线701为亮度分界线，虚线701以上区域的屏幕亮度要高于虚线701以下区域的屏幕亮度。

图8示出了根据改善前的移位寄存器的另一种仿真输出波形。如虚线框801部分所示，移位寄存器输出端OUT由高电平转为低电平时存在拖尾，这是由于移位寄存器输入端IN的低电平通过第三晶体管T3传输至第一节点N1时，传输至第一节点N1的电压不可避免的存在阈值损失，使得第一晶体管T1在导通初期不能够充分导通(完全打开的状态)，导致传输至移位寄存器输出端OUT的电平达不到目标电压，产生拖尾现象。

图9示出了根据本发明实施例改善后的移位寄存器的仿真输出波形。其中，虚线框901部分仅包含一个脉冲，并且移位寄存器输出端OUT由高电平变为低电平时不存在拖尾，说明根据本发明实施例中的移位寄存器能够改善屏幕显示效果。

需要说明的是，本实施例中的晶体管均以P型晶体管为例进行说明，P型晶体管的控制端为低电平时，其第一端和第二端之间导通，P型晶体管的控制端为高电平时，其第一端和第二端之间截止。即对于P型晶体管来说，低电平为导通电平，高电平为截止电平，在具体实施时，上述各晶体管的栅极作为其控制端，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一端作为源极，第二端作为漏极，或者将其第一端作为漏极，第二端作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止的电平。

本发明实施例还提供一种显示面板，显示面板包括：级联的多级移位寄存器，移位寄存器为如上文所述的移位寄存器。

本发明实施例还提供一种显示装置，显示装置包括如上文所述的显示面板，在具体实施时，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。对于装置实施例而言，相关之处可以参见方法实施例的说明部分。本发明实施例并不局限于上文所描述并在图中示出的特定步骤和结构。本领域的技术人员可以在领会本发明实施例的精神之后，作出各种改变、修改和添加，或者改变步骤之间的顺序。并且，为了简明起见，这里省略对已知方法技术的详细描述。

以上所述的结构框图中所示的功能块可以实现为硬件、软件、固件或者它们的组合。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(ASIC)、适当的固件、插件、功能卡等等。当以软件方式实现时，本发明实施例的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传输介质或者通信链路上传送。“机器可读介质”可以包括能够存储或传输信息的任何介质。机器可读介质的例子包括电子电路、半导体存储器设备、ROM、闪存、可擦除ROM(EROM)、软盘、CD-ROM、光盘、硬盘、光纤介质、射频(RF)链路，等等。代码段可以经由诸如因特网、内联网等的计算机网络被下载。

本发明实施例可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明实施例的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明实施例的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明实施例的范围之中。

Claims (14)

1.一种移位寄存器，其特征在于，包括：

第一输出控制模块，电连接于第一节点、第一电平电压端以及移位寄存器输出端，用于响应于所述第一节点的导通电平，将所述第一电平电压端的电压传输至所述移位寄存器输出端；

第二输出控制模块，电连接于第二节点、第二电平电压端以及所述移位寄存器输出端，用于响应于所述第二节点的导通电平，将所述第二电平电压端的电压传输至所述移位寄存器输出端；

第一节点控制模块，电连接于第一时钟信号端、移位寄存器输入端、第二时钟信号端、所述第二电平电压端、第三节点以及所述第一节点，用于响应于所述第一时钟信号端的导通电平，将所述移位寄存器输入端的电压传输至所述第一节点，以及用于响应于所述第二时钟信号端和所述第三节点的导通电平，将所述第二电平电压端的电压传输至所述第一节点；

第二节点控制模块，电连接于所述第一节点、所述第二电平电压端、第三节点、所述第二时钟信号端以及所述第二节点，用于响应于所述第一节点的导通电平，将所述第二电平电压端的电压传输至所述第二节点，以及响应于所述第三节点和所述第二时钟信号端的的导通电平，将所述第二时钟信号端的电压传输至所述第二节点；

第三节点控制模块，电连接于第三时钟信号端、所述第一电平电压端、所述移位寄存器输入端以及所述第三节点，用于响应于所述第三时钟信号端的导通电平，将所述第一电平电压端的电压传输至所述第三节点，以及响应于所述移位寄存器输入端和所述第三时钟信号端的导通电平，将所述第三时钟信号端的电压传输至所述第三节点；

其中，所述第一时钟信号端的导通电平的电压绝对值大于所述第三时钟信号端的导通电平的电压绝对值。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述第一输出控制模块包括：

第一晶体管，其第一端电连接于所述移位寄存器输出端，其第二端电连接于所述第一电平电压端，其控制端电连接于所述第一节点；

所述第二输出控制模块包括：

第二晶体管，其第一端电连接于所述移位寄存器输出端，其第二端电连接于所述第二电平电压端，其控制端电连接于所述第二节点。

3.根据权利要求1所述的移位寄存器，其特征在于，

所述第一节点控制模块包括：

第三晶体管，其第一端电连接于所述第一节点，其第二端电连接于所述移位寄存器输入端，其控制端电连接于所述第一时钟信号端；

第四晶体管，其第一端电连接于所述第一节点，其控制端电连接于所述第二时钟信号端；

第五晶体管，其第一端电连接于所述第四晶体管的第二端，其第二端电连接于所述第二电平电压端，其控制端电连接于所述第三节点。

4.根据权利要求3所述的移位寄存器，其特征在于，还包括：

第一电容，其第一端电连接于所述第四晶体管的控制端和所述第二时钟信号端，其第二端电连接于所述第四晶体管的第一端和所述第一节点。

5.根据权利要求1所述的移位寄存器，其特征在于，

所述第二节点控制模块包括：

第六晶体管，其第一端电连接于所述第二时钟信号端，其控制端电连接于所述第三节点；

第七晶体管，其第一端电连接于所述第六晶体管的第二端，其第二端电连接于所述第二节点，其控制端电连接于所述第二时钟信号端；

第八晶体管，其第一端电连接于所述第二节点，其第二端电连接于所述第二电平电压端，其控制端电连接于所述第一节点。

6.根据权利要求5所述的移位寄存器，其特征在于，还包括：第二电容、第三电容、第四电容中的至少一个；其中，

所述第二电容，其第一端电连接于所述第六晶体管的第一端和所述第二时钟信号端，其第二端电连接于所述第一节点；

所述第三电容，其第一端电连接于所述第三节点，其第二端电连接于所述第六晶体管的第二端和所述第七晶体管的第一端；

所述第四电容，其第一端电连接于所述第二电平电压端，其第二端电连接于所述第二节点。

7.根据权利要求1所述的移位寄存器，其特征在于，

所述第三节点控制模块包括：

第一开关单元，其第一端电连接于所述第三节点，其第二端电连接于所述第一电平电压端，其控制端电连接于所述第三时钟信号端；

第二开关单元，其第一端电连接于所述第三节点，其第二端电连接于所述第三时钟信号端；

第三开关单元，其第一端电连接于所述第二开关单元的控制端，其第二端电连接于所述移位寄存器输入端，其控制端电连接于所述第三时钟信号端。

8.根据权利要求7所述的移位寄存器，其特征在于，

所述第一开关单元包括至少两个第九晶体管，至少两个所述第九晶体管串联设置，各所述第九晶体管的控制端均电连接于所述第三时钟信号端。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第九晶体管的沟道宽长比大于等于8/4。

10.根据权利要求7所述的移位寄存器，其特征在于，

所述第二开关单元包括至少两个第十晶体管，至少两个所述第十晶体管串联设置，各所述第十晶体管的控制端均电连接于所述第三开关单元的第一端。

11.根据权利要求7所述的移位寄存器，其特征在于，还包括：

第五电容，其第一端电连接于所述第二电平电压端，其第二端电连接于所述第二开关单元的控制端和所述第三开关单元的第一端。

12.一种用于权利要求1所述的移位寄存器的控制方法，其特征在于，包括：

输出电平保持阶段，所述移位寄存器输入端、所述第二时钟信号端以及所述第二电平电压端输出截止电平，所述第一时钟信号端、所述第三时钟信号端以及所述第一电平电压端输出导通电平，所述移位寄存器输入端的截止电平传输至所述第一节点，所述第一电平电压端的导通电平传输至所述第三节点，所述移位寄存器输出端输出导通电平；

截止电平输出阶段，所述移位寄存器输入端、所述第一时钟信号端、所述第三时钟信号端以及所述第二电平电压端输出截止电平，所述第二时钟信号端以及所述第一电平电压端输出导通电平，所述第二时钟信号端的导通电平传输至所述第二节点，所述移位寄存器输出端输出截止电平；

导通电平输出阶段，所述第二时钟信号端以及所述第二电平电压端输出截止电平，所述移位寄存器输入端、所述第一时钟信号端、所述第三时钟信号端以及所述第一电平电压端输出导通电平，所述移位寄存器输入端的导通电平传输至所述第一节点，所述第二电平电压端的截止电平传输至所述第二节点，所述第三时钟信号端的导通电平传输至所述第三节点，所述移位寄存器输出端输出导通电平；

其中，所述第一时钟信号端的导通电平的电压绝对值大于所述第三时钟信号端的导通电平的绝对值。

13.一种显示面板，其特征在于，包括：

级联的多级移位寄存器，所述移位寄存器为如权利要求1-11任一项所述的移位寄存器。

14.一种显示装置，其特征在于，包括如权利要求13所述的显示面板。

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