CN105280135A - 移位寄存器电路、栅极驱动电路及显示面板 - Google Patents

Abstract

本公开提供一种移位寄存器电路、栅极驱动电路及显示面板。该移位寄存器电路包括第一晶体管至第六晶体管以及第一电容和第二电容。本公开中利用两个电容和较少的晶体管组成移位寄存器电路，而且包括该移位寄存器电路的栅极驱动电路仅需较少的时钟信号，因此本公开可以使移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的版图面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。此外，本公开中的栅极驱动电路不存在节点竞争现象，一方面降低了电路功耗，另一方面可以避免电路失效。

Description

移位寄存器电路、栅极驱动电路及显示面板

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器电路、应用该移位寄存器电路的栅极驱动电路以及应用该栅极驱动电路的显示面板。

背景技术

随着光学技术与半导体技术的发展，液晶显示面板(LiquidCrystalDisplay，LCD)以及有机发光二极管显示面板(OrganicLightEmittingDiode，OLED)等平板显示面板由于具有形体更轻薄、成本和能耗更低、反应速度更快、色纯度和亮度更优以及对比度更高等特点，已经被广泛应用于各类电子产品上。但是，现有技术中的显示产品仍存在有待改进之处。例如：

显示面板主要通过像素矩阵实现显示，通常而言，各行像素均耦接至对应的扫描栅线。在显示面板工作过程中，通过栅极驱动电路将输入的时钟信号等信号经过移位寄存器电路等模块转换成控制像素开启/关断的扫描信号，再将扫描信号顺次施加到显示面板的各行像素的扫描栅线，对各行像素进行选通。

然而现有技术中移位寄存器电路通常包括较多的晶体管，并需要较多的时钟信号进行驱动。随着平板显示技术的发展，高分辨率以及窄边框产品得到了越来越多的关注，现有技术中移位寄存器电路中数量众多的晶体管会占据很大的版图面积，不利于增加有效显示面积以及窄边框设计。

对此，图1以及图2中提供了一种移位寄存器电路及其驱动时序。该移位寄存器电路包括第一晶体管T1至第七晶体管T7以及第一电容C1，其中，第一晶体管T1至第七晶体管T7均为N型晶体管。在第一阶段t1，第一输入信号SN-1以及第一时钟信号CK1为高电平，第二输入信号SN+1以及第二时钟信号CK2为低电平；第一晶体管T1、第四晶体管T4以及第五晶体管T5导通，第二晶体管T2关断。

由于在第一阶段t1，第四晶体管T4以及第五晶体管T5均导通，低电平的第一电压信号VGL以及高电平的第一时钟信号CK1均输入至第二节点N2，相当于在第一节点N1第四晶体管T4以及第五晶体管T5短路，导致移位寄存器电路的功耗非常大。而且，由于在第二节点N2存在节点竞争现象，若第二节点N2的电压为高电平，则在第一阶段t1时第六晶体管T6导通，低电平的第一电压信号VGL输入至第一电容C1，导致在第二阶段t2时第三晶体管T3关断，移位寄存器电路无法正确输出，电路失效。

发明内容

本公开的目的在于提供一种移位寄存器电路、应用该移位寄存器电路的栅极驱动电路以及应用该栅极驱动电路的显示面板，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或多个问题。

本公开的其他特性和优点将通过下面的详细描述变得清晰，或部分地通过本公开的实践而习得。

根据本公开的第一方面，提供一种移位寄存器电路，包括：

第一晶体管，用于响应输入信号而导通，以将第一电压信号提供至第一节点；

第二晶体管，用于响应第一时钟信号而导通，以将所述第一时钟信号提供至第二节点；

第三晶体管，用于响应所述第二节点的电压信号而导通，以将所述输入信号提供至所述第一节点；

第四晶体管，用于响应所述第一节点的电压信号而导通，以将所述第一时钟信号提供至所述第二节点；

第五晶体管，用于响应所述第二节点的电压信号而导通，以将第二电压信号提供至一信号输出端；

第六晶体管，用于响应所述第一节点的电压信号而导通，以将第二时钟信号提供至所述信号输出端；

第一电容，连接于所述第一节点和所述信号输出端之间；

第二电容，连接于所述第二节点和所述第二电压信号之间。

根据本公开的第二方面，提供一种栅极驱动电路，包括上述任意一种移位寄存器电路。

根据本公开的第三方面，提供一种显示面板，包括上述任意一种栅极驱动电路。

本公开的示例实施方式中，利用两个电容和较少的晶体管组成移位寄存器电路，而且包括该移位寄存器电路的栅极驱动电路仅需较少的时钟信号，因此本公开可以使移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的版图面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。此外，本公开的示例实施方式中的栅极驱动电路不存在节点竞争现象，一方面降低了电路功耗，另一方面可以避免电路失效。

附图说明

通过参照附图详细描述其示例性实施例，本公开的上述和其它特征及优点将变得更加明显。

图1是一种移位寄存器电路的结构示意图；

图2是图1中移位寄存器电路的驱动时序及信号波形示意图；

图3是本发明示例实施方式中一种移位寄存器电路的结构示意图；

图4是本发明示例实施方式中另一种移位寄存器电路的结构示意图；

图5是图4中移位寄存器电路的驱动时序及信号波形示意图；

图6A至图6E是图4中移位寄存器电路在t1至t5时序段的等效电路图；

图7是本发明示例实施方式中又一种移位寄存器电路的结构示意图；

图8是本发明示例实施方式中栅极驱动电路的一种实现结构示意图；

图9是图7中移位寄存器电路的输出信号示意图。

附图标记说明：

T1至T6：第一晶体管至第六晶体管

C1：第一电容

C2：第二电容

CK1：第一时钟信号

CK2：第二时钟信号

VGL：第一电压信号

VGH：第二电压信号

VOUT：信号输出端

SN-1：输入信号

N1：第一节点

N2：第二节点

SR1：第一移位寄存器电路

SR2：第二移位寄存器电路

SR3：第三移位寄存器电路

SR4：第四移位寄存器电路

具体实施方式

现在将参考附图更全面地描述示例性实施例。然而，示例性实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例性实施例的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大、变形或简化了形状尺寸。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

此外，所描述的特征、结构或步骤可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、步骤、结构等。

如图3中所示，本示例实施方式中首先提供了一种移位寄存器电路。该移位寄存器电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第一电容C1和第二电容C2。其中，第一晶体管T1可以用于响应输入信号SN-1而导通，以将第一电压信号VGL提供至第一节点N1；第二晶体管T2可以用于响应第一时钟信号CK1而导通，以将第一时钟信号CK1提供至第二节点N2；第三晶体管T3可以用于响应第二节点N2的电压信号而导通，以将输入信号SN-1提供至第一节点N1；第四晶体管T4可以用于响应第一节点N1的电压信号而导通，以将第一时钟信号CK1提供至第二节点N2；第五晶体管T5可以用于响应第二节点N2的电压信号而导通，以将第二电压信号VGH提供至一信号输出端VOUT；第六晶体管T6可以用于响应第一节点N1的电压信号而导通，以将第二时钟信号CK2提供至信号输出端VOUT；第一电容C1连接于第一节点N1和信号输出端VOUT之间；第二电容C2连接于第二节点N2和第二电压信号VGH之间。

下面，以第一晶体管T1至第六晶体管T6均为P型晶体管为例对本示例实施方式中的移位寄存器电路进行进一步的说明。

参考图4中所示，第一晶体管T1至第六晶体管T6均包括第一端、第二端以及控制端，例如，第一端、第二端以及控制端分别为晶体管的源极、漏极以及栅极。其中：

第一晶体管T1的控制端接收输入信号SN-1，第一晶体管T1的第一端接收第一电压信号VGL，第一晶体管T1的第二端与第一节点N1连接；本示例实施方式中，在各晶体管均为P型晶体管时，第一电压信号VGL可以为一低电平电压信号；在输入信号SN-1为低电平时，第一晶体管T1导通，第一电压信号VGL通过第一晶体管T1输入至第一节点N1。

第二晶体管T2的控制端和第一端均接收第一时钟信号CK1，第二晶体管T2的第二端与第二节点N2连接；在第一时钟信号CK1为低电平时，第二晶体管T2导通，第一时钟信号CK1通过第二晶体管T2输入至第二节点N2。

第三晶体管T3的控制端与第二节点N2连接，第三晶体管T3的第一端接收输入信号SN-1，第三晶体管T3的第二端与第一节点N1连接；在第二节点N2的电压为低电平时，第三晶体管T3导通，输入信号SN-1通过第三晶体管T3输入至第一节点N1。

第四晶体管T4的控制端与第一节点N1连接，第四晶体管T4的第一端接收第一时钟信号CK1，第四晶体管T4的第二端与第二节点N2连接；在第一节点N1的电压为低电平时，第四晶体管T4导通，第一时钟信号CK1通过第四晶体管T4输入至第二节点N2。

第五晶体管T5的控制端与第二节点N2连接，第五晶体管T5的第一端接收第二电压信号VGH，第五晶体管T5的第二端与信号输出端VOUT连接；本示例实施方式中，在各晶体管均为P型晶体管时，第二电压信号VGH可以为一高电平电压信号；在第二节点N2的电压为低电平时，第五晶体管T5导通，第二电压信号VGH通过第五晶体管T5输入至信号输出端VOUT。由于本示例实施方式中第二电压信号VGH为一高电平电压，因此在第二节点N2的电位为低电平时，可以使得移位寄存器电路输出一高电平信号。

第六晶体管T6的控制端与第一节点N1连接，第六晶体管T6的第一端接收第二时钟信号CK2，第六晶体管T6的第二端与信号输出端VOUT连接；在第一节点N1的电压为低电平时，第六晶体管T6导通，第二时钟信号CK2通过第六晶体管T6输入至信号输出端VOUT。在第六晶体管T6导通时，若第二时钟信号CK2处于高电平，则移位寄存器电路输出一高电平信号；若第二时钟信号CK2处于低电平，则移位寄存器电路输出一低电平信号。

第一电容C1的第一端与第一节点N1连接，第一电容C1的第二端与信号输出端VOUT连接，第一电容C1可以用于存储第一节点N1的电压。第二电容C2的第一端与第二节点N2连接，第二电容C2的第二端接收第二电压信号VGH，第二电容C2可以用于存储第二节点N2的电压。

下面结合图5中的驱动时序图对本示例实施方式中的移位寄存器电路的工作原理加以更详细的说明。参考图5中所示，在本示例实施方式中，第一时钟信号CK1的相位领先第二时钟信号CK21/2个信号周期。第一时钟信号CK1以及第二时钟信号CK2的低电平占空比均为1/2。移位寄存器电路的工作过程可以包括以下阶段：

参考图5以及图6A中所示，在第一阶段t1，第二时钟信号CK2为高电平，输入信号SN-1以及第一时钟信号CK1为低电平；第一晶体管T1以及第二晶体管T2导通。第一电压信号VGL通过第一晶体管T1输入至第一节点N1，向第一电容C1充电。由于第一节点N1的电压为低电平，从而使第四晶体管T4以及第六晶体管T6导通。第一时钟信号CK1通过第二晶体管T2以及第四晶体管T4输入至第二节点N2；本示例实施方式中，输入至第二节点N2的为同一信号，即均为第一时钟信号CK1，自然不会存在节点竞争的问题。由于第二节点N2的电压为低电平，从而使第三晶体管T3以及第五晶体管T5导通。低电平的输入信号SN-1通过第三晶体管T3输入至第一节点N1，使第一节点N1的电压更低。第二电压信号VGH通过第五晶体管T5自信号输出端VOUT输出，第二时钟信号CK2通过第六晶体管T6自信号输出端VOUT输出，由于第二电压信号VGH为高电平，同时该阶段第二时钟信号CK2也为高电平，因此移位寄存器电路输出的为高电平信号。

参考图5以及图6B中所示，在第二阶段t2，输入信号SN-1以及第一时钟信号CK1为高电平，第二时钟信号CK2为低电平；第一晶体管T1以及第二晶体管T2关断。在第一电容C1存储的低电平电压信号作用下，第一节点N1的电压仍为低电平，从而使第四晶体管T4以及第六晶体管T6保持导通。高电平的第一时钟信号CK1通过第四晶体管T4输入至第二节点N2。由于第二节点N2的电压为高电平，从而使第三晶体管T3以及第五晶体管T5关断。第二时钟信号CK2通过第六晶体管T6自信号输出端VOUT输出，由于该阶段第二时钟信号CK2为低电平，因此移位寄存器电路输出的为低电平信号。

参考图5以及图6C中所示，在第三阶段t3，输入信号SN-1以及第二时钟信号CK2为高电平，第一时钟信号CK1为低电平；第一晶体管T1关断，第二晶体管T2导通，低电平的第一时钟信号CK1通过第二晶体管T2输入至第二节点N2，对第二电容C2充电。由于第二节点N2的电压为低电平，从而使第三晶体管T3以及第五晶体管T5导通。高电平的输入信号SN-1通过第三晶体管T3输入至第一节点N1，对第一电容C1的电压进行复位。由于第一节点N1的电压为高电平，从而使第六晶体管T6关断。第二电压信号VGH通过第五晶体管T5自信号输出端VOUT输出，因此移位寄存器电路输出的为高电平信号。

参考图5以及图6D至图6E中所示，在第三阶段t3之后的t4至t5阶段，在第二电容C2存储的低电平电压信号作用下，第二节点N2的电压仍为低电平，从而使第三晶体管T3以及第五晶体管T5保持导通。高电平的输入信号SN-1通过第三晶体管T3输入至第一节点，使第一节点N1的电压保持为高电平，从而使第四晶体管T4以及第六晶体管T6保持关断。第二电压信号VGH通过第五晶体管T5自信号输出端VOUT输出，由于第二电压信号VGH为高电平，因此移位寄存器电路仍输出的为高电平信号。此外，在第一时钟信号CK1为低电平时，第二晶体管T2导通，低电平的第一时钟电压通过第二晶体管T2输入至第二节点N2，从而对第二电容C2进行充电，保持第二节点N2的电压。

本实施例中移位寄存器电路的另外优势就是采用了单一沟道类型的晶体管即全为P型薄膜晶体管。采用全P型薄膜晶体管还具有以下优点，例如更加适用于日益普及的OLED显示面板；例如对噪声抑制力强；例如由于是低电平导通，而充电管理中低电平较容易实现；例如N型薄膜晶体管易受到地面反跳(GroundBounce)的影响，而P型薄膜晶体管仅会受到驱动电压线IRDrop的影响，而一般情况下IRDrop的影响更易消除；例如，P型薄膜晶体管制程简单，相对价格较低；例如，P型薄膜晶体管的稳定性更好等等。因此，采用全P型薄膜晶体管不但可以降低制备工艺的复杂程度和生产成本，而且有助于提升产品质量。当然，如图7中所示，本领域所属技术人员很容易得出本发明所提供的移位寄存器电路可以轻易改成全为N型晶体管；其中，在第一晶体管T1至第六晶体管T6均为N型晶体管时；上述第一电压信号为高电平电压，上述第二电压信号为低电平电压，第一时钟信号CK1以及第二时钟信号CK2的高电平占空比均为1/2。因此并不局限于本示例实施方式中的所提供的实现方式，在此不再赘述。

进一步的，本示例实施方式还提供了一种栅极驱动电路，该栅极驱动电路包括上述的任意一种移位寄存器电路。具体而言，本示例实施方式中栅极驱动电路可以如图8中所示，其包括第一移位寄存器电路SR1、第二移位寄存器电路SR2、第三移位寄存器电路SR3以及第四移位寄存器电路SR4等N个移位寄存器电路(其余更多移位寄存器电路未示出)；本示例实施方式中，第m级移位寄存器电路中输入信号为第m+1级移位寄存器电路的输出信号，第一级移位寄存器电路的第二输入信号可以为一起始信号；其中，m<N。即如图中所示，第一移位寄存器电路SR1中的输入信号可以为一起始信号STV。第二移位寄存器电路SR2中的输入信号可以为第一移位寄存器电路SR1的输出信号。第三移位寄存器电路SR3中的输入信号可以为第二移位寄存器电路SR2的输出信号等等。

继续参考图8，在本公开的一种示例实施方式中，栅极驱动电路还可以包括一时钟信号发生单元(图中未示出)；时钟信号发生单元用于生成相位依次相差1/2个信号周期的第一时钟信号CK1’以及第二时钟信号CK2’。

第一移位寄存器电路SR1中的第一时钟信号CK1以及第二时钟信号CK2分别为时钟信号发生单元生成的第一时钟信号CK1’以及第二时钟信号CK2’；第二移位寄存器电路SR2中的第一时钟信号CK1以及第二时钟信号CK2分别为时钟信号发生单元生成的第二时钟信号CK2’以及第一时钟信号CK1’；第三移位寄存器电路SR3中的第一时钟信号CK1以及第二时钟信号CK2分别为时钟信号发生单元生成的第一时钟信号CK1’以及第二时钟信号CK2’；第四移位寄存器电路SR4中的第一时钟信号CK1以及第二时钟信号CK2分别为时钟信号发生单元生成的第二时钟信号CK2’以及第一时钟信号CK1’。

相比于现有技术中，本示例实施方式中的栅极驱动电路仅需两组时钟信号，因此减少的控制信号的数量，而且可以节省控制信号的布线，从而更有利于实现更窄边框的显示面板。

此外，发明人还对本示例实施方式中移位寄存器以及栅极驱动电路的性能进行了实验验证。如图9中所示，可以看出为本示例实施方式中的单级移位寄存器电路的输出信号波形稳定且正确；此外，第二晶体管以及第四晶体管的漏极电流很小，即不存在节点竞争现象，一方面降低了电路功耗，另一方面可以避免电路失效。

进一步的，本示例实施方式还提供了一种显示面板，该显示面板包括上述的任意一种栅极驱动电路。由于使用的栅极驱动电路具有更小的版图面积，因此该显示面板的有效显示面积可以得以增加，有利于提升显示面板的分辨率；同时，该显示面板的边框可以做的更窄。本示例性实施例中，该显示面板可以为液晶显示面板或者OLED显示面板，在本公开的其他示例性实施例中，该显示面板也可能是PLED(PolymerLight-EmittingDiode，高分子发光二极管)显示面板、PDP(PlasmaDisplayPanel，等离子显示)显示面板等其他平板显示面板，即本示例实施方式中并不特别局限适用范围。

综上所述，本公开的示例实施方式中，利用两个电容和较少的晶体管组成移位寄存器电路，而且包括该移位寄存器电路的栅极驱动电路仅需较少的时钟信号，因此本公开可以使移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的版图面积减小，为实现更高分辨率和更窄边框的显示面板提供了技术支持；同时，由于简化了移位寄存器电路及由移位寄存器电路组成的栅极驱动电路的结构，从而可以简化制备工艺，压缩制备成本。此外，本公开的示例实施方式中的栅极驱动电路不存在节点竞争现象，一方面降低了电路功耗，另一方面可以避免电路失效。

本公开已由上述相关实施例加以描述，然而上述实施例仅为实施本公开的范例。必需指出的是，已揭露的实施例并未限制本公开的范围。相反地，在不脱离本公开的精神和范围内所作的更动与润饰，均属本公开的专利保护范围。

Claims (9)

1.一种移位寄存器电路，其特征在于，包括：

第一晶体管，用于响应输入信号而导通，以将第一电压信号提供至第一节点；

第二晶体管，用于响应第一时钟信号而导通，以将所述第一时钟信号提供至第二节点；

第三晶体管，用于响应所述第二节点的电压信号而导通，以将所述输入信号提供至所述第一节点；

第四晶体管，用于响应所述第一节点的电压信号而导通，以将所述第一时钟信号提供至所述第二节点；

第五晶体管，用于响应所述第二节点的电压信号而导通，以将第二电压信号提供至一信号输出端；

第六晶体管，用于响应所述第一节点的电压信号而导通，以将第二时钟信号提供至所述信号输出端；

第一电容，连接于所述第一节点和所述信号输出端之间；

第二电容，连接于所述第二节点和所述第二电压信号之间。

2.根据权利要求1所述的移位寄存器电路，其特征在于，所述第一晶体管至第六晶体管均分别具有第一端、第二端以及控制端，其中：

所述第一晶体管的控制端接收所述输入信号，所述第一晶体管的第一端接收所述第一电压信号，所述第一晶体管的第二端与所述第一节点连接；

所述第二晶体管的控制端和第一端均接收所述第一时钟信号，所述第二晶体管的第二端与所述第二节点连接；

所述第三晶体管的控制端与所述第二节点连接，所述第三晶体管的第一端接收所述输入信号，所述第三晶体管的第二端与所述第一节点连接；

所述第四晶体管的控制端与所述第一节点连接，所述第四晶体管的第一端接收所述第一时钟信号，所述第四晶体管的第二端与所述第二节点连接；

所述第五晶体管的控制端与所述第二节点连接，所述第五晶体管的第一端接收所述第二电压信号，所述第五晶体管的第二端与所述信号输出端连接；

所述第六晶体管的控制端与所述第一节点连接，所述第六晶体管的第一端接收所述第二时钟信号，所述第六晶体管的第二端与所述信号输出端连接。

3.根据权利要求2所述的移位寄存器电路，其特征在于，所述第一晶体管至所述第六晶体管均为N型晶体管或者均为P型晶体管。

4.根据权利要求3所述的移位寄存器电路，其特征在于，其中：

所述第一时钟信号以及第二时钟信号的高电平占空比均为1/2；所述第一时钟信号和所述第二时钟信号相差1/2个信号周期；或者

所述第一时钟信号以及第二时钟信号的低电平占空比均为1/2；所述第一时钟信号和所述第二时钟信号相差1/2个信号周期。

5.根据权利要求3或4所述的移位寄存器电路，其特征在于，其中：

所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；或者

所述第一电压信号为低电平信号，所述第二电压信号为高电平信号。

6.一种栅极驱动电路，其特征在于，包括根据权利要求1-5任意一项所述的移位寄存器电路。

7.根据权利要求6所述栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的N个所述移位寄存器电路；其中：

第m级移位寄存器电路中所述输入信号为所述第m+1级移位寄存器电路的输出信号；其中，m<N。

8.根据权利要求7所述栅极驱动电路，其特征在于，所述栅极驱动电路还包括一时钟信号发生单元，用于生成相位相差1/2个信号周期的第三时钟信号和第四时钟信号；

第m级移位寄存器电路中的接收的所述第一时钟信号以及第m+1级移位寄存器电路中的接收的所述第二时钟信号为所述第三时钟信号；

第m级移位寄存器电路中的接收的所述第二时钟信号以及第m+1级移位寄存器电路中的接收的所述第一时钟信号为所述第四时钟信号。

9.一种显示面板，其特征在于，包括根据权利要求6-8任意一项所述栅极驱动电路。