WO2015186832A1

WO2015186832A1 - アクティブマトリクス基板及び表示パネル

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Publication number: WO2015186832A1
Application number: PCT/JP2015/066395
Authority: WO
Inventors: 隆之西山; 耕平田中
Original assignee: シャープ株式会社
Priority date: 2014-06-06
Filing date: 2015-06-05
Publication date: 2015-12-10
Also published as: CN106415704B; CN106415704A; US9953605B2; US20170154596A1

Abstract

　アクティブマトリクス基板は、ゲート線群と、ソース線群と、表示領域に配置された画素電極と、表示領域内に形成されるゲート線駆動回路（１１）とを備える。ゲート線駆動回路（１１）は、ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、蓄積配線の電圧に応じてゲート線の電圧レベルを制御する出力部（Ｕ１）と、蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部（Ｕ２）と、制御信号に応じて前記蓄積配線の電圧を所定レベルにする蓄積電圧調整部（Ｕ３）とを有する。出力部（Ｕ１）、蓄積電圧供給部（Ｕ２）、及び、蓄積電調整部（Ｕ３）は、ゲート線に沿って並んで配置され、出力部（Ｕ１）は、蓄積電圧調整部（Ｕ３）に挟まれる位置に配置される。

Description

アクティブマトリクス基板及び表示パネル

　本発明は、アクティブマトリクス基板及び表示パネルに関する。

　従来、矩形のアクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示パネルが知られている。このようなアクティブマトリクス基板の端部を切断すると、端部に設けられたゲートドライバ又はソースドライバが切断されるので、表示パネルが駆動できなくなる。そのため、矩形のアクティブマトリクス基板を切断して、非矩形の異形パネルを作製するのは、困難である。

　そこで、従来の異形パネルは、非矩形の画素領域（表示領域）の縁に沿ってドライバを配置する構成をとることがある。例えば、下記特表２００５―５２８６４４号公報に開示のディスプレイ装置では、非矩形状の外形をなすアレイの外周に沿って行ドライバ回路部と列ドライバ回路部が、交互に配置されている。他の例として、下記米国特許出願公開第２００８／００１８５８３号明細書には、非矩形の外形を持つ表示画素のアレイが基板上に配置された、ディスプレイ装置が開示されている。このディスプレイ装置は、各行の画素に接続される行導線(row conductor)、各列の画素に接続される列導線(column conductor)、及び、各行導線に接続されアレイの外側に引き出される導線（spur）を有する。さらに他の例として、下記特許第５２９９７３０号公報には、画素回路と、画素回路へ走査信号を出力する単位画素との組を、一筆書きの要領で複数組配置して、表示領域のほぼ全領域を形成する表示装置が開示されている。

特表２００５―５２８６４４号公報米国特許出願公開第２００８／００１８５８３号明細書特許第５２９９７３０号公報

　上記従来の構成では、いずれも異形パネルの形状に合わせて、特別に、ドライバを設計する必要がある。そのため、装置の構成及び制御が複雑になる。その結果、製品の製造にかかる費用及び時間が増大する。また、従来の矩形パネルにおいても、アクティブマトリクス基板における配線の一部が切断された場合、パネルの駆動動作に影響がでる。

　本願は、アクティブマトリクス基板における配線の切断による異常動作を抑制することができる構成を開示する。

　本発明の一実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備える。前記ゲート線駆動回路は、前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを制御する出力部と、前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部と、前記制御信号に応じて前記蓄積配線の電圧を所定レベルにする少なくとも２つの蓄積電圧調整部と、を有する。前記出力部、前記蓄積電圧供給部、及び、前記蓄積電調整部は、前記ゲート線に沿って前記第１方向に並んで配置され、前記出力部は、前記第１方向において２つの前記蓄積電圧調整部に挟まれる位置に配置される。

　本願開示によれば、アクティブマトリクス基板における配線の切断による異常動作を抑制することができる。

図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図４は、ゲートドライバ１１の等価回路の一例を示す図である。図５は、図４に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。図６は、図４及び図５に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。図７は、ゲートドライバ１１に配置される出力部Ｕ１、及びｎｅｔＡ引き下げ部Ｕ３の位置関係を示す図である。図８Ａは、図５に示すゲートドライバ１１の切断例を示す図である。図８Ｂは、図５に示すゲートドライバ１１の切断例を示す図である。図９Ａは、図７に示す構成を含まないゲートドライバの切断例を示す図である。図９Ｂは、図７に示す構成を含まないゲートドライバの切断例を示す図である。図１０Ａは、図７に示す構成を含まないゲートドライバの他の切断例を示す図である。図１０Ｂは、図７に示す構成を含まないゲートドライバの他の切断例を示す図である。図１０Ｃは、図７に示す構成を含まないゲートドライバの他の切断例を示す図である。図１１は、ゲートドライバ１１が切断により誤動作する場合の例を示すタイミングチャートである。図１２Ａは、実施形態２におけるゲートドライバ１１の回路ブロックの配置例を示す図である。図１２Ｂは、実施形態２におけるゲートドライバ１１の回路ブロックの配置例を示す図である。図１２Ｃは、実施形態２におけるゲートドライバ１１の回路ブロックの配置例を示す図である。図１２Ｄは、実施形態２におけるゲートドライバ１１の回路ブロックの配置例を示す図である。図１３は、図１２Ａに示す配置の回路構成例を示す図である。図１４Ａは、図１２Ａ及び図１３に示す構成のゲートドライバ１１の左側の切断例を示す図である。図１４Ｂは、図１２Ａ及び図１３に示す構成のゲートドライバ１１の右側の切断例を示す図である。図１５は、アクティブマトリクス基板の切断形態と表示品質への影響を説明するための図である。図１６は、出力部Ｕ１を、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３の両方から挟まれる位置に配置した場合の切断例を示す図である。図１７は、出力部Ｕ１を、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３の両方から挟まれる位置に配置した場合の切断例を示す図である。図１８は、実施形態３のゲートドライバの構成例を示す図である。図１９は、ｎｅｔＢを省略したゲートドライバの回路の一例を示す等価回路図である。図２０は、図１９に示すゲートドライバの動作時の信号波形例を示すタイミングチャートである。図２１は、図１９に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。図２２は、図１９に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。図２３は、本実施形態のゲートドライバを備えたアクティブマトリクス基板の切断例を示す図である。図２４は、実施形態４におけるｎｅｔＡの配置の一例を示す図である。図２５Ａは、出力部Ｕ１のＴＦＴ－Ｆを介して互いに接続されるゲート線とｎｅｔＡとの関係を示す図である。図２５Ｂは、出力部Ｕ１のＴＦＴ－Ｆを介して互いに接続されるゲート線とｎｅｔＡとの関係を示す図である。図２６は、ＴＦＴ－Ｆを介してゲート線ＧＬｎに接続されるｎｅｔＡが、ゲート線ＧＬｎに対して、端子部とは反対側に配置される場合の例を示す図である。図２７Ａは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ３で切断した場合の例を示す図である。図２７Ｂは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ４で切断した場合の例を示す図である。図２７Ｃは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ５で切断した場合の例を示す図である。図２７Ｄは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ６で切断した場合の例を示す図である。図２７Ｅは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ７で切断した場合の例を示す図である。図２７Ｆは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ８で切断した場合の例を示す図である。図２７Ｇは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ９で切断した場合の例を示す図である。図２７Ｈは、図２５の構成を含むアクティブマトリクス基板を、切断線ｓ１０で切断した場合の例を示す図である。図２８は、実施形態５におけるＴＦＴ－Ａと、制御信号線１７との配置例を示す図である。図２９は、ドライバ配置領域の一例を示す図である。図３０は、表示領域ＡＡ及びドライバ配置領域の一例を示す図である。図３１は、ＴＦＴに接続される制御信号線の分岐がＴＦＴより外側にあり、制御線がＴＦＴの端子部とは反対側に接続される構成を示す図である。

　本発明の一実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備える。前記ゲート線駆動回路は、前記ゲート線の電圧レベル制御するための電圧を蓄積する蓄積配線と、前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを制御する出力部と、前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部と、前記制御信号に応じて前記蓄積配線の電圧を所定レベルにする少なくとも２つの蓄積電圧調整部と、を有する。前記出力部、前記蓄積電圧供給部、及び、前記蓄積電調整部は、前記ゲート線に沿って前記第１方向に並んで配置され、前記出力部は、前記第１方向において２つの前記蓄積電圧調整部に挟まれる位置に配置される。

　上記構成においては、ゲート線駆動回路が、表示領域内に配置される。すなわち、ゲート線駆動回路を、表示領域の外形をなす辺の外側に設ける必要がない。そのため、表示領域の外形の形状の設計自由度が高まる。また、ゲート線駆動回路の出力部、蓄積電圧供給部、及び、蓄積電調整部が、ゲート線に沿って並んで配置される。出力部は、第１方向において２つの蓄積電圧調整部に挟まれるように配置される。これにより、ゲート線駆動回路の一部が切断された場合でも、ゲート線駆動回路の異常動作が起こりにくくなる。そのため、アクティブマトリクス基板における配線の切断による異常動作を抑制することができる。

　例えば、出力部を挟むように配置された蓄積電圧調整部の一方が切断されても、他方の蓄積電圧調整部が残っているので、正常動作が可能である。出力部又は蓄積電圧供給部が切断されてその機能が損なわれた場合、いずれかの蓄積電圧調整部が残っているため、ゲート線駆動回路は、正常に動作を停止することができる。この場合、ゲート線にゲート線駆動回路から誤った信号が出力されることはない。

　上記アクティブマトリクス基板において、前記ゲート線駆動回路は、前記蓄積電圧供給部を少なくとも２つ有してもよい。前記出力部は、前記第１方向において、２つの前記蓄積電圧供給部に挟まれる位置に配置することができる。これにより、出力部を挟む蓄積電圧供給部の一方が切断されても、他方の蓄積電圧供給部が残るので、正常動作を継続できる。そのため、より多様な切断パターンに対して正常動作を保つことが可能になる。

　上記アクティブマトリクス基板において、前記蓄積配線は、前記ゲート線に沿って前記第１方向に延びて形成され、前記蓄積配線に、複数の前記ゲート線駆動回路が接続される構成とすることができる。これにより、蓄積配線の延びる方向に、複数のゲート線駆動回路を分散させて配置することができる。そのため、蓄積配線の一部が切断されても、複数のゲート線駆動回路のうち一部により、正常動作を継続できる可能性が高い。その結果、切断によるゲート線駆動回路の誤動作がより起こりにくくなる。

　上記アクティブマトリクス基板は、前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、前記ゲート線駆動回路が配置されるドライバ配置領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備えてもよい。前記ゲート線駆動回路は、前記制御信号線に接続されるスイッチング素子を有し、前記スイッチング素子は、前記制御信号線から分岐して前記ドライバ配置領域の内側から外側へ向かって延びる線と、ドライバ配置領域の内側又は前記第１端子部側において接続される構成とすることができる。

　この構成において、ドライバ配置領域を通る切断線より外側が切り取られた場合は、スイッチング素子が切り離され、制御信号線が残りやすい。また、切断線より内側が切り取られた場合、出力部がドライバ配置領域において蓄積電圧調整部に挟まれているため、切断により出力部が切り取られる可能性が高い。そのため、切断後に、制御信号によるスイッチング素子の誤作動が他の配線へ影響を及ぼすことが起こりにくくなる。すなわち、切断による異常動作がより起こりにくくなる。

　本発明の実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備える。前記ゲート線駆動回路は、前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを制御する出力部と、前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部と、前記制御信号に応じて前記蓄積配線の電圧を所定レベルにする蓄積電圧調整部と、を有する。前記蓄積配線は、前記ゲート線に沿って前記第１方向に延びて形成され、前記蓄積配線に、複数の前記ゲート線駆動回路が接続される。この構成によっても、蓄積配線の延びる方向に、複数のゲート線駆動回路を分散させて配置することができる。そのため、切断によるゲート線駆動回路の誤動作がより起こりにくくなる。

　上記アクティブマトリクス基板は、前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、前記第１端子部と同じ辺に設けられ、前記ソース線群に接続される第２端子部と、をさらに備えることができる。

　上記構成により、各ゲート線の電圧を、表示領域内に形成されているゲート線駆動部により、額縁領域の１辺に設けられた第１端子部から供給される制御信号に応じて順次制御することができる。また、各ソース線には、第１端子部と同じ辺に設けられた第２端子部からデータ信号が供給される。従って、ゲート線駆動回路とゲート線とを接続するための配線を額縁領域に沿って形成する必要がない。また、額縁領域の１辺からデータ信号と制御信号がソース線とゲート線駆動部にそれぞれ供給されるため、他の辺について狭額縁化を図ることができる。その結果、アクティブマトリクス基板のデザイン等の設計の自由度を向上させることができる。

　上記アクティブマトリクス基板は、前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備えることができる。この場合、前記ゲート線に前記出力部を介して接続される前記蓄積配線は、前記ゲート線と、前記第１端子が設けられる辺との間に配置される。これにより、蓄積配線、ゲート線及び制御信号線を通る切断線で、これらが切断されたとしても、蓄積配線からゲート線へ、制御信号線の影響による誤信号が流れにくくなる。そのため、切断による異常動作がより起こりにくくなる。

　前記出力部は、前記蓄積配線と前記ゲート線との間に接続されるスイッチング素子を含み、当該スイッチング素子の電極の外形の１つの辺が、前記蓄積配線の延びる方向に沿うように、当該スイッチング素子の電極と前記蓄積配線が接続される構成とすることができる。すなわち、スイッチング素子と前記蓄積配線との接続配線に分岐は含まない構成とすることができる。これにより、スイッチング素子と蓄積配線との接続配線が切断され、スイッチング素子の端子がフローティング電位になる事態が起こりにくくなる。そのため、切断による異常動作がより起こりにくくなる。

　上記アクティブマトリクス基板は、前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備えることができる。この場合、前記ゲート線駆動回路は、前記制御信号線に接続されるスイッチング素子を有し、前記スイッチング素子は、前記制御信号線の前記第２方向に延びる線から分岐して前記表示領域の内側から外側へ向かって延びる線と、表示領域の内側又は前記第１端子部側において接続される構成とすることができる。

　この構成において、スイッチング素子の周辺を通る分断線により切断された場合、制御信号線とスイッチング素子の間が切断されるか、スイッチング素子と制御信号線以外の接続が切断された状態となる。そのため、切断後に表示領域の内側に残る部分では、制御信号によるスイッチング素子の誤作動が他の配線へ影響を及ぼすことが起こりにくくなる。そのため、切断による異常動作がより起こりにくくなる。

　前記ゲート線群のうち、少なくとも一部のゲート線群は、前記表示領域において前記ゲート線が延伸する第１方向の幅の最大長より短くすることができる。これにより、非矩形の異形パネルが実現できる。

　本発明の一実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備える。前記ゲート線駆動回路は、前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、前記蓄積配線と前記ゲート線との間に接続され、前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを切り替える第１スイッチング素子を含む出力回路と、前記蓄積配線と、他のゲート線との間に接続され、前記他のゲート線から入力される信号に応じて前記蓄積配線の電圧を変化させる第２スイッチング素子を含む蓄積電圧供給回路と、前記制御信号を供給する制御信号線と前記蓄積配線との間に接続され、前記制御信号に応じて蓄積配線の電圧を所定レベルにする第３スイッチング素子を含む少なくとも２つの蓄積電圧調整回路と、を有する。前記出力回路、前記蓄積電圧供給回路、及び、前記蓄積電調整回路は、前記ゲート線に沿って前記第１方向に並んで配置され、前記出力回路は、前記第１方向において２つの前記蓄積電圧調整回路に挟まれる位置に配置される。

　本発明の一実施形態におけるアクティブマトリクス基板は、前記ゲート線群と、前記線群と、前記画素電極と、前記ゲート線駆動回路と、を備える。前記ゲート線駆動回路は、前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、前記蓄積配線と前記ゲート線との間に接続され、前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを切り替える第１スイッチング素子を含む出力回路と、前記蓄積配線と、他のゲート線との間に接続され、前記他のゲート線から入力される信号に応じて前記蓄積配線の電圧を変化させる第２スイッチング素子を含む蓄積電圧供給回路と、前記制御信号を供給する制御信号線と前記蓄積配線との間に接続され、前記制御信号に応じて蓄積配線の電圧を所定レベルにする第３スイッチング素子を含む蓄積電圧調整回路と、を有する。前記出力回路、前記蓄積電圧供給回路、及び、前記蓄積電調整回路は、前記ゲート線に沿って前記第１方向に並んで配置され、前記出力回路は、前記第１方向において２つの前記蓄積電圧調整回路に挟まれる位置に配置される。前記蓄積配線は、前記ゲート線に沿って前記第１方向に延びて形成される。前記蓄積配線に、複数の前記ゲート線駆動回路が接続される。

　上記構成においては、ゲート線駆動回路が、表示領域内に配置される。そのため、表示領域の外形の形状の設計自由度が高まる。また、ゲート線駆動回路の出力回路、蓄積電圧供給回路、及び、蓄積電調整回路が、ゲート線に沿って並んで配置される。出力回路は、第１方向において２つの蓄積電圧調整回路に挟まれるように配置される。これにより、ゲート線駆動回路の一部が切断された場合でも、ゲート線駆動回路の異常動作が起こりにくくなる。

　上記アクティブマトリクス基板と、対向基板と、上記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、を備える表示パネルも、本発明の実施形態に含まれる。

　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。

　＜実施形態１＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。

　図１に示すように、表示パネル２は、紙面において左右の上端部分が円弧状に形成されている。すなわち、表示パネル２の基板に垂直な方向から見た外形は、非矩形である。表示パネル２のアクティブマトリクス基板２０ａは、ソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述のゲートドライバ（ゲート線駆動回路の一例）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。

　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。図２に示すように、アクティブマトリクス基板２０ａにおける左右の上端部分は円弧状に形成されている。すなわち、アクティブマトリクス基板２０ａの基板面に垂直な方向から見た外形は、非矩形である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までゲート線１３Ｇ群が一定の間隔で略平行に形成されている。ゲート線１３Ｇ群のうち、円弧状の部分に形成された一部のゲート線群１３Ｇ＿ａは、アクティブマトリクス基板２０ａにおけるゲート線の最大長より短い。また、ゲート線の最大長は、アクティブマトリクス基板２０ａにおけるＸ軸方向の幅の最大長ｌｍａｘと略同じにすることができる。例えば、ゲート線群１３Ｇ＿ａ以外のゲート線群１３Ｇ＿ｂは、最大長ｌｍａｘより短いか、又は、略同じ長さにすることができる。

　また、図２に示すように、ゲート線１３Ｇ群と交差するようにソース線１５Ｓ群が形成されている。ゲート線１３Ｇ群は、行方向（横方向）に延びて形成され、ソース線１５Ｓ群は、列方向（縦方向）に延びて形成される。これにより、ゲート線１３Ｇ群とソース線１５Ｓ群は行列状に配置される。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、全画素領域が表示パネル２の表示領域となる。すなわち、画素により画像が表示される領域が表示領域となる。各画素には、ゲート線１３Ｇとソース線１５Ｓとに接続された画素電極が設けられる。

　図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図３の例に示すように、ゲート線１３Ｇの間、つまり、表示領域内には、ゲートドライバ１１が形成されている。ゲートドライバ１１は、表示領域の外側から供給される制御信号に応じて、ゲート線１３Ｇの電圧レベルを制御するゲート線駆動回路の一例である。この例では、ＧＬ１、ＧＬ２、…、ＧＬＫのゲート線１３Ｇには、４つのゲートドライバ１１がそれぞれ接続されており、ＧＬＮ－ｍ～ＧＬＮのゲート線１３Ｇには、２つのゲートドライバ１１がそれぞれ接続されている。

　アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の側の額縁領域には、端子部１２ｇ（第１端子部の一例）が形成されている。端子部１２ｇは、制御回路４及び電源５と接続されている。端子部１２ｇは、制御回路４及び電源５から出力される制御信号を受け取る。制御信号には、例えば、クロック信号（ＣＫＡ、ＣＫＢ）、リセット信号又は電源電圧信号等が含まれる。端子部１２ｇに入力されたクロック信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の制御信号は、配線１５Ｌ１を介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される制御信号に応じて、接続されているゲート線１３Ｇに対し、選択又は非選択の状態を示す選択信号を出力する。

　また、各段のゲート線１３Ｇに接続されたゲートドライバ１１は、前段のゲート線１３Ｇに接続されている。これにより、各段のゲートドライバ１１は、前段のゲート線１３Ｇからの選択信号をセット信号として受け取ることができる。すなわち、各段のゲートドライバ１１は、接続されたゲート線に選択信号を出力するとともに、次段のゲート線１３Ｇにセット信号を出力することができる。以下の説明では、一のゲート線１３Ｇに選択信号を出力する動作を、ゲート線１３Ｇの駆動と呼ぶことがある。

　また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の額縁領域には、ソースドライバ３と各ソース線１５Ｓとを接続する端子部１２ｓ（第２端子部）が、形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。

　図３に示すように、本実施形態では、表示領域内において、ＧＬ１～ＧＬＮの各ゲート線１３Ｇに対し、複数のゲートドライバ１１が接続されている。同一のゲート線１３Ｇに接続されている複数のゲートドライバ１１は同期しており、１本のゲート線１３Ｇがこれらゲートドライバ１１により同時に駆動される。本実施形態では、ゲートドライバ１１の各々が１本のゲート線１３Ｇを駆動する負荷が略均等となるように、略等間隔にゲート線１３Ｇに接続されている。

　（ゲートドライバ１１の構成）
　ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬｎ－１とＧＬのゲート線１３Ｇ間に配置され、ＧＬｎのゲート線１３Ｇを駆動する１つのゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ－Ａ～ＴＦＴ－Ｊと、キャパシタＣｂｓｔと、配線ｎｅｔＡ，ｎｅｔＢとを有する。ここで、ｎｅｔＡは、ゲート線１３Ｇへ印加する電圧を蓄積するための蓄積配線の一例である。ゲートドライバ１１は、回路ブロックとして、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、及び、ＧＬ引き下げ部Ｕ４を含む。

　出力部Ｕ１は、蓄積配線の一例であるｎｅｔＡの電圧に応じてゲート線ＧＬｎの電圧レベルを制御する。出力部Ｕ１は、ｎｅｔＡとゲート線ＧＬｎとの間に接続されるＴＦＴ－Ｆ（第１スイッチング素子の一例）を含む。また、本例では、出力部Ｕ１は、ゲート線ＧＬｎとｎｅｔＡとの間に接続されるキャパシタＣｂｓｔを含む。キャパシタＣｂｓｔ及びＴＦＴ－Ｆにより、ゲート線ＧＬｎの電圧レベルを制御するための電圧をｎｅｔＡに蓄積することができる。ＴＦＴ－Ｆは、ｎｅｔＡに蓄積される電圧に応じてゲート線ＧＬｎの電圧レベルを制御する。そのため、出力部Ｕ１は、ゲート線ＧＬｎへ印加する電圧信号を充電する最終バッファということもできる。また、出力部Ｕ１は、ゲート線ＧＬｎとｎｅｔＡとの間に接続されたスイッチング素子及びキャパシタを含む出力回路ということもできる。図４に示す例では、ＴＦＴ－Ｆのゲートは、ｎｅｔＡに、ドレインは、クロック信号ＣＫＡを供給する制御信号線に、ソースは、ゲート線ＧＬｎに接続される。

　ｎｅｔＡ引き上げ部Ｕ２は、前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部の一例である。ｎｅｔＡ引き上げ部Ｕ２は、ｎｅｔＡと、前段のゲート線ＧＬｎ－１との間に接続され、前段のゲート線ＧＬｎ－１から入力される信号に応じてｎｅｔＡの電圧を変化させるＴＦＴ－Ｂ（第２スイッチング素子の一例）を含む。本例では、ＴＦＴ－Ｂのゲートとドレインは、前段のゲート線ＧＬｎ－１と接続され（ダイオード接続）、ＴＦＴ－ＢのソースはｎｅｔＡに接続されている。これにより、ｎｅｔＡ引き上げ部Ｕ２は、前段のゲート線ＧＬｎ－１の選択信号を受けたタイミングで、ｎｅｔＡに、ゲート線ＧＬへ印加するための電圧を充電することができる。このように、ｎｅｔＡ引き上げ部Ｕ２は、ゲート線ＧＬｎに選択状態のレベル（本例ではハイレベル）の電圧を印加するための電圧を、ｎｅｔＡへ蓄積する充電回路ということもできる。

　ｎｅｔＡ引き下げ部Ｕ３は、制御信号に応じてｎｅｔＡの電圧を所定レベルにする蓄積電圧調整部の一例である。ｎｅｔＡ引き下げ部Ｕ３は、ＣＫＡ，ＣＫＢ，ＶＳＳ等の制御信号を供給する制御信号線とｎｅｔＡとの間に接続され、制御信号に応じて蓄積配線の電圧を所定レベルにするためのＴＦＴ－Ａ、ＴＦＴ－Ｃ、ＴＦＴ－Ｇ、ＴＦＴ－Ｈ、ＴＦＴ－Ｉ、ＴＦＴ－Ｊ（第３スイッチング素子の一例）を含む。

　図４に示す例では、ｎｅｔＡ引き下げ部Ｕ３は、ゲート線ＧＬｎの電圧を、選択状態のレベルから非選択状態のレベルへ適切なタイミングで戻すために、ｎｅｔＡの電圧を制御する回路である。そのため、ｎｅｔＡ引き下げ部Ｕ３は、ｎｅｔＡと所定レベル（ローレベル）の電源電圧信号ＶＳＳを供給する制御信号線との間に接続されたＴＦＴ－Ｃと、クロック信号ＣＫＡ，ＣＫＢ及び前段のゲート線ＧＬｎ－１からのセット信号に基づいて、ＴＦＴ－Ｃのオン／オフを制御する信号を生成するＴＦＴ－Ｇ，Ｈ，Ｉ，Ｊを含んでいる。また、電源電圧信号ＶＳＳを供給する制御信号線とｎｅｔＡとの間に接続され、リセット信号の制御信号線に従って、ｎｅｔＡへ電源電圧信号ＶＳＳを供給するＴＦＴ－Ａも、ｎｅｔＡ引き下げ部Ｕ３に含まれる。

　具体的には、ＴＦＴ－Ｃのゲートは、配線ｎｅｔＢに接続される。ＴＦＴ－ＧのソースはｎｅｔＢに接続され、ゲートとドレインは、クロック信号ＣＫＢを供給する制御信号線に接続される（ダイオード接続）。ＴＦＴ－Ｈは、ドレインが、ｎｅｔＢに接続され、ゲートがクロック信号ＣＫＡの制御信号線に、ソースが、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｉのドレインは、ｎｅｔＢに接続され、ゲートは、リセット信号ＣＬＲを供給する制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｊのドレインは、ｎｅｔＢに接続され、ゲートは、前段のＧＬｎ－１に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。

　ＧＬ引き下げ部Ｕ４は、制御信号に応じてゲート線ＧＬｎの電圧を所定レベルにする回路である。本例では、ＧＬ引き下げ部Ｕ４は、制御信号に基づいて、ゲート線ＧＬｎの電圧を、非選択状態のレベルにする。そのため、ＧＬ引き下げ部Ｕ４は、ゲート線ＧＬｎと、所定レベル（ローレベル）の電源電圧信号ＶＳＳの制御信号線との間に設けられるＴＦＴ－Ｅ及びＴＦＴ－Ｄを有する。

　ＴＦＴ－Ｅのドレインは、ゲート線ＧＬｎに、ゲートは、リセット信号ＣＬＲの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｄのドレインは、ゲート線ＧＬｎに、ゲートは、クロック信号ＣＫＢの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。

　なお、図４に示す図では、１つのｎｅｔＡ引き下げ部Ｕ３の等価回路が描かれているが、本実施形態のゲートドライバ１１では、図４に示すｎｅｔＡ引き下げ部Ｕ３の回路が、少なくとも２つｎｅｔＡに接続される。すなわち、１つゲートドライバ１１には、２つのｎｅｔＡ引き下げ部Ｕ３が含まれる。

　本実施形態では、クロック信号ＣＫＡの位相とクロック信号ＣＫＢの位相は、互いに逆になっている。そして、各段のゲート線のゲートドライバ１１のクロック信号の位相と、隣の段のゲート線のゲートドライバ１１のクロック信号の位相も、互いに逆になっている。そのため、例えば、ＧＬｎ＋１のゲート線のゲートドライバ１１は、図４に示す構成において、ＣＫＡ、とＣＫＢを入れ替えた構成となる。具体的には、ＧＬｎのゲートドライバのうち、ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、及びＴＦＴ－Ｇのそれぞれに供給されるクロック信号は、隣接するＧＬｎ＋１のゲートドライバのこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。

　リセット信号ＣＬＲは、例えば、ゲート線の走査開始前に一定期間、Ｈレベルとすることができる。この場合、１垂直期間ごとに、リセット信号ＣＬＲがＨレベルになる。リセット信号ＣＬＲがＨレベルになることにより、ｎｅｔＡ及びゲート線ＧＬをＬレベル（電源電圧信号ＶＳＳのレベル）にリセットする。また、１垂直期間の初め、１段目のゲート線ＧＬ１に対しては、信号Ｓとして、ＧＳＰ（ゲートスタートパルスgate start pulse）が入力される。

　（表示領域における配置例）
　図５は、図４に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。図５に示す例では、ソース線１５Ｓに並行して、制御信号（ＶＳＳ，ＣＬＲ、ＣＫＡ、ＣＫＢ）を供給する制御信号線が配置される。ｎｅｔＡ及びｎｅｔＢは、ゲート線ＧＬと同じ方向に延びて形成される。１つのゲートドライバ１１に含まれるＴＦＴ－Ａ～Ｊ及びキャパシタＣｂｓｔは、１本のゲート線ＧＬに沿って並んで配置される。本例では、ゲート線ＧＬに沿って並ぶ１行の画素群と重なる位置に、ゲートドライバ１１のＴＦＴ－Ａ～Ｊ及びキャパシタＣｂｓｔが分散して配置される。

　図５に示す例では、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３は、順に、ゲート線ＧＬｎに沿って並んで配置される。１つのゲートドライバ１１は、２つのｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、及びｎｅｔＡ引き上げ部Ｕ２を少なくとも含む。２つのｎｅｔＡ引き下げ部Ｕ３の間に、出力部Ｕ１及びｎｅｔＡ引き上げ部Ｕ２が配置される。すなわち、出力部Ｕ１は、ゲート線ＧＬｎの延びる方向においてｎｅｔＡ引き下げ部Ｕ３に挟まれている。

　図５に示す例では、出力部Ｕ１には、複数の画素にそれぞれ配置される複数のＴＦＴ－Ｆが含まれる。なお、ＴＦＴ－Ｆの数は、図５に示す例に限られない。出力部Ｕ１が形成される画素列の両隣の画素に、ＴＦＴ－Ｆに接続されるｎｅｔＡが出力部Ｕ１から延びて形成される。出力部Ｕ１の画素の右の画素において、ｎｅｔＡ引き上げ部Ｕ２のＴＦＴ－ＢがｎｅｔＡに接続されて配置される。このｎｅｔＡ引き上げ部Ｕ２の右の画素に、ｎｅｔＡがさらに延びて形成される。ｎｅｔＡ引き上げ部Ｕ２より右の画素において、ｎｅｔＡに接続された、ｎｅｔＡ引き下げ部Ｕ３のＴＦＴ－Ａ及びＴＦＴ－Ｃが配置される。ＴＦＴ－ＣにはｎｅｔＢが接続され、このｎｅｔＢは、さらに右の画素に配置されるｎｅｔＡ引き下げ部Ｕ３のＴＦＴ－Ｈ、ＴＦＴ－Ｇ、ＴＦＴ－Ｉ、ＴＦＴ－Ｊに接続される。

　出力部Ｕ１の画素の左の画素において、出力部Ｕ１から延びるｎｅｔＡに、ｎｅｔＡ引き下げ部Ｕ３のＴＦＴ―Ａ及びＴＦＴ－Ｃが接続される。このＴＦＴ－ＣにはｎｅｔＢが接続され、このｎｅｔＢは、さらに左の画素に配置されるｎｅｔＡ引き下げ部Ｕ３のＴＦＴ－Ｈ、ＴＦＴ－Ｇ、ＴＦＴ－Ｉ、ＴＦＴ－Ｊに接続される。

　（動作例）
　図６は、図４及び図５に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。以下の説明では、信号のレベルとしてのローレベル（low level）をＬレベルと称し、ハイレベル（high level）をＨレベルと称する。図６の時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）がＴＦＴ－Ｈのゲート及びＴＦＴ－Ｆのドレインに入力され、Ｈレベルのクロック信号（ＣＫＢ）がＴＦＴ－Ｇのゲート及びＴＦＴ－Ｄのゲートに入力される。これにより、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。また、ＴＦＴ－ＣとＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、ゲート線ＧＬｎへは、Ｌレベルの電位が出力される。

　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｇがオフ状態となり、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ－ＣとＴＦＴ－Ｄがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、ゲート線ＧＬｎはＬレベルの電位を維持する。

　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、前段のゲート線ＧＬｎ－１を介してセット信号ＳがＴＦＴ－Ｂのゲート及びドレインに入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｊがオン状態となり、ＴＦＴ－Ｇがオン状態、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢがＬレベルに維持された状態となる。ＴＦＴ－ＣとＴＦＴ－Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｄはオン状態となっているため、ゲート線ＧＬｎの電位はＬレベルとなる。

　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｆがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。ｎｅｔＡとゲート線ＧＬｎとの間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆのドレインの電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ－ＧとＴＦＴ－Ｊがオフ状態、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ－Ｃはオフ状態であるためｎｅｔＡの電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位がゲート線ＧＬｎに出力される。これにより、ゲート線ＧＬｎは、選択された状態となり、次段のゲート線ＧＬｎ＋１のゲートドライバ１１に、セット信号Ｓが出力される。

　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ－Ｃはオン状態となりｎｅｔＡはＬレベルに充電される。この間、ＴＦＴ－Ｄがオン状態、ＴＦＴ－Ｆがオフ状態となるため、ゲート線ＧＬｎへＬレベルの電位が出力され、ゲート線ＧＬｎは、Ｌレベルに充電される。ゲート線ＧＬｎは、非選択状態に戻る。

　液晶表示装置１は、各ゲート線１３Ｇに接続されている複数のゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。本実施形態では、表示領域内において、１本のゲート線１３Ｇを駆動する複数のゲートドライバ１１がゲート線１３Ｇ間に形成されている。そのため、表示パネル２の外形の幅に応じて、ゲート線１３Ｇの長さが決められている場合でも、各々のゲート線１３Ｇは、表示領域内のゲートドライバ１１から出力されるセット信号によって順次選択される。

　また、各ゲートドライバ１１に対して供給されるクロック信号や電源電圧信号等の制御信号は、表示パネル２において、ソースドライバ３が設けられている１辺の側から入力される。そのため、ソースドライバ３が設けられていない他の３辺の額縁領域について狭額縁化を図ることができ、ゲートドライバ１１の配置によって表示パネル２の外形のデザインが制限されず、設計の自由度を向上させることができる。

　（ゲートドライバの回路ブロック配置による効果）
　本実施形態では、図５及び図７に示すように、ゲートドライバ１１において、出力部Ｕ１が、ｎｅｔＡ引き下げ部Ｕ３に挟まれるよう配置される。これにより、ゲートドライバ１１の一部が切断された場合のドライバの異常動作が発生しにくくなる。この効果について、以下に具体例を挙げて説明する。図８Ａ及び図８Ｂは、図５に示すゲートドライバ１１の切断例を示す図である。

　まず、図８Ａにおける切断線ｓ１によりｎｅｔＡ引き下げ回路Ｕ３の一部を切断し、切断線ｓ１の左側を切り離して右側を残した場合について説明する。この場合、出力部Ｕ１の左のｎｅｔＡ引き下げ回路Ｕ３の機能が損なわれても、出力部Ｕ１の右のｎｅｔＡ引き下げ回路Ｕ３が残る。そのため、ｓ１による分断後もゲートドライバ１１は、正常に動作する。

　出力部Ｕ１を横切る切断線ｓ２により切断された場合、出力部Ｕ１に含まれるＴＦＴ－Ｆの一部が切り離され、ＴＦＴ－Ｆの残りとキャパシタＣｂｓｔは残る。この場合、最終バッファとして機能する回路が残るので、正常な動作が継続される。切断線ｓ３により切断された場合、全てのＴＦＴ－ＦとキャパシタＣｂｓｔが切り離されるので、最終バッファの機能は停止する。その結果、ゲート線ＧＬｎに信号が入力されなくなり、ゲートドライバ１１は正常に動作を停止する。このように、図８Ａに示す構成においては、切断線を左から右へ移動させていった場合、出力部Ｕ１の機能が停止するまでは、ゲートドライバ１１は、正常な動作を継続し、出力部Ｕ１の機能が停止すると、正常に動作を停止することができる。

　図８Ｂの切断線ｓ４により、出力部Ｕ１の右のｎｅｔＡ引き下げ部Ｕ３の一部が取り除かれた場合、出力部Ｕ１の左のｎｅｔＡ引き下げ部Ｕ３は残る。そのため、ゲートドライバ１１は、正常な動作を継続する。切断線ｓ５により、出力部Ｕ１とｎｅｔＡ引き上げ部Ｕ２との間が切断された場合、ゲートドライバ１１の出力は正常に停止する。この場合、ゲートドライバ１１は、並列している他のゲートドライバ１１に影響を与えることはない。このように、右から左へ切断線を移動させていった場合も、ｎｅｔＡ引き上げ部Ｕ２の機能が損なわれるまでは、ゲートドライバ１１は、正常動作を継続し、ｎｅｔＡ引き上げ部Ｕ２の動作が停止すると、正常に停止する。

　ゲートドライバ１１において、図７に示すように、出力部Ｕ１の回路の両側からｎｅｔＡ引き上げ部の回路を接続することで、切断に対して耐え得る構成が実現できる。例えば、ゲートドライバ１１の左右どちらから除去していっても、ゲートドライバ１１の異常動作が発生しないような構成が実現できる。そのため、矩形のアクティブマトリクス基板に、図７の構成を含むゲートドライバ１１を形成した後、アクティブマトリクス基板の端部を切断して、必要に応じた形状に変えることができる。例えば、図２に示すような非矩形の表示パネルは、矩形のパネルを切断することにより、作製することができる。そのため、矩形のアクティブマトリクス基板を作製する場合と同じ設定及び設備を用いて、非矩形のアクティブマトリクス基板を作製することができる。ひいては、非矩形の表示パネルを製造する際の費用及び時間を少なくすることができる。

　なお、図７に示す構成において、出力部Ｕ１とｎｅｔＡ引き下げ部Ｕ３との間に他の回路、例えば、ｎｅｔＡ引き上げ部Ｕ２又はＧＬ引き下げ部Ｕ４が配置されている場合も、上記の効果を得ることはできる。

　図９Ａ及び図９Ｂは、図７に示す構成を含まないゲートドライバの切断例を示す図である。図９Ａ及び図９Ｂでは、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、及びＧＬ引き下げ部Ｕ４が右から順に並んで配置される。図９Ａに示すように、切断線ｓ６で出力部Ｕ１のＴＦＴ－Ｆの一部を切り離した場合は、ゲートドライバは正常な動作を継続する。さらに内側に進んだ切断線ｓ７により、出力部Ｕ１の最終バッファとして機能するＴＦＴ－Ｆが全て切り離された場合、ゲートドライバは、正常に動作を停止する。

　図９Ｂに示すように、ｎｅｔＡ引き下げ部Ｕ３を横切る切断線ｓ８により、ｎｅｔＡ引き下げ部Ｕ３の機能が損なわれた場合、出力部Ｕ１の最終バッファのＴＦＴ－Ｆのゲートの電位が下がらなくなり、ゲート線にクロック信号が漏れ、異常動作する事態が起こり得る。このように、図７に示す構成を有しない場合、切断によるゲートドライバの異常動作が起こりやすくなる。

　図１０Ａ、図１０Ｂ及び図１０Ｃは、図７に示す構成を含まないゲートドライバの他の切断例を示す図である。図１０Ａ～図１０Ｃに示すように、出力部より内側にｎｅｔＡ引き下げ部が配置された構成のゲートドライバを分断すると、異常動作をする可能性が高くなる。

　図１０Ａに示す例では、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、及び、ｎｅｔＡ引き上げ部Ｕ２が順に並んで配置される。これらのうち、左のｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、及び、ｎｅｔＡ引き下げ部Ｕ３が切り離されると、ｎｅｔＡの電位がＨレベルになったままとなり、誤作動する可能性が高い。

　図１０Ｂに示す例では、出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、及び、出力部Ｕ１が順に並んで配置される。これらのうち、左の出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３が切り離されると、ｎｅｔＡと他の信号の容量結合により、ｎｅｔＡがＨレベルになり、誤作動する可能性が高い。

　図１０Ｃに示す例では、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、及び、出力部Ｕ１が順に並んで配置される。これらのうち、左の出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３が切り離されると、ｎｅｔＡの電位がＨレベルになったままとなり、誤作動する可能性が高い。

　図１１は、ゲートドライバ１１が切断により誤動作する場合の例を示すタイミングチャートである。図１１は、図４に示す回路構成において、ｎｅｔＢとＴＦＴ－Ｃのゲートとの間が切断された場合の動作例を示す。図１１において点線は、正常動作時の波形を示す。図１１に示す例では、Ｘ１で示される部分では、ｎｅｔＡの電位はＬレベルとなるべきところ、ＴＦＴ－Ｃが動作しないため、ｎｅｔＡがＬレベルにならない。そのためＴＦＴ－Ｆがオフにならず、Ｘ２で示される時点で、クロック信号（ＣＫＡ）が、そのままゲート線ＧＬ（１０）に漏れてしまう。また、Ｘ３で示される時点で、クロック信号（ＣＫＢ）が、そのまま次段のゲート線ＧＬ（１１）に漏れる。

　＜実施形態２＞
　実施形態２は、実施形態１の液晶表示装置１におけるゲートドライバ１１の回路ブロックの配置の変形例である。図１２Ａ、図１２Ｂ、図１２Ｃ及び図１２Ｄに、本実施形態におけるゲートドライバ１１の回路ブロックの配置例を示す。図１２Ａ～図１２Ｄに示す例では、いずれも、出力部Ｕ１が、ｎｅｔＡ引き下げ部Ｕ３及びｎｅｔＡ引き上げ部Ｕ２の両方に挟まれる位置に配置されている。すなわち、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３が並ぶ方向において、出力部Ｕ１の両側に、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３が配置される。

　図１２Ａに示す例では、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３が、順に並んでいる。図１２Ｂに示す例では、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２が、順に並んでいる。図１２Ｃに示す例では、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、が、順に並んでいる。図１２Ｄに示す例では、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３が、順に並んでいる。図１２Ａ及び図１２Ｂでは、出力部Ｕ１を中心として、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３が左右対称に配置される。

　図１３は、図１２Ａに示す配置の回路構成例を示す図である。図１３に示す出力部Ｕ１においては、ゲート線ＧＬに沿って延びるｎｅｔＡに、複数のＴＦＴ－Ｆ及びキャパシタＣｂｓｔの組が接続される。ＴＦＴ－Ｆ及びキャパシタＣｂｓｔの組は、複数の連続する画素のそれぞれに１組ずつ配置される。このように、ＴＦＴ－Ｆ及びキャパシタＣｂｓｔを複数設けることで、最終バッファの容量を増やし、出力性能を上げることができる。なお、図１３では、出力部Ｕ１における両端のＴＦＴ－Ｆ及びキャパシタＣｂｓｔの組のみ図示し、中間部の組を省略している。また、ゲート線ＧＬｎ＋１、ＧＬｎ＋３のゲートドライバは図示を省略している。

　出力部Ｕ１のｎｅｔＡは、出力部Ｕ１が設けられる画素の両隣の画素に延びて形成される。出力部Ｕ１の両端からそれぞれ延びるｎｅｔＡに、ｎｅｔＡ引き上げ部Ｕ２のＴＦＴ－Ｂが接続される。これにより、出力部Ｕ１の両側に、ｎｅｔＡ引き上げ部Ｕ２のＴＦＴ－Ｂが配置される。ｎｅｔＡ引き下げ部Ｕ３が配置される画素の出力部Ｕ１とは反対側の隣の画素にも、ｎｅｔＡがさらに延びて形成される。ｎｅｔＡ引き上げ部Ｕ２の出力部Ｕ１とは反対側からさらに延びるｎｅｔＡに、ｎｅｔＡ引き下げ部Ｕ３のＴＦＴ－Ａ及びＴＦＴ－Ｃが接続される。このようにして、出力部Ｕ１が設けられる画素群を中心として、その両側において、行方向に並ぶ画素列に、ｎｅｔＡ引き上げ部Ｕ２のＴＦＴ及び、ｎｅｔＡ引き下げ部のＴＦＴが配置される。

　図１４Ａは、図１２Ａ及び図１３に示す構成のゲートドライバ１１の左側の切断例を示す図である。図１４Ａに示すように、左のｎｅｔＡ引き下げ部Ｕ３を横切る切断線Ｓ１により、右のｎｅｔＡ引き下げ部Ｕ３の機能が損なわれても、出力部Ｕ１の右のｎｅｔＡ引き下げ部Ｕ３があるので、ゲートドライバ１１は、正常動作を継続できる。

　出力部Ｕ１及びｎｅｔＡ引き上げ部Ｕ２を横切る切断線Ｓ２により、出力部Ｕ１のＴＦＴ－Ｆの一部と、左のｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３が切り離される。この場合、出力部Ｕ１の最終バッファのＴＦＴ－Ｆが一部欠落するが、動作に必要な回路は出力部Ｕ１の右に残るため、正常動作が継続される。このとき、欠落したＴＦＴ－Ｆの部分に応じて、ゲートドライバ１１の出力能力は低下する。そのため、出力部Ｕ１を横切る切断線が、左から右へ移動していくにつれて、段階的に、出力能力が低下することになる。

　切断線ｓ２よりさらに右へ移動した切断線ｓ３によって、出力部Ｕ１の全てのＴＦＴ－Ｆが切り離されると、ゲートドライバ１１に出力は停止する。この際、ゲートドライバ１１が接続されたゲート線及び並行する他のゲート線に、異常な信号が出力されることはない。

　図１４Ｂは、図１２Ａ及び図１３に示す構成のゲートドライバ１１の右側の切断例を示す図である。図１４Ｂに示す例では、右のｎｅｔＡ引き下げ回路Ｕ３を横切る切断線ｓ４による切断、及び、出力部Ｕ１のＴＦＴ－Ｆの一部とそれより右のｎｅｔＡ引き上げ回路Ｕ２及びｎｅｔＡ引き下げ回路Ｕ３を切り離す切断線ｓ５による切断があっても、ゲートドライバ１１の正常動作は継続される。出力部Ｕ１の全てのＴＦＴ－Ｆを切り離す切断線ｓ６による切断によって動作は正常に停止する。この場合、出力部Ｕ１を横切る切断線が、右から左へ移動していくにつれて、段階的に、出力能力が低下することになる。

　図１４Ａ及び図１４Ｂに示される例では、切断線が、左から右へ移動した場合も、右から左に移動した場合も、同じように、切断線が出力部Ｕ１にかかり始めてから、ゲートドライバ１１の出力は、段階的に低下していく。そして、出力部Ｕ１の全てのＴＦＴ－Ｆが切り離されるとゲートドライバ１１の動作が正常に停止する。これにより、アクティブマトリクス基板の左側を切断する場合と右側を切断する場合とで、切断による表示品質への影響を均一にすることができる。そのため、切断による表示品質の低下を抑えることができる。以下に、この具体例を示す。

　図１５は、アクティブマトリクス基板の切断形態と表示品質への影響を説明するための図である。図１５に示すアクティブマトリクス基板のゲートドライバ１１ｈ、１１ｍでは、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及びｎｅｔＡ引き下げ部Ｕ３が、左から順に配置される。図１５の左図は、アクティブマトリクス基板の左側を、左のゲートドライバ１１ｈが配置された領域を斜めに横切る切断線で切り取った場合の例を示す。図１５の右図は、アクティブマトリクス基板の右側を、右のゲートドライバ１１ｍが配置された領域の斜めに横切る切断線で切り取った場合の例を示す。

　図１５の左図に示す例では、線Ｋ２より下の領域Ｒ１では、左のゲートドライバ１１ｈ、と右のゲートドライバ１１ｍの両方が動作する。Ｋ２とＫ２の間の領域Ｒ２では、左のゲートドライバ１１ｈの出力部Ｕ１の切断線が、上に行くにしたがって内側へ移動する。そのため、段階的にゲートドライバ１１ｈの出力能力が低下していく。そのため、ゲートドライバ１１ｈの出力能力の低下による表示のムラは目立たない。なお、Ｋ１より上の領域では、右のゲートドライバ１１ｍのみが動作している。

　これに対して、図１５の右図の場合は、分断線が、右のゲートドライバ１１のｎｅｔＡ引き上げ部Ｕ２を横切る箇所を境に、ゲートドライバの出力能力が急激に変化する。すなわち、線Ｋ３の下の領域Ｒ４では、２つのゲートドライバ１１ｈ、１１ｍが動作し、Ｋ３より上の領域Ｒ５では、１つのゲートドライバ１１ｈが動作する。そのため、切断によるゲートドライバ１１の出力能力低下による表示ムラが、左図の場合に比べて目立ちやすくなる。

　さらに、出力部Ｕ１を、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３の両方から挟まれる位置に配置することにより、左を切断した場合と右を切断した場合との表示品質の差を少なくすることができる。例えば、図１６及び図１７は、出力部Ｕ１を、ｎｅｔＡ引き上げ部Ｕ２及びｎｅｔＡ引き下げ部Ｕ３の両方から挟まれる位置に配置した場合の切断例を示す図である。

　図１６のゲートドライバ１１ｈ、１１では、左から順に、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３が配置される。図１６の左図は、左のゲートドライバ１１ｈを横切る分断線で切断された場合を示し、図１６の右図は、右のゲートドライバ１１ｍを横切る分断線で切断された場合を示す。いずれも場合も、Ｋ１とＫ２との間の領域で段階的に出力部Ｕ１の出力能力が変化する。そのため、表示品質の低下はいずれの場合も同程度に目立たない。

　図１７のゲートドライバ１１ｈ、１１では、左から順に、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き下げ部Ｕ３、及び、ｎｅｔＡ引き上げ部Ｕ２が配置される。図１７の左図は、左のゲートドライバ１１ｈを横切る分断線で切断された場合を示し、図１７の右図は、右のゲートドライバ１１ｍを横切る分断線で切断された場合を示す。いずれも場合も、Ｋ１とＫ２との間の領域で段階的に出力部Ｕ１の出力能力が変化する。そのため、表示品質の低下はいずれの場合も同程度に目立たない。

　＜実施形態３＞
　実施形態３は、実施形態１におけるゲートドライバの構成の変形例である。図１８は、実施形態３のゲートドライバの構成例を示す図である。図１８に示す例では、ｎｅｔＡが、ゲート線ＧＬｎに沿って形成される。ゲート線ＧＬｎの長さと、ｎｅｔＡの長さは略等しくなっている。すなわち、ｎｅｔＡが表示領域の幅いっぱいに配線される。ｎｅｔＡの長さは、表示領域の幅に合う長さとなる。１本のｎｅｔＡには、複数のゲートドライバ１１ａ～１１ｄが接続される。１つのゲートドライバには、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３、及び、ＧＬ引き下げ部Ｕ４が含まれる。これにより、ゲートドライバは、表示領域の幅全体に分散して配置される。

　本実施形態では、各ゲートドライバにおいて、必ずしも、出力部Ｕ１が、ｎｅｔＡ引き下げ部Ｕ３に挟まれている必要はない。各ゲートドライバの回路ブロックの配置は、一定のパターンの繰り返しでもよいし、各ゲートドライバでランダムな順番で回路ブロックが配置されてもよい。図１８では、一例として、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、ＧＬ引き下げ部Ｕ４、及びｎｅｔＡ引き下げ部Ｕ３がこの順に配置されたゲートドライバ１１ａ、１１ｃと、ＧＬ引き下げ部Ｕ４、ｎｅｔＡ引き下げ部Ｕ３、ｎｅｔＡ引き上げ部Ｕ２、出力部Ｕ１、及びＧＬ引き下げ部Ｕ４がこの順で配置されたゲートドライバ１１ｂ、１１ｄとを含む複数のゲートドライバが、１本のｎｅｔＡに接続される。

　このように、ゲート線と同程度に延ばして形成されたｎｅｔＡに複数のゲートドライバを接続することで、同じの機能を持つ複数のゲートドライバを空間的に分散させて、冗長性を持たせた回路ができる。これにより、切断により表示パネルの一部がかけてもゲートドライバの機能を損なわない構成が実現できる。

　本実施形態におけるゲートドライバの回路構成は、図４に示す構成と同様にすることもできるが、これに限定されない。例えば、図４に示す回路におけるｎｅｔＢを省略した構成の回路を用いることができる。これにより、回路構成を簡素にして、画素の開口率を上げることができる。図１９は、ｎｅｔＢを省略したゲートドライバの回路の一例を示す等価回路図である。図２０は、図１９に示すゲートドライバの動作時の信号波形例を示すタイミングチャートである。なお、図１９に示す回路構成は、上記実施形態１、２に用いることもできる。

　図１９に示す例では、出力部Ｕ１は、ｎｅｔＡとゲート線ＧＬｎとの間に接続されるＴＦＴ－Ｅ及びキャパシタＣｓｔを含む。出力部Ｕ１は、ゲート線ＧＬｎへ印加する電圧を蓄積する最終バッファである。

　ｎｅｔＡ引き上げ部Ｕ２は、ｎｅｔＡと前段のゲート線ＧＬｎ－１との間に接続されるＴＦＴ－Ｂを含む。ＴＦＴ－Ｂのドレインは前段のゲート線ＧＬｎ－１に接続され、ゲートは、クロック信号ＣＫＢの制御信号線に接続され、ソースはｎｅｔＡに接続される。ＴＦＴ－Ｂは、クロック信号ＣＫＢに従って、ｎｅｔＡと前段のゲート線ＧＬｎ－１との間のオンオフを制御することで、ｎｅｔＡの電位の上げ下げを制御する。そのため、ｎｅｔＡ引き上げ部Ｕ２は、ｎｅｔＡ上げ下げ部と呼ぶこともできる。

　ｎｅｔＡ引き下げ部Ｕ３は、ｎｅｔＡとＬレベルの電源電圧信号ＶＳＳの制御信号線との間に接続されるＴＦＴ－Ａを含む。ＴＦＴ－ＡのドレインはｎｅｔＡに、ゲートは、リセット信号ＣＬＲの制御信号線に、ソースは電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ａは、リセット信号ＣＬＲにより指定されるタイミングで、ｎｅｔＡの電位を電源電圧信号ＶＳＳのレベルにする。

　ＧＬ引き下げ部Ｕ４は、ゲート線ＧＬｎと、所定レベル（ローレベル）の電源電圧信号ＶＳＳの制御信号線との間に設けられるＴＦＴ－Ｄ及びＴＦＴ－Ｃを有する。ＴＦＴ－Ｄのドレインは、ゲート線ＧＬｎに、ゲートは、リセット信号ＣＬＲの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｃのドレインは、ゲート線ＧＬｎに、ゲートは、クロック信号ＣＫＢの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。

　リセット信号ＣＬＲは、例えば、ゲート線の走査開始前に一定期間、Ｈレベルとすることができる。この場合、１垂直期間ごとに、リセット信号ＣＬＲがＨレベルになる。リセット信号ＣＬＲがＨレベルになることにより、ｎｅｔＡ及びゲート線ＧＬをＬレベル（電源電圧信号ＶＳＳのレベル）にリセットする。

　なお、次段及び前段のゲート線ＧＬｎ＋１、ＧＬｎ－１では、ＣＫＡとＣＫＢの接続が入れ替わる。例えば、次段及び前段では、クロック信号ＣＫＢの制御信号線は、ＴＦＴ－Ｅのドレインに接続され、クロック信号ＣＫＡの制御信号線は、ＴＦＴ－Ｂのゲート及びＴＦＴ－Ｃのゲートに接続される。

　図２０に示す例では、時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）がＴＦＴ－Ｅのドレインに入力され、Ｈレベルのクロック信号（ＣＫＢ）がＴＦＴ－Ｂのゲート及びＴＦＴ－Ｃのゲートに入力される。これにより、ＴＦＴ－ＢとＴＦＴ－Ｃがオン状態となり、ＴＦＴ－Ｅがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、ゲート線ＧＬｎへは、Ｌレベルの電位が出力される。

　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－ＢとＴＦＴ－Ｃがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、ゲート線ＧＬｎはＬレベルの電位を維持する。

　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、前段のゲート線ＧＬｎ－１を介してセット信号ＳがＴＦＴ－Ｂのドレインに入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｅはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｃはオン状態となっているため、ゲート線ＧＬｎの電位はＬレベルとなる。

　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｅがオン状態となり、ＴＦＴ－Ｃがオフ状態となる。ｎｅｔＡとゲート線ＧＬｎとの間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆのドレインの電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、クロック信号（ＣＫＡ）のＨレベルの電位がゲート線ＧＬｎに出力される。これにより、ゲート線ＧＬｎは、選択された状態となり、次段のゲート線ＧＬｎ＋１のゲートドライバ１１に、セット信号Ｓが出力される。

　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡは、Ｌレベルに充電される。また、ＴＦＴ－Ｅがオフ状態、ＴＦＴ－Ｃがオン状態になるので、ゲート線ＧＬｎは、Ｌレベルに充電される。これにより、ゲート線ＧＬｎは、非選択状態に戻る。その後、保持期間中は、クロック信号（ＣＫＢ）とＴＦＴ－Ｃにより、ゲート線ＧＬｎのＬレベルが維持される。

　図２１及び図２２は、図１９に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。図２１に示す例では、出力部Ｕ１のＴＦＴ－Ｅが配置される画素から、ＴＦＴ－Ｅに接続されたｎｅｔＡが、両側の画素へ引き出されて、ゲート線ＧＬｎに沿って同じの行の全ての画素に渡って延びている。出力部Ｕ１の画素から左の画素へ引き出されたｎｅｔＡは、ｎｅｔＡ引き上げ部Ｕ２が配置される画素において、ＴＦＴ－Ｂに接続される。ｎｅｔＡは、ｎｅｔＡ引き上げ部Ｕ２の画素からさらに左の画素へ延びて形成される。ｎｅｔＡ引き上げ部Ｕ２の画素の左のｎｅｔＡ引き下げ部Ｕ３が配置される画素において、ｎｅｔＡは、ＴＦＴ－Ａに接続される。ｎｅｔＡ引き上げ部Ｕ２の画素より左の画素にも、ｎｅｔＡは、延びて形成される。

　出力部Ｕ１の画素から右の画素へ延びるｎｅｔＡは、ＧＬ引き下げ部Ｕ４が形成された画素を通って、さらに右の画素列へ延びる。図２１で図示されていないが、さらに右の画素列において、他のゲートドライバの出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及び、ｎｅｔＡ引き下げ部Ｕ３がｎｅｔＡに接続される。

　図２２に示すように、ｎｅｔＡは、１行の画素群全てにわたって延びている。１行の画素群には、２つの出力部Ｕ１が、複数の画素を隔てて配置される。同様に、１行の画素群において、２つのｎｅｔＡ引き上げ部Ｕ２が、複数の画素を隔てて配置され、さらに、２つのｎｅｔＡ引き下げ部Ｕ３が、複数の画素を隔てて配置される。１行の画素群にわたって延びる１本のｎｅｔＡには、複数の画素を隔てて配置された２つのゲートドライバのＴＦＴが接続される。

　このように、複数のゲートドライバを、１行の画素群に配置し、これら複数のゲートドライバのｎｅｔＡを互いに接続することで、複数のゲートドライバの回路の一部の切断によるゲートドライバの誤作動を防ぐことができる。

　図２３は、本実施形態のゲートドライバを備えたアクティブマトリクス基板の切断例を示す図である。図２３に示すアクティブマトリクス基板では、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及びｎｅｔＡ引き下げ部Ｕ３が、左から順に配置されるゲートドライバが、ゲート線の延びる方向に複数並んで配置される。図２３の左図は、アクティブマトリクス基板の左側を、ゲートドライバが配置された領域を斜めに横切る切断線で切り取った場合の例を示す。図２３の右図は、アクティブマトリクス基板の右側を、ゲートドライバが配置された領域の斜めに横切る切断線で切り取った場合の例を示す。

　図２３に示す例では、左側を切断した場合も、右側を切断した場合も、出力部Ｕ１を横切る切断線により切断される領域Ｒ２では、段階的にゲートドライバの出力能力が低下していく。切断線が横切る出力部Ｕ１は、ｎｅｔＡにより、同じ列の他のゲートドライバのｎｅｔＡ引き上げ部Ｕ２、ｎｅｔＡ引き下げ部Ｕ３に接続されている。そのため、出力部Ｕ１の最終バッファＴＦＴの一部が切り取られた場合、切り取られた分の出力能力を低下させながらも動作を継続することができる。その結果、ゲートドライバの出力能力の変化によるムラは、目立たなくなる。また、右側を切断した場合の表示品質と、左側を切断した場合の表示品質との違いも小さくなる。

　＜実施形態４＞
　実施形態４は、上記の実施形態１～３におけるｎｅｔＡの配置例である。図２４は、実施形態４におけるｎｅｔＡの配置の一例を示す図である。図２４は、２本の隣接するゲート線ＧＬｎ、ＧＬｎ－１と、これらに交差する３本のソース線１５Ｓで囲まれる２つの画素付近のレイアウトの一例を示している。各画素には、ソース線１５Ｓとゲート線ＧＬｎ－１に接続されるＴＦＴ－ＰＩＸが設けられる。また、ゲート線ＧＬｎに沿ってｎｅｔＡが形成される。ｎｅｔＡには、出力部Ｕ１の最終バッファであるＴＦＴ－Ｆが接続される。ＴＦＴ－Ｆは、クロック信号ＣＫＡの制御信号線１７及びゲート線ＧＬｎに接続される。すなわち、ｎｅｔＡは、ゲート線ＧＬｎに出力部Ｕ１を介して接続されている。制御信号線１７及びソース線１５Ｓは、表示領域の外側にある額縁領域の一辺に設けられた端子部に接続される。

　図２４に示す例では、ｎｅｔＡは、ゲート線ＧＬｎと、端子部が設けられる額縁領域の辺との間に配置されることになる。すなわち、ゲート線ＧＬｎに対して、ソース線の信号又は制御信号が入力される端子が設けられる側に、ｎｅｔＡが配置される。このように、ゲート線ＧＬｎに対して、制御信号が入力される側にｎｅｔＡを配置することで、出力部Ｕ１又はその付近を通る切断線による切断による異常動作の発生を抑えることができる。

　一例として、図２４に示す切断線ｓ１の端子部と反対側（図面では下側）が切り離された場合について説明する。この場合、残ったＴＦＴ－Ｔとゲート線ＧＬｎとの間が切断されているので、ＴＦＴ－Ｆが周囲の影響によってオン状態になったとしても、ゲート線ＧＬｎに信号が漏れることはない。

　図２５Ａ及び図２５Ｂは、出力部Ｕ１のＴＦＴ－Ｆを介して互いに接続されるゲート線とｎｅｔＡとの関係を示す図である。図２５Ａ及び図２５Ｂのように、ＴＦＴ－Ｆを介してゲート線ＧＬｎに接続されるｎｅｔＡを、ゲート線ＧＬｎよりも端子側へ配置することで、切断によってＴＦＴ－Ｆとゲート線ＧＬｎとが切断されるか、又は、ＴＦＴ－Ｆのゲートがフローティングにならないようにすることができる。

　また、図２５Ａ及び図２５Ｂに示す例では、ｎｅｔＡとゲート線ＧＬｎとの間に接続されるＴＦＴ－Ｆと、ｎｅｔＡとの間には、配線の分岐が含まれない構成になっている。ここでは、ｎｅｔＡの線が、ＴＦＴ－Ｆのゲート電極の１つ辺に接続されている。ＴＦＴ－Ｆのゲート電極の１辺が、ｎｅｔＡの延びる方向に沿うように、ＴＦＴ－Ｆのゲート電極とｎｅｔＡとが接続される。このように、ＴＦＴ－Ｆのゲート電極とｎｅｔＡの配線とを一体的に形成することで、配線の分岐を含まない構成にすることができる。

　図２６は、ＴＦＴ－Ｆを介してゲート線ＧＬｎに接続されるｎｅｔＡが、ゲート線ＧＬｎに対して、端子部とは反対側に配置される場合の例を示す図である。図２６に示す構成において、切断線ｓ２の端子部とは反対側が切り離された場合、ｎｅｔＡとＴＦＴ－Ｆのゲートとの間が切断されるが、ＴＦＴ－Ｆとゲート線ＧＬｎは繋がったままになる。この場合、ＴＦＴ－Ｆのゲートがフローティングになる。フローティングになったＴＦＴ－Ｆのゲートの電位が、制御信号線又はゲート線等との容量結合によって突き上げられると、ＴＦＴ－Ｆがオン状態になり、クロック信号ＣＫＡが誤ってゲート線ＧＬｎに流れ、異常動作が発生する。

　図２７Ａ～図２７Ｈは、図２５に示す構成を含むアクティブマトリクス基板を、複数のパターンの切断線ｓ３～ｓ１０で切断した場合の例を示す図である。図２７Ａ～図２７Ｈにおいて、切断線ｓ３～ｓ１０に対して端子部と反対側を切り離した場合、ＴＦＴ－Ｆがフローティングにならないか、又は、ＴＦＴ－Ｆとゲート線ＧＬｎとの間が切断されることになる。そのため、異常動作は発生しない。

　＜実施形態５＞
　実施形態５は、上記実施形態１～４においてゲートドライバに含まれるＴＦＴと制御信号線との配置に関するものである。本実施形態５の配置は、実施形態１～４又はこれらのうち少なくとも２つの形態を組み合わせたものに適用することができる。図２８は、実施形態５におけるＴＦＴ－Ａと、制御信号線１７との配置例を示す図である。

　図２８では、制御信号に接続されるゲートドライバのスイッチング素子の一例であるＴＦＴ－Ａを示している。制御信号線１７のソース線と同じ方向に延びる線から分岐して、ドライバ配置領域の内側から外側へ向かって延びる線が、ＴＦＴ－Ａに接続される。図２８では、矢印Ｘ４が指す方向が、ドライバ配置領域の内側から外側へ向かう方向である。具体的には、ＶＳＳの制御信号線１７の分岐ＳＢから、ドライバ配置領域の内側から外側へ向かう線ＳＬが延びている。この線ＳＬは、ＴＦＴ－ＡのソースＡＳから端子部側へ引き出された線に接続されている。これにより、ＶＳＳの制御信号線１７は、端子部側からＴＦＴ－Ａに接続される。

　ＣＬＲ信号の制御信号線１７の分岐ＧＢから、表示領域の内側から外側へ向かう線がＴＦＴ－Ａのゲートへ接続される。これにより、ＣＬＲ信号の制御信号線１７は、ドライバ配置領域の内側からＴＦＴ－Ａに接続される。

　このように、ゲートドライバのＴＦＴに接続される制御信号線が分岐する場合は、ドライバ配置領域の中心から外へ向かう線で分岐することができる。すなわち、ＴＦＴより中心側に、制御信号線を配置することができる。

　ここで、ドライバ配置領域は、例えば、１つのゲートドライバが配置される領域とすることができる。ゲートドライバ１１が配置される領域は、具体的には、ゲートドライバ１１を構成するＴＦＴが配置された画素の領域とすることができる。図２９は、ドライバ配置領域の一例を示す図である。図２９に示すように、ｎｅｔＡ引き下げ部Ｕ３、出力部Ｕ１、ｎｅｔＡ引き上げ部Ｕ２、及びｎｅｔＡ引き下げ部Ｕ３が、順に並んで構成された１つのゲートドライバ１１が設けられる領域を、ドライバ配置領域ＤＲとすることができる。この場合、図２９において、矢印で示す向き、すなわち、ドライバ配置領域ＤＲを横方向（ゲート線の方向）に２等分する中心線ＣＬから外側へ向かう方向が、ドライバ配置領域の内側から外側へ向かう方向となる。本実施形態では、制御信号線の分岐から、ドライバ配置領域ＤＲの内側から外側へ向かう線が延びてＴＦＴへ接続される。すなわち、制御信号線は、ＴＦＴよりドライバ配置領域の中心線ＣＬに近い位置に配置されている。これにより、ドライバ配置領域の切断による異常動作を抑えることができる。ここで、中心線ＣＬは、厳密にドライバ配置領域ＤＲを２等分にする線でなくてもよい。

　例えば、図２８及び図２９に示す切断線ｓ１１で、ドライバ配置領域の外側が切断によって切り離されても、ＴＦＴ－Ａが切り離されて制御信号線が残るようにすることができる。そのため、ＴＦＴ－Ａのゲートがフローティングとして残らない。すなわち、異常動作の原因となるような状態でＴＦＴが残らない。切断線ｓ１１の内側が切り離された場合、出力部Ｕ１も切り離されるのでｎｅｔＡやゲート線等に誤った信号は出力されない。これは、図２９に示す切断線ｓ１２の外側又は内側が切り離された場合も同様である。

　なお、制御信号線を、表示領域の内側から外側へ向かって分岐させてＴＦＴに接続することでも、同様に、切断による異常動作を抑えることができる。図３０は、表示領域ＡＡ及びドライバ配置領域の一例を示す図である。図３０に示す例では、表示領域ＡＡ内に、３つのドライバ配置領域ＤＲが横方向（ゲート線の延びる方向）に並んで配置される。各ドライバ配置領域ＤＲには、複数のゲートドライバが縦方向（ソース線の延びる方向）に並んで配置される（図示せず）。この場合、表示領域ＡＡを横方向に２等分する中心線ＣＬ２から外側へ向かう方向（図３０において矢印で示される方向）を、表示領域ＡＡの内側から外側へ向かう方向とすることができる。

　図３０において、各ゲートドライバにおいて、制御信号線から表示領域ＡＡの内側から外側へ向かう方向へ分岐した線がＴＦＴに接続される構成とすることができる。この場合、ＴＦＴに接続される制御信号線は、そのＴＦＴより中心線ＣＬ２に近い位置に配置される。これにより、例えば、図３０の切断線ｓ１３の外側が切り離された場合であっても、制御信号線が残ってＴＦＴが切り離されるので、異常動作の原因となるような状態でＴＦＴが残らない。このように、制御信号線から分岐して表示領域の内側から外側へ向かう線をゲートドライバのＴＦＴに接続する構成は、上記実施形態１～３のいずれのゲートドライバにも適用することができる。また、上記実施形態４の構成とこの構成とを組み合わせることもできる。

　再び図２８を用いて、本実施形態の他の特徴について説明する。図２８に示した例では、ＴＦＴ－Ａと制御信号線１７とが、ＴＦＴ－Ａの端子部側または中心側から引き出された線で接続される。このように、制御信号線から分岐した線を、ＴＦＴのドライバ配置領域の内側又は、ＴＦＴの端子部側に接続することで、切断による異常動作を、さらに発生させにくくすることができる。図２８において、切断線ｓ１１の端子部とは反対側が切り取られる場合に、ＴＦＴ－ＡとｎｅｔＡすなわち制御信号線以外の線との接続が切断されやすい。具体的には、ＶＳＳの制御信号線１７は、ＴＦＴ－Ａの端子部側に引き出された線に接続されている。そのため、切断線ｓ１１により端子部とは反対側が切り離された場合、ＴＦＴ－Ａが切り離されて制御信号線１７側の線が残る。すなわち、異常動作の原因となるような状態でＴＦＴが残らない。なお、本例では、制御信号線から分岐した線が、ＴＦＴのドライバ配置領域の内側、又は、ＴＦＴの端子部側に接続される形態である。この変形例として、例えば、制御信号線から分岐した線は、ＴＦＴの表示領域の内側、又は、ＴＦＴの端子部側に接続されてもよい。

　なお、本実施形態の構成は、図２８に示す例に限られない。例えば、図２８においてｎｅｔＡの代わりに、又はｎｅｔＡに加えて、ゲート線又はｎｅｔＢがＴＦＴに接続される構成でもよい。また、ＴＦＴに接続される制御信号線は、ＣＬＲ、ＶＳＳ信号以外の信号、例えば、クロック信号等の信号を供給するものであってもよい。また、１本の制御信号線がＴＦＴに接続される構成であってもよい。

　図３１は、ＴＦＴに接続される制御信号線の分岐がＴＦＴより外側にあり、制御線がＴＦＴの端子部とは反対側に接続される構成を示す図である。図３１に示す構成では、切断線ｓ１１より外側が切り離されると、ＴＦＴ－ＡのゲートＡＧがフローティングで残ってしまう。また、ＴＦＴ－Ａが、ｎｅｔＡが接続された状態で残るので、ＴＦＴ－Ａから誤った信号が、ｎｅｔＡに出力される可能性も高くなる。

　＜その他の変形例＞
　本願発明は、上記の実施形態１～５に限定されない。例えば、矩形パネルにも、本願発明を適用することができる。すなわち、実施形態１～５のゲートドライバを矩形パネルに実装することができる。これにより、例えば、工程不良によってゲートドライバの回路の一部が断線した場合の誤作動を抑えることができる。

　上記実施形態１～５では、表示パネル２が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）等を用いたアクティブマトリクス基板を駆動する表示方式のパネルにも本願発明を適用することができる。

　上記実施形態及び変形例におけるアクティブマトリクス基板及び表示パネルは、スマートフォン又はタブレット端末のディスプレイ、車両のスピードメータ、パチンコ台やゲーム機等のディスプレイに利用されうる。

１　液晶表示装置
２　表示パネル
１１　ゲートドライバ（ゲート線駆動回路の一例）
１３Ｇ、ＧＬ　ゲート線
１５Ｓ　ソース線
２０ａ　アクティブマトリクス基板
Ｕ１　出力部
Ｕ２　ｎｅｔＡ引き上げ部（蓄積電圧供給部の一例）
Ｕ３　ｎｅｔＡ引き下げ部（蓄積電圧調整部の一例）

Claims

　表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、
　前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、
　前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、
　前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備え、
　前記ゲート線駆動回路は、
　　前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、
　　前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを制御する出力部と、
　　前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部と、
　　前記制御信号に応じて前記蓄積配線の電圧を所定レベルにする少なくとも２つの蓄積電圧調整部と、を有し、
　前記出力部、前記蓄積電圧供給部、及び、前記蓄積電圧調整部は、前記ゲート線に沿って前記第１方向に並んで配置され、前記出力部は、前記第１方向において２つの前記蓄積電圧調整部に挟まれる位置に配置される、アクティブマトリクス基板。
　前記ゲート線駆動回路は、前記蓄積電圧供給部を少なくとも２つ有し、
　前記出力部は、前記第１方向において、２つの前記蓄積電圧供給部に挟まれる位置に配置される、請求項１に記載のアクティブマトリクス基板。
　前記蓄積配線は、前記ゲート線に沿って前記第１方向に延びて形成され、
　前記蓄積配線に、複数の前記ゲート線駆動回路が接続される、請求項１又は２に記載のアクティブマトリクス基板。
　表示領域において第１方向に延びる複数のゲート線を含むゲート線群と、
　前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線を含むソース線群と、
　前記表示領域に配置され、前記ゲート線と前記ソース線とに接続された画素電極と、
　前記表示領域内に形成され、前記表示領域の外側から供給される制御信号に応じて、前記ゲート線の電圧レベルを制御するゲート線駆動回路と、を備え、
　前記ゲート線駆動回路は、
　　前記ゲート線の電圧レベルを制御するための電圧を蓄積する蓄積配線と、
　　前記蓄積配線の電圧に応じて前記ゲート線の電圧レベルを制御する出力部と、
　　前記蓄積配線の電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部と、
　　前記制御信号に応じて前記蓄積配線の電圧を所定レベルにする蓄積電圧調整部と、を有し、
　前記蓄積配線は、前記ゲート線に沿って前記第１方向に延びて形成され、
　前記蓄積配線に、複数の前記ゲート線駆動回路が接続される、アクティブマトリクス基板。
　前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、
　前記ゲート線駆動回路が配置されるドライバ配置領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備え、
　前記ゲート線駆動回路は、前記制御信号線に接続されるスイッチング素子を有し、
　前記スイッチング素子は、前記制御信号線から分岐して前記ドライバ配置領域の内側から外側へ向かって延びる線と、ドライバ配置領域の内側又は前記第１端子部側において接続される、請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
　前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、
　前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備え、
　前記ゲート線駆動回路は、前記制御信号線に接続されるスイッチング素子を有し、
　前記スイッチング素子は、前記制御信号線から分岐して前記表示領域の内側から外側へ向かって延びる線と、表示領域の内側又は前記第１端子部側において接続される、請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
　前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、
　前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、
　前記第１端子部と同じ辺に設けられ、前記ソース線群に接続される第２端子部と、をさらに備える、請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
　前記ゲート線駆動回路へ前記制御信号を供給する制御信号線と、
　前記表示領域の外側にある額縁領域の一辺に設けられ、前記制御信号線に接続される第１端子部と、をさらに備え、
　前記ゲート線に前記出力部を介して接続される前記蓄積配線は、前記ゲート線と、前記第１端子が設けられる辺との間に配置される、請求項１～７のいずれか１項に記載のアクティブマトリクス基板。
　前記出力部は、前記蓄積配線と前記ゲート線との間に接続されるスイッチング素子を含み、当該スイッチング素子の電極の外形の１つの辺が、前記蓄積配線の延びる方向に沿うように、当該スイッチング素子の電極と前記蓄積配線が接続される、請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
　前記ゲート線群のうち、少なくとも一部のゲート線群は、前記表示領域において前記ゲート線が延伸する第１方向の幅の最大長より短い、請求項１～９のいずれか１項に記載のアクティブマトリクス基板。
　請求項１～１０のいずれか１項に記載のアクティブマトリクス基板と、
　対向基板と、
　前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
　を備える表示パネル。