KR20110052986A - 액정표시장치 및 그의 보상 방법 - Google Patents

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Abstract

액정표시장치 및 그의 보상방법이 개시된다.
본 발명에 따른 액정표시장치는 다수의 게이트라인과 다수의 데이터라인이 교차되는 액정표시패널과, 상기 다수의 데이터라인을 구동하기 위한 데이터 드라이버와, 상기 액정표시패널에 내장되어 스타트 펄스에 시프트 되어 순차적으로 출력신호를 상기 다수의 게이트라인으로 공급하는 다수의 회로부를 구비한 게이트 드라이버와, 상기 각 회로부는, 클럭신호가 입력되는 클럭신호 입력라인과, 상기 스타트 펄스가 입력되며 상기 클럭신호 입력라인과 일부 중첩되는 스타트 펄스 입력라인과, 상기 클럭신호와 스타트 펄스에 의해 구동되는 다수의 트랜지스터를 포함하고, 상기 클럭신호 입력라인 및 상기 스타트 펄스 입력라인 중 어느 하나의 입력라인은 상기 중첩되는 영역에서 병렬구조를 갖는다.
스타트 신호(Vst) 입력라인(Vst_Line), 클럭신호 입력 라인(CLK_line), 내장형 게이트 드라이버

Description

액정표시장치 및 그의 보상 방법{Liquid Crystal Display device and Method for Repairing the same}
본 발명은 액정표시장치에 관한 것으로, 특히 공정(TFT 공정 및 셀 공정) 중에 발생하는 정전기에 의해 쇼트(Short) 불량이 발생하는 GIP 회로부를 리페어(Repair)가 가능한 구조로 변경함으로써 쇼트(Short) 불량을 방지할 수 있는 액정표시장치 및 그의 보상방법에 관한 것이다.
일반적으로, 액정표시장치 또는 유기전계발광장치와 같이 액티브 매트릭스(matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치가 활발하게 연구되어 왔다.
특히, 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터 신호를 개별적으로 공급하여, 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다. 이러한 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정표시패널과 상기 액정표시패널을 구동하기 위한 구동회로를 구비한다.
상기 액정표시패널에는 게이트라인들과 데이터라인들이 교차하여 배열되게 되고, 그 게이트라인과 데이터라인들의 교차점에 화소영역들이 위치하게 된다. 이러한 화소영역에는 스위칭 소자인 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)에 연결된 화소전극이 구비되게 된다. 이때, 상기 박막트랜지스터(TFT)의 게이트 전극은 상기 게이트라인에 연결되고, 소스 전극은 상기 데이터라인에 연결되며, 드레인 전극은 상기 화소전극에 연결되게 된다.
구동회로는 게이트라인들에 스캔신호를 순차적으로 공급하기 위한 게이트 드라이버와, 데이터라인들에 데이터 신호를 공급하기 위한 데이터 드라이버를 구비한다. 상기 게이트 드라이버는 스캔신호를 상기 게이트라인들에 순차적으로 공급하여 액정표시패널 상에 화소들이 1 라인분씩 선택되도록 한다. 상기 데이터 드라이버는 게이트라인들이 순차적으로 선택될 때마다, 상기 데이터라인들에 데이터 신호를 공급한다. 이에 따라, 액정표시장치는 화소별로 인가되는 비디오 신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 액정층의 광투과율을 조절함으로써 화상을 표시한다.
최근 들어, 제조단가를 낮추기 위해 상기 게이트 드라이버와 데이터 드라이버를 상기 액정표시패널 상에 내장한 내장형 액정표시장치가 개발되고 있다. 이러한 내장형 액정표시장치에서는 박막트랜지스터를 제조할 때, 게이트 드라이버가 동시에 제조되게 된다. 이때, 데이터 드라이버는 내장될 수도 있고 내장되지 않을 수도 있다.
상기 액정표시패널 상에 내장된 게이트 드라이버는 상기 게이트라인들과 일대일 대응되는 다수의 회로부를 구비한다. 상기 다수의 회로부에는 상기 액정표시 패널 상에 형성된 박막트랜지스터(TFT)와 동일 공정으로 형성되는 다수의 트랜지스터(TR)를 포함한다. 이때, 상기 다수의 회로부는 클럭신호(CLK)와 스타트 신호(Vst) 및 게이트 전압(VGH, VGL) 등이 입력되는 입력라인들과 전기적으로 접속되어 있다.
한편, 상기 다수의 회로부는 제n-2번째 회로부의 출력신호가 제n번째 회로부의 스타트 신호(Vst)가 되도록 설계된다. 이로 인해, 각 회로부의 스타트 신호(Vst)가 입력되는 입력라인과 클럭신호(CLK)가 입력되는 입력라인은 상기 회로부 내에서 중첩되어 형성된다. 이때, 상기 스타트 신호(Vst)가 입력되는 입력라인과 상기 클럭신호(CLK)가 입력되는 입력라인은 서로 다른 금속으로 형성된다.
액정표시패널의 제조 공정 중(TFT 공정 또는 Cell 공정)에 정전기가 발생하게 되는데, 상기 정전기는 상기 중첩되어 있는 스타트 신호(Vst) 입력라인과 클럭신호(CLK) 입력라인에서 쇼트(Short) 현상을 유발한다. 상기 스타트 신호(Vst) 입력라인 및 클럭신호(CLK) 입력라인의 중첩되는 부분에서 쇼트(Short) 현상이 발생하게 되면, 상기 다수의 회로부의 구동 불량을 초래하고 더 나아가 쇼트(Short) 현상이 완전하게 발생하지 않으면 누출로 이어져서 품질 저하를 초래하게 된다.
본 발명은 게이트 드라이버 내의 다수의 회로부 각각에 병렬 구조를 갖는 스타트 신호(Vst) 입력라인을 형성하여 상기 병렬 구조의 스타트 신호(Vst) 입력라인과 클럭신호(CLK) 입력라인을 중첩되게 함으로써 공정 중에 발생한 정전기로 인해 상기 중첩된 부분이 쇼트(Short) 되더라도 리페어(Repair)가 가능한 액정표시장치 및 그의 보상방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 액정표시장치는 다수의 게이트라인과 다수의 데이터라인이 교차되는 액정표시패널과, 상기 다수의 데이터라인을 구동하기 위한 데이터 드라이버와, 상기 액정표시패널에 내장되어 스타트 펄스에 시프트 되어 순차적으로 출력신호를 상기 다수의 게이트라인으로 공급하는 다수의 회로부를 구비한 게이트 드라이버와, 상기 각 회로부는, 클럭신호가 입력되는 클럭신호 입력라인과, 상기 스타트 펄스가 입력되며 상기 클럭신호 입력라인과 일부 중첩되는 스타트 펄스 입력라인과, 상기 클럭신호와 스타트 펄스에 의해 구동되는 다수의 트랜지스터를 포함하고, 상기 클럭신호 입력라인 및 상기 스타트 펄스 입력라인 중 어느 하나의 입력라인은 상기 중첩되는 영역에서 병렬구조를 갖는다.
본 발명의 실시예에 따른 액정표시장치의 보상방법은 게이트라인과 데이터라인이 배열된 액정표시패널과, 상기 액정표시패널에 내장되어 스타트 펄스에 시프트 되어 순차적으로 출력신호를 상기 게이트라인으로 공급하며 클럭신호가 입력되는 클럭신호 입력라인과, 상기 스타트 펄스가 입력되며 상기 클럭신호 입력라인과 중첩되지 않는 영역에서 상기 클럭신호 입력라인과 평행하다가 상기 클럭신호 입력라인과 일부 중첩되는 영역에서 병렬 구조를 가지며 전기적으로 연결된 제1 및 제2 스타트 펄스 입력라인으로 구분되는 스타트 펄스 입력라인을 포함하는 다수의 회로부를 구비한 게이트 드라이버를 포함하는 액정표시장치의 보상방법에 있어서, 상기 제1 및 제2 스타트 펄스 입력라인 중 어느 하나의 스타트 펄스 입력라인과 상기 클럭신호 입력라인이 중첩되는 영역에서 단선이 발생하면, 상기 스타트 펄스 입력라인의 좌우를 커팅하여 상기 제1 및 제2 스타트 펄스 입력라인을 분리시키는 단계 및 레이저를 이용하여 상기 단선된 클럭신호 입력라인을 전기적으로 연결시키는 단계를 포함한다.
본 발명에 따른 액정표시장치는 내장형 게이트 드라이버 내의 다수의 회로부 각각에 구비되어 서로 중첩된 클럭신호(CLK) 입력라인과 스타트 신호(Vst) 입력라인 중 어느 하나의 입력라인을 병렬 구조로 형성하여 공정 중에 발생한 정전기로 인해 상기 중첩된 부분에서 쇼트(Short, 단락)가 발생하더라도 이를 리페어(Repair)할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치는 다수의 게이트라인(GL1 ~ GLn)과 다수의 데이터라인(DL1 ~ DLm)이 교차되며 그 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(TFT)가 형성된 액정표시패널(100)과, 상기 게이트라인(GL1 ~ GLn)에 스캔신호를 공급하기 위한 게이트 드라이버(110)와, 상기 데이터라인(DL1 ~ DLm)에 데이터를 공급하기 위한 데이터 드라이버(120)와, 상기 게이트 드라이버(110) 및 데이터 드라이버(120)를 제어하는 타이밍 컨트롤러(130)를 포함한다.
상기 액정표시패널(100)은 다수의 게이트라인(GL1 ~ GLn)과 다수의 데이터라인(DL1 ~ DLm)이 상호 교차하도록 형성된다. 상기 다수의 게이트라인(GL1 ~ GLn)과 다수의 데이터라인(DL1 ~ DLm)의 교차부에 형성된 박막트랜지스터(TFT)는 게이트라인(GL1 ~ GLn)으로부터의 스캔신호에 응답하여 데이터라인(DL1 ~ DLm)으로부터의 데이터를 액정셀(Clc)에 공급하게 된다. 이를 위하여, 상기 박막트랜지스터(TFT)의 게이트 전극은 게이트라인(GL1 ~ GLn)에 접속되며, 소스 전극은 데이터라인(DL1 ~ DLm)에 접속된다. 상기 박막트랜지스터(TFT)의 드레인 전극은 액정셀(Clc)의 화소전극에 접속된다.
또한, 상기 액정표시패널(100) 상에는 액정셀(Clc)의 전압을 유지시키기 위한 스토리지 캐패시터(Cst)가 형성된다. 상기 스토리지 캐패시터(Cst)는 액정셀(Clc)과 별도의 공통라인 사이에 형성될 수도 있다.
상기 게이트 드라이버(110)는 상기 타이밍 컨트롤러(130)로부터의 게이트 제어신호(GCS)에 응답하여, 다수의 게이트라인(GL1 ~ GLn)에 스캔신호들을 대응되게 공급한다. 이들 다수의 스캔 신호들은 다수의 게이트라인(GL1 ~ GLn)이 순차적으로 1 수평동기신호의 기간씩 인에이블 되게 한다.
상기 데이터 드라이버(120)는 상기 타이밍 컨트롤러(130)로부터의 데이터 제어신호(DCS)에 응답하여, 다수의 게이트라인(GL1 ~ GLn) 중 어느 하나가 인에이블 될 때마다 다수의 화소 데이터 전압을 발생하여 상기 액정표시패널(100) 상의 다수의 데이터라인(DL1 ~ DLm)에 각각 공급한다.
상기 타이밍 컨트롤러(130)는 외부의 시스템(예를 들면, 컴퓨터의 시스템의 그래픽 모듈 또는 텔레비전 수신 시스템의 영상 복조 모듈, 도시하지 않음)으로부터 공급된 동기신호들(Vsync, Hsync)과, 데이터 인에이블(DE) 신호 및 클럭신호(CLK)를 이용하여 상기 게이트 드라이버(110)를 제어하는 게이트 제어신호(GSC)와 상기 데이터 드라이버(120)를 제어하는 데이터 제어신호(DCS)를 생성한다. 또한, 상기 타이밍 컨트롤러(130)는 외부의 시스템으로부터 입력된 영상 데이터(V-data)를 정렬하여 정렬된 데이터(Data)를 상기 데이터 드라이버(120)로 공급한다.
도 2는 도 1의 액정표시패널에 내장된 게이트 드라이버와 데이터 드라이버를 구성하는 집적회로를 개략적으로 나타낸 도면이다.
도 1 및 도 2에 도시된 바와 같이, 액정표시패널(100)은 박막트랜지스터 어레이 기판(101)의 상단 비표시영역에 실장된 제1 내지 제3 데이터 드라이버 집적회로(120a ~ 120c)로 구성된 데이터 드라이버(120)와, 상기 박막트랜지스터 어레이 기판(101)의 좌측단 비표시영역에 내장된 게이트 드라이버(110)를 포함한다.
상기 박막트랜지스터 어레이 기판(101) 상에는 다수의 데이터라인(DL)과 게이트라인(GL)이 상호 직교되도록 형성되고, 상기 데이터라인(DL)과 게이트라인(GL) 에 의해 정의된 셀 영역들에 액정셀들(Clc)이 매트릭스 형태로 배치된다.
상기 액정표시패널(100)은 상기 박막트랜지스터 어레이 기판(101)과 대향하고 있는 컬러필터 기판(103)을 포함한다. 상기 컬러필터 기판(103)은 이웃한 액정셀들 사이에 형성되어 셀 영역을 정의하는 블랙매트릭스와, 컬러를 구현하기 위한 R, G, B 컬러필터를 포함한다.
상기 제1 내지 제3 데이터 드라이버 집적회로(120a ~ 120c)는 가요성 인쇄회로기판(Flexible Printed Circuit:FPC)(122)를 경유하여 타이밍 컨트롤러(도 1의 130)로부터의 데이터 제어신호(DCS)에 따라 입력된 데이터(Data)를 아날로그 데이터 전압으로 변환하여 대응하는 데이터라인(DL)으로 공급한다.
상기 게이트 드라이버(110)는 상기 액정표시패널(100) 상에 내장되어 상기 게이트라인(GL1 ~ GLn)과 일대일 대응되는 다수의 회로부를 포함한다. 상기 다수의 회로부 각각은 도 3에 도시된 바와 같이, 다수의 트랜지스터(T1 ~ T9)들로 구성되어 있다.
이때, 상기 다수의 회로부 각각의 구성은 도 3에 도시된 구성으로 한정되는 것이 아니라, 다양한 형태로 변형이 가능하다.
구체적으로, 상기 게이트 드라이버(110)에 포함된 다수의 회로부 중 제1 회로부에는 스타트 펄스(SP)와, 클럭신호(CLK) 및 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)이 입력된다. 나머지 회로부에는 상기 스타트 펄스(SP)를 대신하여 전전단 스테이지의 출력신호가 스타트 신호(Vst)로 입력된다. 즉, n번째 회로부에는 n-2번째 회로부의 출력신호가 스타트 신호(Vst)로 입력된다.
상기 제1 회로부는 제1 내지 제7 트랜지스터(T1 ~ T7)를 포함하는 제어부와 제8 및 제9 트랜지스터(T8, T9)를 포함하는 출력부로 구성된다.
상기 제1 회로부의 제어부는 스타트 펄스(SP)에 응답하며 게이트 하이 전압(VGH) 입력라인과 제1 노드(Q) 사이에 접속된 제1 트랜지스터(T1)와, 제2 스테이지의 출력신호에 응답하며 상기 제1 노드(Q)와 게이트 로우 전압(VGL)의 입력라인 사이에 접속된 제2 트랜지스터(T2)와, 제2 노드(QB) 상의 전압에 응답하며 상기 제1 트랜지스터(T1)의 소스 전극과 상기 게이트 로우 전압(VGL)의 입력라인 사이에 접속된 제3 트랜지스터(T3)를 포함한다.
또한, 상기 제1 회로부의 제어부는 상기 제2 스테이지의 출력신호에 응답하며 상기 게이트 하이 전압(VGH) 입력라인과 제2 노드(QB)에 제공된 전압이 인가되는 노드 사이에 접속된 제4 트랜지스터(T4)와, 상기 제1 노드(Q) 상의 전압에 응답하여 상기 제2 노드(QB)에 제공된 전압이 인가되는 노드와 게이트 로우 전압(VGL) 입력라인 사이에 접속된 제5 트랜지스터(T5)를 더 포함한다.
상기 제4 트랜지스터(T4)는 상기 제2 스테이지로부터 제공된 출력신호에 턴-온(turn-on) 되어 상기 제2 노드(QB)에 상기 게이트 하이 전압(VGH) 입력라인으로부터의 게이트 하이 전압(VGH)이 충전되게 한다. 상기 제2 노드(QB)에 제공된 게이트 하이 전압(VGH)에 의해 상기 제9 트랜지스터(T9)가 턴-온(turn-on) 되어 출력전압(Vgout)을 로우(Low) 논리 상태로 만든다.
상기 제5 트랜지스터(T5)는 상기 제4 트랜지스터(T4)와 동일한 역할을 하지만 상기 제4 트랜지스터(T4)는 제2 스테이지로부터 제공된 출력신호에 턴-온(turn- on) 되고, 상기 제5 트랜지스터(T5)는 제1 노드(Q)에 제공된 전압에 의해 턴-온(turn-on) 되는 점만 상이하다.
또한, 상기 제1 회로부의 제어부는 상기 게이트 하이 전압(VGH)에 응답하며 상기 게이트 하이 전압(VGH) 입력라인과 제2 노드(QB) 사이에 접속된 제6 트랜지스터(T6)와, 상기 스타트 펄스(SP)에 응답하며 상기 제2 노드(QB)와 게이트 로우 전압(VGL) 입력라인 사이에 접속된 제7 트랜지스터(T7)를 더 포함한다.
상기 제6 및 제7 트랜지스터(T6, T7)는 상기 출력부에서 발생할 수 있는 노이즈 성분을 제거하는 바이어스 저항 역할을 한다.
상기 제1 회로부의 출력부는 상기 제1 노드(Q) 상의 전압에 따라 상기 클럭신호(CLK)를 선택하여 상기 제1 스테이지와 대응되는 제1 게이트라인(GL1)으로 공급하는 제8 트랜지스터(T8)와, 상기 제2 노드(QB) 상의 전압에 따라 상기 제8 트랜지스터(T8)의 출력신호를 방전하는 제9 트랜지스터(T9)를 포함한다.
도 4는 도 3의 회로부의 일부분을 확대한 도면이다.
도 3 및 도 4에 도시된 바와 같이, 제1 회로부에는 클럭신호(CLK)가 입력되는 클럭신호(CLK) 입력라인(CLK_line)과 제1 및 제2 스타트 신호(Vst) 입력라인(Vst-line_1, Vst_line_2)이 전기적으로 접속되어 병렬구조를 갖는 스타트 신호(Vst) 입력라인(Vst_line) 및 다수의 트랜지스터(TR)가 형성되어 있다.
상기 스타트 신호(Vst) 입력라인(Vst_Line)은 제1 및 제2 스타트 신호(Vst) 입력라인(Vst_line_1, Vst_line_2)을 포함하며, 상기 제1 및 제2 스타트 신호 입력라인(Vst_line_1, Vst_line_2)은 병렬 구조로 전기적으로 연결되어 있다.
구체적으로, 상기 스타트 신호(Vst) 입력라인(Vst_line)은 기판 상에서 상기 클럭신호(CLK) 입력라인(CLK_line)과 평행하게 형성되다가 상기 클럭신호(CLK) 입력라인(CLK_line)과 중첩되는 부분에서 제1 및 제2 스타트 신호(Vst) 입력라인(Vst_line_1, Vst_line_2)으로 구분된다.
이때, 상기 스타트 신호(Vst) 입력라인(Vst_line)은 액정표시패널(도 1의 100)의 게이트라인(GL)과 동일한 재질로 동일 공정을 통해 형성되고, 상기 클럭신호(CLK) 입력라인(CLK_line)은 데이터라인(DL)과 동일한 재질로 동일 공정을 통해 형성된다.
이러한 회로부는 도 1에 도시된 액정표시패널(도 1의 100)의 제한된 면적에 내장되고 제n-2번째 회로부의 출력신호가 제n번째 회로부의 스타트 신호(Vst)로 입력되기 때문에, 서로 상이한 금속으로 형성된 스타트 신호(Vst) 입력라인(Vst_line)과 클럭신호(CLK) 입력라인의 일부가 중첩되는 것이다.
상기 중첩된 스타트 신호(Vst) 입력라인(Vst_line)과 클럭신호(CLK) 입력라인(CLK_line)에 쇼트(Short)가 발생할 때에 이를 리페어 하는 방법은 도 5a 및 도 5b에 도시된 일예를 참조하여 상세히 설명하기로 한다.
상기와 같은 구성의 회로부를 갖는 액정표시패널(도 1의 100)의 제조 공정 중에 정전기가 발생하게 되면, 상기 스타트 신호(Vst) 입력라인(Vst_line) 및 클럭신호(CLK) 입력라인(CLK_line)이 중첩된 부분에서 쇼트(Short)가 발생된다.
편의를 위해 병렬 구조를 갖는 상기 스타트 신호(Vst) 입력라인(Vst_line)을 중심으로 설명하였으나, 상기 클럭신호(CLK) 입력라인(CLK_line) 또한 상기 스타트 신호(Vst) 입력라인(Vst_line)과 중첩되는 영역에서 병렬 구조의 제1 및 제2 클럭신호(CLK) 입력라인으로 구분될 수 있다. 이때, 상기 스타트 신호(Vst) 입력라인(Vst_line)은 병렬 구조를 갖지 않는다.
특히, 도 5a에 도시된 바와 같이, 상기 스타트 신호(Vst) 입력라인(Vstl_line)의 제1 스타트 신호(Vst) 입력라인(Vst_line_1) 및 클럭신호(CLK) 입력라인(CLK_line)이 중첩되는 부분에서 쇼트(Short)가 발생하게 되면, 상기 제1 스타트 신호(Vst) 입력라인(Vst_line_1)에 공급된 신호가 쇼트(Short) 된 영역에서 흐를 수 없어 상기 스타트 신호(Vst)가 입력될 트랜지스터(TR)에 충분히 전달되지 못하게 된다. 결과적으로, 회로부에 정상적인 스타트 신호(Vst)가 인가되지 못하므로 게이트라인(도 1의 GL)을 구동하기 위한 신호를 인가할 수 없게 되거나 불안정하게 신호가 인가된다.
마찬가지로 상기 클럭신호(CLK) 입력라인에 공급된 신호가 쇼트(Short)된 영역에서 흐를 수 없어 상기 클럭신호(CLK)가 입력된 트랜지스터(TR)에 충분히 전달되지 못하게 되어 게이트라인(GL)을 구동하기 위한 신호를 인가할 수 없게 되거나 불안정하게 신호가 인가된다.
따라서, 상기 제1 스타트 신호(Vst) 입력라인(Vst_line_1)과 클럭신호(CLK) 입력라인(CLK_line)이 중첩되는 영역에서 쇼트(Short)가 발생한 경우, 상기 제1 스타트 신호(Vst) 입력라인(Vst_line_1)의 좌우를 레이저를 이용하여 커팅(cutting)하고 상기 제1 및 제2 스타트 신호(Vst) 입력라인(Vst_line_1, Vst_line_2)을 분리시킨다.
이로 인해, 상기 제1 스타트 신호(Vst) 입력라인(Vst_line_1)과 전기적으로 분리된 제2 스타트 신호(Vst) 입력라인(Vst_line_2)을 통해 스타트 신호(Vst)가 회로부의 트랜지스터(TR)에 충분히 전달될 수 있다.
또한, 도 5b에 도시된 바와 같이, 상기 스타트 신호(Vst) 입력라인(Vstl_line)의 제2 스타트 신호(Vst) 입력라인(Vst_line_2) 및 클럭신호(CLK) 입력라인(CLK_line)이 중첩되는 부분에서 쇼트(Short)가 발생하게 되면, 상기 제2 스타트 신호(Vst) 입력라인(Vst_line_2)의 좌우를 레이저를 이용하여 커팅(cutting)하고 상기 제1 및 제2 스타트 신호(Vst) 입력라인(Vst_line_1, Vst_line_2)을 분리시킨다.
이로 인해, 상기 제2 스타트 신호(Vst) 입력라인(Vst_line_2)과 전기적으로 분리된 제1 스타트 신호(Vst) 입력라인(Vst_line_1)을 통해 스타트 신호(Vst)가 회로부의 트랜지스터(TR)에 충분히 전달될 수 있다. 또한, 상기 클럭신호(CLK) 입력라인(CLK_line) 또한 레이저를 이용한 리페어(Repair)를 통해 회로부의 트랜지스터(TR)로 클럭신호(CLK)를 충분히 전달할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 액정표시장치는 내장형 게이트 드라이버의 다수의 회로부 내에서 클럭신호(CLK) 입력라인과 중첩되는 스타트 신호(Vst) 입력라인을 병렬 구조를 갖는 제1 및 제2 스타트 신호(Vst) 입력라인으로 형성하여, 위의 두 입력라인이 중첩되는 영역에서 공정 중에 발생하는 정전기로 인해 쇼트(Short)가 발생하더라도 레이저를 이용한 리페어(Repair)를 용이하게 할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면.
도 2는 도 1의 액정표시패널에 내장된 게이트 드라이버와 데이터 드라이버를 구성하는 집적회로를 개략적으로 나타낸 도면.
도 3은 도 2의 게이트 드라이버의 회로부 중 제1 회로부를 상세히 나타낸 도면.
도 4는 도 3의 회로부의 일부분을 확대한 도면.
도 5a 및 도 5b는 도 4의 스타트 신호 입력라인과 클럭신호 입력라인에 쇼트(Short)가 발생할 때에 이를 리페어 하는 방법을 나타낸 도면.
<도면의 주요부분에 대한 간단한 설명>
100:액정표시패널 101:박막트랜지스터 기판
103:컬러필터 기판 110:게이트 드라이버
120:데이터 드라이버 130:타이밍 컨트롤러
120a ~ 120c:제1 내지 제3 데이터 드라이버 집적회로
122:가요성 인쇄회로기판(Flexible Printed Circuit:FPC)

Claims (9)

  1. 다수의 게이트라인과 다수의 데이터라인이 교차되는 액정표시패널;
    상기 다수의 데이터라인을 구동하기 위한 데이터 드라이버;
    상기 액정표시패널에 내장되어 스타트 펄스에 시프트 되어 순차적으로 출력신호를 상기 다수의 게이트라인으로 공급하는 다수의 회로부를 구비한 게이트 드라이버;
    상기 각 회로부는,
    클럭신호가 입력되는 클럭신호 입력라인과, 상기 스타트 펄스가 입력되며 상기 클럭신호 입력라인과 일부 중첩되는 스타트 펄스 입력라인과, 상기 클럭신호와 스타트 펄스에 의해 구동되는 다수의 트랜지스터를 포함하고, 상기 클럭신호 입력라인 및 상기 스타트 펄스 입력라인 중 어느 하나의 입력라인은 상기 중첩되는 영역에서 병렬구조를 갖는 것을 특징으로 하는 특징으로 하는 액정표시장치.
  2. 제1 항에 있어서,
    상기 스타트 펄스 입력라인은 상기 클럭신호 입력라인과 중첩되지 않는 영역에서 상기 클럭신호 입력라인과 평행하다가 상기 클럭신호 입력라인과 일부 중첩되는 영역에서 병렬 구조를 가지며 전기적으로 연결된 제1 및 제2 스타트 펄스 입력라인으로 구분되는 것을 특징으로 하는 액정표시장치.
  3. 제1 항에 있어서,
    상기 클럭신호 입력라인은 상기 데이터라인과 동일한 재질로 동일 공정을 통해 형성되고, 상기 스타트 펄스 입력라인은 상기 게이트라인과 동일한 재질로 동일 공정을 통해 형성되는 것을 특징으로 하는 액정표시장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 스타트 펄스 입력라인은 각각 상기 클럭신호 입력라인과 일부 중첩되는 것을 특징으로 하는 액정표시장치.
  5. 제3 항에 있어서,
    상기 제1 스타트 펄스 입력라인과 클럭신호 입력라인의 일부가 중첩되는 영역에서 쇼트(Short)가 발생한 경우, 상기 제1 스타트 펄스 입력라인의 좌우를 레이저를 이용하여 커팅(cutting)하고 상기 제1 및 제2 스타트 펄스 입력라인을 분리시킨후, 레이저를 이용하여 쇼트(Short)된 클럭신호 입력라인을 전기적으로 연결시키는 것을 특징으로 하는 액정표시장치.
  6. 제3 항에 있어서,
    상기 제2 스타트 펄스 입력라인과 클럭신호 입력라인의 일부가 중첩되는 영역에서 쇼트(Short)가 발생한 경우, 상기 제2 스타트 펄스 입력라인의 좌우를 레이저를 이용하여 커팅(xutting)하고 상기 제1 및 제2 스타트 펄스 입력라인을 분리시 킨후, 레이저를 이용하여 쇼트(Short)된 클럭신호 입력라인을 전기적으로 연결시키는 것을 특징으로 하는 액정표시장치.
  7. 제1 항에 있어서,
    상기 클럭신호 입력라인은 상기 스타트 펄스 입력라인과 중첩되지 않는 영역에서 상기 스타트 펄스 입력라인과 평행하다가 상기 스타트 펄스 입력라인과 일부 중첩되는 영역에서 병렬 구조를 가지며 전기적으로 연결된 제1 및 제2 클럭신호 입력라인으로 구분되는 것을 특징으로 하는 액정표시장치.
  8. 게이트라인과 데이터라인이 배열된 액정표시패널과, 상기 액정표시패널에 내장되어 스타트 펄스에 시프트 되어 순차적으로 출력신호를 상기 게이트라인으로 공급하며 클럭신호가 입력되는 클럭신호 입력라인과, 상기 스타트 펄스가 입력되며 상기 클럭신호 입력라인과 중첩되지 않는 영역에서 상기 클럭신호 입력라인과 평행하다가 상기 클럭신호 입력라인과 일부 중첩되는 영역에서 병렬 구조를 가지며 전기적으로 연결된 제1 및 제2 스타트 펄스 입력라인으로 구분되는 스타트 펄스 입력라인을 포함하는 다수의 회로부를 구비한 게이트 드라이버를 포함하는 액정표시장치의 보상방법에 있어서,
    상기 제1 및 제2 스타트 펄스 입력라인 중 어느 하나의 스타트 펄스 입력라인과 상기 클럭신호 입력라인이 중첩되는 영역에서 단선이 발생하면, 상기 스타트 펄스 입력라인의 좌우를 커팅하여 상기 제1 및 제2 스타트 펄스 입력라인을 분리시 키는 단계; 및
    레이저를 이용하여 상기 단선된 클럭신호 입력라인을 전기적으로 연결시키는 단계;를 포함하는 것을 특징으로 하는 액정표시장치의 보상방법.
  9. 제8 항에 있어서,
    상기 클럭신호 입력라인은 상기 데이터라인과 동일한 재질로 동일 공정을 통해 형성되고, 상기 스타트 펄스 입력라인은 상기 게이트라인과 동일한 재질로 동일 공정을 통해 형성되는 것을 특징으로 하는 액정표시장치의 보상방법.
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