KR20060076991A - 액정표시장치의 구동부 - Google Patents

액정표시장치의 구동부 Download PDF

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Abstract

본 발명은 액정표시장치의 구동부에 관한 것으로, 스타트전압에 의해 턴-온되고, 입력되는 클럭신호에 따라 주사신호를 출력하는 제 1 풀-업 트랜지스터와; 제 1전압에 의해 턴-온되어 상기 제 1 풀-업 트랜지스터에서 출력된 주사신호를 제 2전압으로 천이시키는 제 1 풀-다운 트랜지스터 및 제 2 풀-다운 트랜지스터를 개별적으로 구비한 복수의 스테이지로 구성되는 액정표시장치의 구동부에 있어서, 제 N번째 스테이지의 제 1 풀-업 트랜지스터로부터 출력된 주사신호는 제 N+1번째 스테이지에서 출력된 주사신호에 따라 턴-온되는 제 1 풀-다운 트랜지스터를 통해 제 2전압으로 천이되며, 제 N+2번째 스테이지에서 인가된 제 1전압에 의해 턴-온된 제 2 풀-다운 트랜지스터에 의해 제 2전압으로의 천이 속도가 증가된다.
풀-업, 풀-다운, 주사신호, 게이트, 클럭신호, 액정

Description

액정표시장치의 구동부{DRIVING UNIT OF LIQUID CRYSTAL DISPLAY DEVICE}
도1은 비정질 실리콘 박막트랜지스터 액정표시장치를 개략적으로 나타낸 도면.
도2는 도1의 게이트구동부를 블럭으로 구성하여 나타낸 도면.
도3a는 일정한 지연시간을 갖는 주사신호의 파형을 보여주는 도면.
도3b는 도3a을 개선한 주사신호의 파형을 보여주는 도면.
도4a는 본 발명에 따른 액정표시장치의 구동부를 보인 도면.
도4b는 도4a의 제 1노드를 나타낸 도면.
도4c는 도4a의 제 2노드를 나타낸 도면.
도4d는 도4a의 구동파형들을 나타낸 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
T1: 제 1트랜지스터 T2: 제 2트랜지스터
T3: 제 3트랜지스터 T4: 제 4트랜지스터
T5: 제 5트랜지스터 T6: 제 6트랜지스터
T7: 제 1 풀-업 트랜지스터 T8: 제 1 풀-다운 트랜지스터
T9: 제 2 풀-다운 트랜지스터 C1: 제 1클럭신호
C2: 제 2클럭신호 C3: 제 3클럭신호
C4: 제 4클럭신호 Vdd: 고전위 전압
Vss: 저전위 전압 STn∼STn+2: 스테이지(stage)
Vgate n∼Vgate n+2: 주사신호
본 발명은 액정표시장치(liquid crystal display device)의 구동부(driving unit)에 관한 것으로, 특히, 비정질 실리콘 박막트랜지스터 기판에서 각 주사신호의 풀-다운시간을 단축시켜 화소의 유효충전시간을 최대한 확보함으로써, 화질을 향상시킬 수 있도록 한 액정표시장치의 구동부에 관한 것이다.
최근, 다양한 정보의 시각적 표현을 통해 인간과 정보의 편리한 인터페이스 역할을 하는 디스플레이 장치들이 많이 개발되고 있다. 특히, 액정표시장치는 선명한 화질, 낮은 소비전력 및 가벼운 무게 등의 장점으로 인해 기존에 많이 사용되던 브라운관(Cathode Ray Tube: CRT)을 대체하는 차세대 디스플레이 장치로서 그 수요가 점점 증가하고 있다.
액정표시장치는 크게 화상정보가 구현되는 액정패널과, 그 액정패널을 구동시키는 구동부 및 상기 액정패널에 광을 공급하는 백라이트 유닛으로 구성된다. 상기 구동부는 상기 액정패널 외부에 구비되어 그 액정패널과 전기적으로 접속될 수도 있으나, 최근에는 액정패널에 일체화된 구동부도 많이 제작되고 있다.
구동부가 액정패널 제작공정 상에서 일체화된 액정표시장치에는 크게 비정질 실리콘(amorphous silicon: a-Si) 박막트랜지스터 액정표시장치와 다결정 실리콘(poly crystalline silicon) 박막트랜지스터 액정표시장치로 구분되는데, 상기 다결정 실리콘 박막트랜지스터 액정표시장치는 소비전력이 작고, 가격이 저렴하지만 상기 비정질 실리콘 박막트랜지스터 액정표시장치에 비해 제조 공정이 복잡한 단점이 있다. 따라서, 비교적 제조공정이 간단하고, 수율이 높은 상기 비정질 실리콘 박막트랜지스터 액정표시장치가 주로 사용된다.
도1은 비정질 실리콘 박막트랜지스터 액정표시장치를 개략적으로 나타낸 도면이다.
도1을 참조하면, 액정표시장치는 박막트랜지스터 어레이기판(thin film transistor array substrate, 2)과 컬러필터 기판(color filter substrate, 3)이 일정한 셀-갭(cell-gap)으로 합착된 액정패널(liquid crystal display panel,1)과, 상기 박막트랜지스터 어레이기판(2) 상에 종횡으로 배열된 복수의 데이터라인(15) 및 게이트라인(16)과, 상기 데이터라인(15)과 게이트라인(16)이 교차하여 구획되는 복수의 화소(P)와, 상기 액정패널(1)에 형성되며, 상기 데이터라인(15)을 통해 상기 화소(P)에 화상정보를 공급하는 데이터구동부(20)와, 상기 액정패널(1)에 형성되며, 상기 게이트라인(16)을 통해 상기 화소(P)에 주사신호(scan signal)를 공급하는 게이트구동부(30)를 포함하여 구성된다.
상기 박막트랜지스터 어레이기판(2) 상에는 화소(P)가 매트릭스 형태로 배열되어 실제로 화상이 표시되는 화상 표시영역(image display region,10)을 이룬다.
상기 데이터구동부(20)는 상기 데이터라인(15)을 통해 상기 화상 표시영역 (10)과 전기적으로 접속되며, 상기 게이트구동부(30)는 상기 게이트라인(16)을 통해 상기 화상 표시영역(10)과 전기적으로 접속된다. 상기 게이트라인(16) 및 데이터라인(15)은 상기 화상 표시영역(10)에 배열된 화소(P)에 전기적으로 접속된다.
상기 게이트구동부(30)는 상기 화상 표시영역(10)에 횡방향으로 배열된 복수의 게이트라인(16)에 한 라인씩 순차적으로 주사신호를 공급함으로써, 해당 게이트라인(16)에 접속된 복수의 화소(P)에 주사신호를 공급한다. 상기 화소(P)에는 스위치역할을 하는 박막트랜지스터(thin film transistor: TFT)가 개별적으로 구비되는데, 상기 주사신호에 의해 턴-온(turn on)된다. 상기 데이터구동부(20)는 상기 턴-온된 박막트랜지스터를 통해 해당 화소(P)에 화상정보를 공급한다. 이와 같이, 화소(P)에 공급된 화상정보는 각 화소(P)에 구비된 화소전극으로 공급된다.
한편, 상기 화소(P) 내에는 스토리지 커패시터(storage capacitor)가 구비되어 상기 화소(P)의 박막트랜지스터가 주사신호에 의해 턴-온상태를 유지하는동안 화상정보의 전압을 저장하여 상기 박막트랜지스터가 턴-오프(turn off)상태가 되더라도 저장된 화상정보의 전압에 의해 한 프레임(frame)동안 화소(P)의 구동을 유지시키게 된다.
도2는 도1의 게이트구동부를 블럭으로 구성하여 나타낸 도면이다.
도2를 참조하면, 게이트구동부는 이전 스테이지의 주사신호(Vgate1∼Vgate n)와 복수의 클럭신호(C1∼C4)에 의해 주사신호(Vgate1∼Vgate n)를 출력하며, 그 출력된 주사신호(Vgate1∼Vgate n)를 다음 스테이지로 전달하는 복수의 스테이지(stage, ST1∼STn)로 구성된다.
상기 스테이지(ST1∼STn)는 각각 게이트라인에 일대일로 접속된다.
일반적으로 각 스테이지(ST1∼STn)에 인가되는 클럭신호는 2-클럭신호나 4-클럭신호가 많이 사용된다. 도2에 도시된 게이트구동부는 4-클럭신호를 적용하였다.
각 스테이지(ST1∼STn)에는 4개의 클럭신호(C1∼C4)가 두 개씩 쉬프트(shift)되어 인가되며, 고전위 전압(Vdd)과 저전위 전압(Vss)이 공통적으로 인가된다. 그리고, 각 스테이지(ST1∼STn)의 출력라인은 다음 스테이지(ST1∼STn)에 전기적으로 연결됨과 아울러, 이전 스테이지(ST1∼STn)에 전기적으로 연결된다.
보다 자세하게는, 각 스테이지(ST1∼STn)에서 출력되는 주사신호(Vgate1∼Vgate n)는 다음 스테이지(ST1∼STn)에 전달되어 해당 스테이지(ST1∼STn)를 셋팅시킴으로써,해당 스테이지(ST1∼STn)에 클럭신호(C1∼C4)가 인가되는 경우 주사신호(Vgate1∼Vgate n)가 출력되도록 한다. 또한, 각 스테이지(ST1　STn)에서 출력된 주사신호(Vgate1∼Vgate n)는 이전 스테이지(ST1∼STn)에도 전달되어 이전 스테이지(ST1∼STn)에서 출력되던 주사신호(Vgate1∼Vgate n)의 출력을 중단시킨다. 따라서, 두 개의 스테이지(ST1∼STn)에서 동시에 주사신호(Vgate1∼Vgate n)가 출력되는 것을 방지한다.
그런데, 매 수평주기에서 하나의 스테이지(ST1∼STn)에서만 주사신호(Vgate1∼Vgate n)를 출력하기 위해서는 이전 스테이지(ST1∼STn)에서 출력되던 주사신호(Vgate1∼Vgate n)를 최대한 빨리 저전위로 상태로 천이시켜야 한다. 따라서, 이와 같은 풀-다운(pull-down) 기능을 수행하는 소자가 각 스테이지(ST1∼STn)에 구비된 다.
그런데, 비정질 실리콘 박막트랜지스터 액정표시장치에서는 비정질 실리콘의 특성에 기인하여 풀-다운 효과를 크게 얻을 수 없다. 비정질 실리콘은 실리콘 내부의 불규칙적인 입자의 배열로 인해 전자의 이동도(mobility)가 떨어진다. 따라서, 주사신호(Vgate1∼Vgate n)가 고전위와 저전위로 천이되는 경우 일정한 시간 지연이 발생된다.
도3a는 일정한 지연 시간을 갖는 주사신호의 파형을 보여주는 도면이고, 도3b는 도3a를 개선한 주사신호의 파형을 보여주는 도면이다.
이상적인 주사신호의 파형은 구형파 형태이다. 그러나, 실제적으로는 비정질 실리콘의 낮은 전자 이동도에 의해 고전위(HIGH)와 저전위(LOW) 사이의 레벨 이동시 일정한 시간의 지연이 발생된다. 도시된 바와 같이, 주사신호의 전압레벨 천이시 지연이 일어나면, 매 수평주기마다 인가되는 주사신호들의 상승시간(rising time)과 하강시간(falling time) 간에 일정한 중첩구간(Tov)이 생긴다. 상기 중첩구간(Tov)에서는 동일한 수평주기동안 게이트구동부의 두 개의 스테이지에서 동시에 주사신호가 출력되어 두 개의 게이트라인에 주사신호가 인가된 상태를 가리키므로, 이전 수평주기부터 턴-온된 박막트랜지스터를 통해 현재 수평주기에 대응하는 화상정보가 인가될 수 있어서 잘못된 화상정보가 표시될 수 있다.
상기와 같은 문제를 방지하기 위해 박막트랜지스터의 크기를 증가시킬 수 있으나 이러한 경우에도 액정패널의 한정된 공간에 의해 제약이 따른다.
도3a에서와 같은 중첩구간(Tov)을 방지하기 위해 도3b에 도시된 바와 같이, 이전 프레임의 주사신호가 완전히 저전위로 천이된 후에 다음 주사신호를 인가하는 방식을 사용한다. 그러나, 이와 같은 경우에 인접한 주사신호 간의 중첩구간을 방지할 수는 있지만, 각 수평주기에서 주사신호 인가시간을 감소시켜 화소에 화상정보가 충전되는 시간이 줄어들게 되어 높은 품질의 화상을 구현할 수 없게 된다. 특히, 액정표시장치를 점점 대면적화할수록 한 프레임에서 각 수평주기의 시간을 더 짧게 설정해야 하므로, 화소에 화상정보를 충전할 수 있는 시간을 확보하기가 더 어려워진다.
상기한 바와 같은 문제점을 해결하기 위해 본 발명이 창안된 것으로, 본 발명의 목적은 주사신호를 빠르게 풀-다운시켜 다음 주사신호의 인가시간을 앞당길 수 있게 되어 화소에 화상정보가 충전되는 시간을 최대한 확보할 수 있는 액정표시장치의 구동부를 제공하는데 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위한 액정표시장치의 구동부는 스타트전압에 의해 턴-온되고, 입력되는 클럭신호에 따라 주사신호를 출력하는 제 1 풀-업 트랜지스터와; 제 1전압에 의해 턴-온되어 상기 제 1 풀-업 트랜지스터에서 출력된 주사신호를 제 2전압으로 천이시키는 제 1 풀-다운 트랜지스터 및 제 2 풀-다운 트랜지스터를 개별적으로 구비한 복수의 스테이지로 구성되는 액정표시장치의 구동부에 있어서, 제 N번째 스테이지의 제 1 풀-업 트랜지스터로부터 출력된 주사신호는 제 N+1번째 스테이지에서 출력된 주사신호에 따라 턴-온되는 제 1 풀- 다운 트랜지스터를 통해 제 2전압으로 천이되며, 제 N+2번째 스테이지에서 인가된 제 1전압에 의해 턴-온된 제 2 풀-다운 트랜지스터에 의해 제 2전압으로의 천이 속도가 증가되는 것을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치의 구동부를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도4a는 본 발명에 따른 액정표시장치의 구동부를 보인 도면이고, 도4b는 도4a의 제 1노드를 나타낸 도면이며, 도4c는 도4a의 제 2노드를 나타낸 도면이며, 도4d는 도4a의 구동파형들을 나타낸 타이밍도이다.
도면에 액정표시장치의 전체가 도시되진 않았지만, 액정표시장치는 크게 화상이 표시되는 액정패널과, 상기 액정패널을 구동시키는 구동부로 구분된다. 여기서, 상기 액정패널에는 제 1방향으로 복수의 데이터라인이 배열되고, 상기 제 1방향에 실질적으로 수직하는 제 2방향으로 복수의 게이트라인이 배열된다. 그리고, 상기 데이터라인 및 게이트라인의 교차부마다 복수의 화소가 정의된다.
상기 액정표시장치의 구동부는 상기 복수의 화소에 상기 게이트라인을 통해 주사신호를 공급하고, 상기 주사신호에 대응하여 상기 데이터라인을 통해 화소에 화상정보를 공급함으로써, 상기 액정패널에 화상을 구현한다.
도4a를 참조하면, 액정표시장치의 구동부는 게이트라인에 개별적으로 접속되는 복수의 스테이지(stage, STn∼STn+2)로 구성된다.
상기 스테이지(STn∼STn+2)는 상기 스타트전압(Vst)에 의해 턴-온(turn-on)되는 제 1트랜지스터(T1)와; 소스전극이 상기 제 1트랜지스터의 드레인전극에 연결 되고, 드레인전극에 저전위 전압(Vss)이 인가되며, 다음 스테이지(STn∼STn+2)의 주사신호에 의해 턴-온되는 제 2트랜지스터(T2)와; 게이트전극이 상기 제 1트랜지스터(T1)의 드레인전극과 제 2트랜지스터(T2)의 소스전극에 연결되고, 드레인전극에 상기 저전위 전압(Vss)이 인가되는 제 3트랜지스터(T3)와; 게이트전극이 상기 제 1트랜지스터(T1)의 게이트전극 및 소스전극과 연결되고, 소스전극이 상기 제 3트랜지스터(T3)의 소스전극과 연결된 제 4트랜지스터(T4)와; 게이트전극이 상기 복수의 클럭신호라인 중 어느 하나의 클럭신호라인과 연결되고, 소스전극이 또 다른 하나의 클럭신호라인과 연결되며, 드레인전극이 상기 제 3,4트랜지스터(T3,T4)의 소스전극에 연결된 제 5트랜지스터(T5)와; 소스전극이 상기 제 1트랜지스터(T1)의 드레인전극에 연결되고, 게이트전극이 상기 제 5트랜지스터(T5)의 드레인전극과 연결되며, 드레인전극에 상기 저전위 전압(Vss)이 인가되는 제 6트랜지스터(T6)와; 소스전극이 어느 하나의 클럭신호라인에 연결되고, 게이트전극이 상기 제 1트랜지스터(T1)의 드레인전극 및 상기 제 2트랜지스터(T2)의 소스전극에 연결되며, 드레인전극이 게이트라인에 연결된 제 1 풀-업 트랜지스터(T7)와; 소스전극이 상기 제 1 풀-업 트랜지스터(T7)의 드레인전극에 연결되고, 게이트전극이 상기 제 3트랜지스터(T3)의 소스전극 및 제 5트랜지스터(T5)의 드레인전극에 연결된 제 1 풀-다운 트랜지스터(T8)와; 소스전극이 상기 제 1 풀-업 트랜지스터(T7)의 드레인전극 및 상기 제 1 풀-다운 트랜지스터(T8)의 소스전극에 연결된 제 2 풀-다운 트랜지스터(T9)를 포함하여 구성된다.
상기 각 스테이지(STn∼STn+2)에는 4개의 클럭신호(C1∼C4) 중 2개씩 쉬프트 되어 인가되며, 상기 각 스테이지(STn∼STn+2)에는 공통적으로 고전위 전압(Vdd)과 저전위 전압(Vss)이 인가된다.
한편, 상기 스테이지(STn∼STn+2)에 구비되는 제 1 내지 제 6트랜지스터(T1∼T6), 제 1 풀-업 트랜지스터(T7) 및 제 1,2 풀-다운 트랜지스터(T8,T9)는 엔-타입(N-type) 모스(Metal Oxide Semiconduct: MOS) 트랜지스터로 도시되었지만, 모두 피-타입 모스트랜지스터로 구성할 수도 있다.
각 스테이지(STn∼STn+2)에는 이전 스테이지(STn∼STn+2)의 출력, 즉, 주사신호(Vgate n∼Vgate n+2)가 스타트전압(Vst)으로 인가되어 해당 스테이지(STn∼STn+2)를 미리 셋팅시킴을써, 상기 스테이지(STn∼STn+2)에 클럭신호(C1∼C4)가 인가될 때 그 클럭신호(C1∼C4)에 동기되어 바로 주사신호(Vgate n∼Vgate N+2)를 출력하게 된다.
상기 구동부의 구동을 도4d를 참조하여 설명하면 다음과 같다.
먼저, 제 N번째 스테이지(STn)의 상기 제 1트랜지스터(T1)의 게이트전극에 스타트전압(Vst)이 인가되면, 상기 제 1트랜지스터(T1)는 도통되며, 스타트신호(Vst)가 상기 제 1트랜지스터(T1)의 드레인전극을 통해 출력된다. 상기 제 1트랜지스터(T1)를 통해 인가되는 스타트전압(Vst)은 도4b에 굵은선으로 도시된 바와 같이 상기 제 2트랜지스터(T2)의 소스전극, 제 3트랜지스터(T3)의 게이트전극, 제 1 풀-업 트랜지스터(T7)의 게이트전극 및 제 6트랜지스터(T6)의 소스전극을 연결하는 라인인 제 1노드(node, Q1)에 인가된다. 상기 제 1노드(Q1)는 상기 스타트전압(Vst)에 의해 프리차징(pre-charging)되어 고전위 상태가 된다. 이때, 도4c에 굵은선으 로 도시된 바와 같이 상기 제 3트랜지스터(T3)의 소스전극, 제 6트랜지스터(T6)의 게이트전극 및 제 1 풀-다운 트랜지스터(T8)의 게이트전극을 연결하는 라인인 제 2노드(Q2)는 A구간동안 상기 스타트전압(Vst)에 의해 도통된 제 3트랜지스터(T3)를 통해 인가된 저전위 전압(Vss)에 의해 저전위 상태를 유지한다. 한편, 상기 제 1 풀-업 트랜지스터(T7)는 상기 제 1트랜지스터(T1)를 통해 제 1노드(Q1)에 충전된 스타트전압(Vst)에 의해 턴-온되며, 상기 제 1 풀-다운 트랜지스터(T8)는 저전위 상태의 제 2노드(Q2)에 의해 턴-오프상태를 유지한다.
B구간에서 제 1클럭신호(C1)가 인가되면, 제 N번째 스테이지(STn)에 더 이상 스타트전압(Vst)이 인가되지않으므로, 제 1트랜지스터(T1)는 턴-오프되어 상기 제 1노드(Q1)는 상기 제 N번째 스테이지(STn)의 다른 라인들과 단선되어 플로팅(floating)상태가되므로, 이전 A구간동안 충전된 고전위 상태가 계속 유지되며, 상기 제 1 풀-업 트랜지스터(T7)도 턴-온상태를 유지한다. 상기 제 1클럭신호(C1)는 상기 턴-온된 제 1 풀-업 트랜지스터(T7)를 통해 출력되어 게이트라인(미도시)에 주사신호(Vgate n)로 인가된다.
한편, 기판 상에 다른 트랜지스터들과 동일한 공정으로 형성된 제 1 풀-업 트랜지스터(T7)는 게이트전극과 드레인전극의 일정 영역이 중첩되기 때문에 상기 제 1 풀-업 트랜지스터(T7)의 게이트전극과 드레인전극 사이에는 기생 커패시터가 형성된다. 따라서, 상기 제 1 풀-업 트랜지스터(T7)에 상기 제 1클럭신호(C1)가 인가될 경우 상기 제 1 풀-업 트랜지스터(T7)에 전기적으로 접속된 제 1노드(Q1)의 전위가 상기 기생 커패시터에 의한 커플링 현상으로 함께 변하게 된다. 즉, 상기 제 1 풀-업 트랜지스터(T7)의 소스전극으로 제 1클럭신호(C1)에 의한 고전위 전압이 인가되므로, 상기 제 1노드(Q1)는 이전의 고전위 전압보다 더 높은 전압으로 충전된다. 따라서, 상기 제 1 풀-업 트랜지스터(T7)는 상기 제 1노드(Q1)의 증가된 전압 레벨에 의해 도전채널이 더 넓어지게되어 드레인전극으로 출력되는 제 1클럭신호(C1)는 고전위 전압레벨로 빠르게 상승된다.
상기와 같이 제 1 풀-업 트랜지스터(T7)로 출력된 제 1클럭신호(C1)는 제 N+1번째 스테이지(STn+1)에 스타트전압으로 인가되며, 상기 제 N+1번째 스테이지(STn+1)의 제 1트랜지스터(T1)를 턴-온시킨다. 그리고, 상기 턴-온된 제 1트랜지스터(T1)를 통해 인가되는 상기 제 1클럭신호(C1)에 의해 제 1노드(Q1)는 고전위 상태로 충전되고, 그 제 1노드(Q1)의 일측에 접속된 제 1 풀-업 트랜지스터(T7)는 턴-온상태가 된다.
C구간에서는 제 N번째 스테이지(STn)의 제 5트랜지스터(T5)의 게이트전극으로 제 2클럭신호(C2)가 인가된다. 이에 따라, 상기 제 5트랜지스터(T5)가 도통되어 소스전극에 인가된 고전위 전압을 드레인전극을 통해 제 2노드(Q2)에 인가한다. 따라서, 상기 제 2노드(Q2)는 고전위 전압으로 충전되며, 그 고전위 전압에 의해 상기 제 2노드(Q2)의 일측에 연결된 제 6트랜지스터(T6) 및 제 1 풀-다운 트랜지스터(T8)가 턴-온된다.
상기 제 6트랜지스터(T6)는 상기 제 1노드(Q1)와 전기적으로 접속되므로, 상기 제 1노드(Q1)는 상기 턴-온된 제 6트랜지스터(T6)를 통해 방전되어 저전위 상태로 천이되고, 상기 제 1 풀-업 트랜지스터(T7)는 턴-오프상태가 되어 제 1클럭신호 (C1)를 차단한다. 그러나, 이전 B구간에서 이미 출력된 제 1클럭신호(C1)에 의해 상기 제 N번째 스테이지(STn)의 출력라인은 고전위 상태로 충전된 상태이다. 이때, 상기 턴-온된 제 1 풀-다운 트랜지스터(T8)를 통해 상기 제 N번째 스테이지(STn)의 출력라인을 방전시켜 저전위 상태로 천이시킨다.
상기 C구간동안 제 N+1번째 스테이지(STn+1)에서 주사신호(Vgate n+1)를 출력한다. 상기 제 N+1번째 스테이지(STn+1)의 제 1노드(Q1)는 이전 B구간에서 이미 고전위 전압으로 충전된 상태이므로, 제 1 풀-업 트랜지스터(T7)는 턴-온되고, 제 2클럭신호(C2)에 동기되어 주사신호(Vgate n+1)를 출력하게 된다.
한편, 제 N+1번째 스테이지(STn+1)에서 출력된 고전위 전압은 상기 제 N번째 스테이지(STn)의 제 2트랜지스터(T2)를 턴-온시킴에 따라 상기 제 N번째 스테이지(STn)의 제 1노드(Q1)는 상기 턴-온된 제 2트랜지스터(T2)를 통해 방전속도가 빨라진다.
상기와 같이, 주사신호(Vgate n∼Vgate n+2)의 출력 순서가 제 N번째 스테이지(STn)에서 제 N+1번째 스테이지(STn+1)로 넘어가는 경우 제 1노드(Q1)는 제 2노드(Q2)에 의해 방전되며, 상기 제 N+1번째 스테이지(STn+1)에서 출력된 주사신호(Vgate n+1)에 의해 방전속도가 더 빨라지고, 제 1 풀-업 트랜지스터(T7)를 통해 이미 출력된 고전위 전압은 제 1 풀-다운 트랜지스터(T8)를 통해 방전되어 저전위 상태로 천이된다. 그러나, 상기 제 1 풀-다운 트랜지스터(T8)의 방전속도를 좀 더 높이기 위해 제 N+2번째 스테이지(STn+2)의 제 1노드(Q1)를 이용하게 되었다.
상기 C구간에서 제 N+1번째 스테이지(STn+1)에서 출력된 고전위 전압은 게이 트라인에 주사신호(Vgate n+1)로서 인가되며, 다음 스테이지인 제 N+2번째 스테이지(STn+2)의 제 1트랜지스터(T1)를 턴-온시켜 상기 제 N+2번째 스테이지(STn+2)의 제 1노드(Q1)가 고전압 상태로 충전되게 한다. 상기 제 N번째 스테이지(STn)의 출력측은 상기 제 N+2번째 스테이지(STn+2)의 제 1노드(Q1)와 제 2 풀-다운 트랜지스터(T9)에 의해 전기적으로 연결되기 때문에 상기 제 N번째 스테이지(STn)의 제 2 풀-다운 트랜지스터(T9)는 상기 제 N+2번째 스테이지(STn+2)의 제 1노드(Q1)에 충전된 고전위 전압에 의해 턴-온되어 상기 제 N번째 스테이지(STn)의 출력라인을 저전위 전압(Vss) 상태로 만든다. 따라서, 상기 제 N번째 스테이지(STn)의 출력라인은 상기 제 1 풀-다운 트랜지스터(T8)에 의해 방전됨과 아울러, 추가적으로 구비된 상기 제 2 풀-다운 트랜지스터(T9)에 의해 방전은 더 가속화된다.
상기와 같이, 제 1 풀-다운 트랜지스터(T8) 및 제 2 풀-다운 트랜지스터(T9)를 함께 사용한 빠른 방전에 의해 주사신호(Vgate n∼Vgate n+2)의 펄스가 고전위 상태에서 저전위 상태로 빠르게 천이되기 때문에 인접한 스테이지(STn∼STn+2)에서 출력된 주사신호(Vgate n∼Vgate n+2)와의 중첩 구간이 최소화된다. 따라서, 주사신호(Vgate n∼Vgate n+2) 인가된 구간에서 중첩 구간을 제외한 나머지 시간동안 화소에 화상정보를 충전할 수 있는 유효 충전시간이 늘어난다.
또한, 상기와 같이 주사신호(Vgate n∼Vgate n+2)간의 중첩 구간이 줄어들기 때문에 주사신호(Vgate n∼Vgate n+2) 간의 간격을 좁게하면서도 충분히 화소 유효 충전시간을 확보할 수 있으므로, 대면적의 고해상도를 갖는 액정표시장치에서도 용이하게 사용될 수 있다.
상술한 바와 같이, 본 발명의 액정표시장치의 구동부는 주사신호를 빠르게 풀-다운시킴으로써, 인접한 주사신호와의 중첩 구간을 최소화시켜 각 수평주기에서 화소 유효 충전시간을 최대한 확보할 수 있어 액정표시장치의 화질 저하를 방지할 수 있다.
특히, 주사신호 간의 중첩 구간을 최소화하므로, 각 주사신호 간의 시간 간격을 좁히면서도 충분한 화소 유효충전시간을 확보할 수 있어 고해상도의 액정표시장치에서도 용이하게 적용될 수 있다.

Claims (9)

  1. 이전 스테이지의 출력신호에 의해 턴-온되는 제 1트랜지스터를 통해 고전위로 충전되어 제 2트랜지스터를 턴-온시키고, 충전 상태를 유지하는 동안 입력되는 제 1클럭신호에 따라 상기 제 2트랜지스터를 통해 출력신호를 출력하여 신호라인에 인가함과 아울러, 다음 스테이지의 제 1트랜지스터를 턴-온시키는 제 1노드; 및
    상기 제 1노드와 제 3트랜지스터를 통해 연결되며, 제 2클럭신호에 의해 턴-온되는 제 4트랜지스터를 통해 고전위로 충전되어 상기 제 3트랜지스터를 턴-온시켜 상기 제 3트랜지스터를 통해 상기 제 1노드를 방전시키고, 상기 출력신호가 충전된 신호라인을 방전시키는 제 2노드로 이루어진 복수의 스테이지를 포함하여 구성되는 액정표시장치의 구동부에 있어서,
    제 N번째 스테이지에 연결된 신호라인은 제 N+2번째 스테이지의 제 1노드와 제 5트랜지스터를 통해 연결되며, 제 N+1번째 스테이지의 출력신호에 의해 고전위로 충전된 제 N+2번째 스테이지의 제 1노드에 의해 턴-온되는 제 5트랜지스터는 상기 제 3트랜지스와 함께 상기 신호라인의 방전속도를 증가시키는 것을 특징으로 하는 액정표시장치의 구동부.
  2. 제 1 항에 있어서, 상기 제 1노드와 제 2노드는 서로 상반된 전위로 구동되는 것을 특징으로 하는 액정표시장치의 구동부.
  3. 제 1 항에 있어서, 상기 제 1노드에 차징된 전압은 다음 스테이지의 주사신호에 의해 방전되는 것을 특징으로 하는 액정표시장치의 구동부.
  4. 스타트전압에 의해 턴-온되고, 입력되는 클럭신호에 따라 주사신호를 출력하는 제 1 풀-업 트랜지스터와; 제 1전압에 의해 턴-온되어 상기 제 1 풀-업 트랜지스터에서 출력된 주사신호를 제 2전압으로 천이시키는 제 1 풀-다운 트랜지스터 및 제 2 풀-다운 트랜지스터를 개별적으로 구비한 복수의 스테이지로 구성되는 액정표시장치의 구동부에 있어서,
    제 N번째 스테이지의 제 1 풀-업 트랜지스터로부터 출력된 주사신호는 제 N+1번째 스테이지에서 출력된 주사신호에 따라 턴-온되는 제 1 풀-다운 트랜지스터를 통해 제 2전압으로 천이되며, 제 N+2번째 스테이지에서 인가된 제 1전압에 의해 턴-온된 제 2 풀-다운 트랜지스터에 의해 제 2전압으로의 천이 속도가 증가되는 것을 특징으로 하는 액정표시장치의 구동부.
  5. 제 4 항에 있어서, 상기 제 1전압은 고전위 전압이고, 상기 제 2전압은 저전위 전압인 것을 특징으로 하는 액정표시장치의 구동부.
  6. 제 4 항에 있어서, 상기 제 1 풀-업 트랜지스터 및 제 1 풀-다운 트랜지스터는 서로 반대로 구동되는 것을 특징으로 하는 액정표시장치의 구동부.
  7. 제 4 항에 있어서, 상기 스테이지에는 다음 스테이지의 제 1 풀-업 트랜지스터로부터 출력된 주사신호에 의해 턴-온되어 제 2전압을 인가받고, 그 제 2전압에 의해현재 스테이지의 제 1 풀-업 트랜지스터를 턴-오프시키는 트랜지스터가 추가로 구비되는 것을 특징으로 하는 액정표시장치의 구동부.
  8. 제 4 항에 있어서, 상기 제 1 풀-다운 트랜지스터 및 제 2 풀-다운 트랜지스터는 동일하게 도통되거나 차단되는 것을 특징으로 하는 액정표시장치의 구동부.
  9. 고전위 전압, 저전위 전압, 복수의 클럭신호를 입력받고, 이전 단의 출력을 스타트전압으로 인가받는 복수의 스테이지로 구성된 액정표시장치의 구동부에 있어서,
    상기 스테이지는 상기 스타트전압에 의해 도통되는 제 1트랜지스터와; 소스전극이 상기 제 1트랜지스터의 드레인전극에 연결되고, 드레인전극에 저전위 전압이 인가되며, 다음 스테이지의 출력신호에 의해 도통되는 제 2트랜지스터와; 게이트전극이 상기 제 1트랜지스터의 드레인전극과 상기 제 2트랜지스터의 소스전극에 연결되며, 상기 제 1트랜지스터를 통해 인가되는 스타트전압에 의해 도통되어 저전위 전압이 인가되는 제 3트랜지스터와; 소스전극이 상기 제 3트랜지스터의 소스전극과 연결되며, 상기 스타트전압에 의해 도통되는 제 4트랜지스터와; 드레인전극이 상기 3,4트랜지스터의 소스전극에 연결되며, 제 2클럭신호에 의해 도통되어 고전위 전압이 인가되는 제 5트랜지스터와; 소스전극이 상기 제 1트랜지스터의 드레인전극 에 연결되고, 게이트전극이 상기 제 5트랜지스터의 드레인전극에 연결되어 상기 제 5트랜지스터를 통해 인가되는 고전위 전압에 의해 도통되는 제 6트랜지스터와; 게이트전극이 상기 제 1트랜지스터의 드레인전극에 연결되어 상기 제 1트랜지스터를 통해 인가되는 스타트전압에 의해 도통되어 제 1클럭신호를 출력하는 제 1 풀-업 트랜지스터와; 소스전극이 상기 제 1 풀-업 트랜지스터의 드레인전극에 연결되고, 게이트전극이 상기 제 5트랜지스터의 드레인전극에 연결되어 상기 제 5트랜지스터를 통해 인가되는 고전위 전압에 의해 도통되어 상기 제 1 풀-업 트랜지스터의 출력신호를 저전위로 다운시키는 제 1 풀-다운 트랜지스터와; 소스전극이 제 N번째 스테이지의 제 1 풀-업 트랜지스터의 드레인전극에 연결되며, 게이트전극이 제 N+2번째 스테이지의 제 1트랜지스터의 드레인전극에 연결되어 상기 제 N+2번째 스테이지의 제 1트랜지스터를 통해 인가되는 스타트전압에 의해 도통되어 제 N번째 스테이지의 제 1 풀-업 트랜지스터로부터 출력된 출력신호가 저전위로 다운되는 속도를 증가시키는 제 2 풀-다운 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 액정표시장치의 구동부.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
KR20110052986A (ko) * 2009-11-13 2011-05-19 엘지디스플레이 주식회사 액정표시장치 및 그의 보상 방법
US8520159B2 (en) 2006-09-29 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR20180084753A (ko) * 2015-09-23 2018-07-25 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 그 구동 방법, 액정 디스플레이

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100789153B1 (ko) * 2002-03-06 2007-12-28 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
KR100804038B1 (ko) * 2002-04-04 2008-02-18 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 액정표시장치

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
US8520159B2 (en) 2006-09-29 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US8908115B2 (en) 2006-09-29 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9263468B2 (en) 2006-09-29 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9606408B2 (en) 2006-09-29 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10048558B2 (en) 2006-09-29 2018-08-14 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10527902B2 (en) 2006-09-29 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11237445B2 (en) 2006-09-29 2022-02-01 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR20110052986A (ko) * 2009-11-13 2011-05-19 엘지디스플레이 주식회사 액정표시장치 및 그의 보상 방법
KR20180084753A (ko) * 2015-09-23 2018-07-25 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 그 구동 방법, 액정 디스플레이

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