JP2023087648A - 酸化物半導体を含むディスプレイ装置 - Google Patents

酸化物半導体を含むディスプレイ装置 Download PDF

Info

Publication number
JP2023087648A
JP2023087648A JP2022165899A JP2022165899A JP2023087648A JP 2023087648 A JP2023087648 A JP 2023087648A JP 2022165899 A JP2022165899 A JP 2022165899A JP 2022165899 A JP2022165899 A JP 2022165899A JP 2023087648 A JP2023087648 A JP 2023087648A
Authority
JP
Japan
Prior art keywords
light shielding
switching
film transistor
pattern
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2022165899A
Other languages
English (en)
Other versions
JP7506725B2 (ja
Inventor
ジェヒョン キム，
Jae Hyun Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of JP2023087648A publication Critical patent/JP2023087648A/ja
Application granted granted Critical
Publication of JP7506725B2 publication Critical patent/JP7506725B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

【解決手段】本発明は酸化物半導体を含むディスプレイ装置に関する。画素領域上には、画素駆動回路及び前記画素駆動回路と電気的に連結された発光素子が位置することができる。前記画素駆動回路は少なくとも一つのスイッチング薄膜トランジスタ及び駆動薄膜トランジスタを含むことができる。前記素子基板と前記駆動薄膜トランジスタの駆動半導体パターンとの間には、遮光パターン及び前記遮光パターンを覆う上部バッファー膜が位置することができる。前記素子基板と前記上部バッファー膜との間に位置する中間絶縁膜は前記遮光パターン及び前記駆動半導体パターンと重畳する開口部を含むことができる。【効果】これにより、前記ディスプレイ装置は、前記スイッチング薄膜トランジスタの特性変化なしに、前記駆動薄膜トランジスタの駆動ゲート電極に印加される電圧による電流変動率が減少することができる。【選択図】図２

Description

本発明は画素駆動回路の薄膜トランジスタのうち少なくとも一部が酸化物半導体を含むディスプレイ装置に関する。
一般的に、ディスプレイ装置は使用者にイメージを提供することができる。例えば、前記ディスプレイ装置は少なくとも一つの発光素子を含むことができる。前記発光素子は特定の色を示す光を放出することができる。例えば、前記発光素子は順に積層された第１電極、発光層、及び第２電極を含むことができる。
前記発光素子は素子基板の画素領域上に位置することができる。前記素子基板の前記画素領域内には、前記発光素子の動作を制御するための画素駆動回路が位置することができる。前記発光素子は前記画素駆動回路と電気的に連結されることができる。前記画素駆動回路は、スキャン信号に応じてデータ信号に対応する駆動電流を前記発光素子に供給することができる。例えば、前記画素駆動回路は多数の薄膜トランジスタ及びストレージキャパシタを含むことができる。
静止画面で漏洩電流を防止するために、前記画素駆動回路を構成する前記薄膜トランジスタのうちの少なくとも一つは酸化物半導体を含むことができる。例えば、前記データ信号に対応する駆動電流を生成する駆動薄膜トランジスタは酸化物半導体からなる半導体パターンを含むことができる。しかし、酸化物半導体を含む前記薄膜トランジスタは、ゲート電極に印加される電圧による電流変動値が増加することができる。すなわち、駆動薄膜トランジスタの半導体パターンが酸化物半導体を含む前記ディスプレイ装置は、低階調領域でむらが発生することができる。
また、前記駆動薄膜トランジスタの前記半導体パターンと前記ゲート電極の間に位置するゲート絶縁膜の厚さを調節して、前記駆動薄膜トランジスタの前記ゲート電極に印加される電圧による電流変動値を低めれば、前記ゲート絶縁膜の厚さ変化によって前記駆動薄膜トランジスタと同じ工程で形成されるスイッチング薄膜トランジスタの特性が変更されることがある。よって、前記ディスプレイ装置はイメージの品質が低下することができる。
本発明が解決しようとする課題は、酸化物半導体を含み、低階調領域でむらの発生を防止することができるディスプレイ装置を提供することである。
本発明が解決しようとする他の課題は、スイッチング薄膜トランジスタの特性変化なしに、駆動薄膜トランジスタのゲート電極に印加される電圧による電流変動値を低めることができるディスプレイ装置を提供することである。
本発明が解決しようとする課題は先に言及した課題に限定されない。ここで言及しなかった課題は下記の記載から通常の技術者に明らかに理解可能であろう。
前記解決しようとする課題を達成するための本発明の技術的思想によるディスプレイ装置は素子基板を含む。素子基板上には第１遮光パターン及び上部バッファー膜が位置する。第１遮光パターンは素子基板の画素領域上に位置する。上部バッファー膜は第１遮光パターンを覆う。画素領域の上部バッファー膜上には駆動薄膜トランジスタが位置する。駆動薄膜トランジスタは第１遮光パターンと重畳する駆動半導体パターンを含む。素子基板と上部バッファー膜との間には第１中間絶縁膜が位置する。第１中間絶縁膜は第１遮光パターン及び駆動半導体パターンと重畳する第１開口部を含む。
第１開口部は第１遮光パターン及び駆動半導体パターンより大きいサイズを有することができる。
画素領域の上部バッファー膜上にはスイッチング薄膜トランジスタが位置することができる。スイッチング薄膜トランジスタはスイッチング半導体パターンを含むことができる。スイッチング半導体パターンは駆動半導体パターンから離隔することができる。第１中間絶縁膜はスイッチング半導体パターンと重畳する領域を含むことができる。
スイッチング半導体パターンは駆動半導体パターンと同じ物質を含むことができる。
素子基板と第１中間絶縁膜との間には第２遮光パターンが位置することができる。第２遮光パターンはスイッチング半導体パターンと重畳することができる。
第２遮光パターンは第１遮光パターンと同じ物質を含むことができる。
素子基板と第２遮光パターンとの間には分離絶縁膜が位置することができる。分離絶縁膜は素子基板と第１遮光パターンとの間に延びることができる。
第１中間絶縁膜と上部バッファー膜との間には第２中間絶縁膜が位置することができる。第２中間絶縁膜は第１開口部と重畳する第２開口部を含むことができる。
前記解決しようとする他の課題を達成するための本発明の技術的思想によるディスプレイ装置は素子基板を含む。素子基板上には中間絶縁膜が位置する。中間絶縁膜は開口部を含む。中間絶縁膜の開口部内には第１遮光パターンが位置する。中間絶縁膜及び第１遮光パターン上には上部バッファー膜が位置する。上部バッファー膜上には駆動薄膜トランジスタ及び第１スイッチング薄膜トランジスタが位置する。駆動薄膜トランジスタは第１遮光パターンと重畳する駆動半導体パターンを含む。第１スイッチング薄膜トランジスタは開口部から離隔する第１スイッチング半導体パターンを含む。第１スイッチング薄膜トランジスタ及び駆動薄膜トランジスタ上にはオーバーコート層が位置する。オーバーコート層上には発光素子が位置する。発光素子は駆動薄膜トランジスタと電気的に連結される。
駆動半導体パターン及び第１スイッチング半導体パターンは酸化物半導体を含むことができる。
素子基板とオーバーコート層との間には第２スイッチング薄膜トランジスタが位置することができる。第２スイッチング薄膜トランジスタは第２スイッチング半導体パターン及び第２スイッチング半導体パターンの一部領域と重畳するゲート電極を含むことができる。素子基板と中間絶縁膜との間にはゲート絶縁膜が位置することができる。ゲート絶縁膜は第２スイッチング半導体パターンとゲート電極との間に延びることができる。
第２スイッチング半導体パターンは駆動半導体パターン及び第１スイッチング半導体パターンと異なる物質を含むことができる。
第１スイッチング半導体パターンと重畳する第２遮光パターンは第１遮光パターンから離隔することができる。第２遮光パターンは第２スイッチング薄膜トランジスタの前記ゲート電極と同じ層上に位置することができる。
第２遮光パターンは第２スイッチング薄膜トランジスタのゲート電極と同じ物質を含むことができる。
第１遮光パターンは第２遮光パターンと異なる層上に位置することができる。
前記解決しようとするさらに他の課題を達成するための本発明の技術的思想によるディスプレイ装置は、素子基板上に位置する第１遮光パターン及び第２遮光パターンを含む。第１遮光パターン及び第２遮光パターン上には少なくとも一つの絶縁膜が位置する。少なくとも一つの絶縁膜上には第１薄膜トランジスタ及び第２薄膜トランジスタが位置する。第１薄膜トランジスタは第１遮光パターンと重畳する第１半導体パターンを備える。第１半導体パターンは発光素子と電気的に連結され、酸化物半導体を含む。第２薄膜トランジスタは第２遮光パターンと重畳する第２半導体パターンを備える。少なくとも一つの中間絶縁膜は第２遮光パターンと前記第２薄膜トランジスタとの間に位置する一部領域を含む。第１遮光パターンと第１半導体パターンとの間の距離は第２遮光パターンと第２半導体パターンとの間の距離より短い。
本発明の技術的思想によるディスプレイ装置は、素子基板の画素領域内に位置する少なくとも一つのスイッチング薄膜トランジスタ及び駆動薄膜トランジスタを含み、前記素子基板上に、中間絶縁膜、上部バッファー膜、及びゲート絶縁膜が積層され、前記中間絶縁膜が前記上部バッファー膜と前記ゲート絶縁膜との間に位置する前記駆動薄膜トランジスタの駆動半導体パターンと重畳する開口部を含み、前記駆動半導体パターンと重畳する遮光パターンが前記中間絶縁膜の前記開口部内に位置することができる。したがって、本発明の技術的思想によるディスプレイ装置は、前記スイッチング薄膜トランジスタの特性変化なしに、前記ゲート絶縁膜上に位置する前記駆動薄膜トランジスタの駆動ゲート電極に印加される電圧による電流変動値が低くなることができる。よって、本発明の技術的思想によるディスプレイ装置は、低階調領域でむらの発生を防止することができる。
本発明の実施例によるディスプレイ装置を概略的に示す図である。 図１のＩ－Ｉ線に沿って切断した断面を示す図である。 図２のＰ１領域を拡大した図である。 図２のＰ２領域を拡大した図である。 本発明の他の実施例によるディスプレイ装置を示す図である。 本発明の他の実施例によるディスプレイ装置を示す図である。 本発明の他の実施例によるディスプレイ装置を示す図である。 本発明の他の実施例によるディスプレイ装置を示す図である。 本発明の他の実施例によるディスプレイ装置を示す図である。
本発明の前記目的と技術的構成及びこれによる作用効果についての詳細な事項は本発明の実施例を示している図面を参照する以下の詳細な説明によってより明らかに理解可能であろう。ここで、本発明の実施例は当業者に本発明の技術的思想を充分に伝達するために提供するものなので、本発明は以下で説明する実施例に限定されずに他の形態に具体化することができる。
また、明細書全般にわたって同じ参照番号で表示する部分は同じ構成要素を意味し、図面において、層又は領域の長さ及び厚さは便宜のために誇張して表現されることがある。さらに、第１構成要素が第２構成要素の“上”にあると記載される場合、前記第１構成要素が前記第２構成要素と直接接触する上側に位置する場合だけではなく、前記第１構成要素と前記第２構成要素との間に第３構成要素が位置する場合も含む。
ここで、前記第１、第２などの用語は多様な構成要素を説明するためのものであり、一つの構成要素を他の構成要素と区別する目的で使われる。ただ、本発明の技術的思想を逸脱しない範疇内で第１構成要素と第２構成要素は当業者の便宜によって任意に名付けられることができる。
本発明の明細書で使用される用語はただ特定の実施例を説明するために使われるものであり、本発明を限定しようとする意図ではない。例えば、単数で表現された構成要素は、文脈上明白に単数のみ意味しない限り、複数の構成要素を含む。また、本発明の明細書で、“含む”又は“有する”などの用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部分品又はこれらの組合せが存在することを指定しようとするものであり、一つ又はそれ以上の他の特徴、数字、段階、動作、構成要素、部分品又はこれらの組合せなどの存在又は付加の可能性を予め排除しないものに理解されなければならない。
さらに、他に定義しない限り、技術的又は科学的用語を含めてここで使われる全ての用語は本発明が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同じ意味がある。一般的に使われる辞書に定義されているもののような用語は関連技術の文脈で有する意味と一致する意味があるものに解釈されなければならなく、本発明の明細書で明らかに定義しない限り、理想的又は過度に形式的な意味に解釈されない。
（実施例）
図１は本発明の実施例によるディスプレイ装置を概略的に示す図である。図２は図１のＩ－Ｉ線に沿って切断した断面を示す図である。図３は図２のＰ１領域を拡大した図である。図４は図２のＰ２領域を拡大した図である。
図１～図４を参照すると、本発明の実施例によるディスプレイ装置は、表示パネルＤＰ、及び駆動部ＳＤ、ＤＤ、ＴＣを含むことができる。前記表示パネルＤＰは、使用者に提供されるイメージを具現することができる。例えば、前記表示パネルＤＰは多数の画素領域ＰＡを含むことができる。前記駆動部ＳＤ、ＤＤ、ＴＣは、前記表示パネルＤＰの各画素領域ＰＡにイメージの具現のための多様な信号を提供することができる。例えば、前記駆動部ＳＤ、ＤＤ、ＴＣは、スキャンドライバーＳＤ、データドライバーＤＤ、及びタイミングコントローラーＴＣを含むことができる。
前記スキャンドライバーＳＤは、スキャンラインを介して前記表示パネルＤＰの各画素領域ＰＡにスキャン信号を順次印加することができる。前記データドライバーＤＤは、データラインを介して前記表示パネルＤＰの各画素領域ＰＡにデータ信号を印加することができる。例えば、前記表示パネルＤＰは、前記画素領域ＰＡが位置する表示領域ＡＡ、及び前記表示領域ＡＡの外側に位置するベゼル領域ＢＺを含み、前記スキャンライン及び前記データラインは前記ベゼル領域ＢＺを横切ることができる。前記タイミングコントローラーＴＣは、前記スキャンドライバーＳＤの動作及び前記データドライバーＤＤの動作を制御することができる。例えば、前記タイミングコントローラーＴＣは、前記スキャンドライバーＳＤにクロック信号、リセットクロック信号、及びスタート信号を印加し、前記データドライバーＤＤにデジタルビデオデータ及びソースタイミング制御信号を印加することができる。
各画素領域ＰＡは特定の色を具現することができる。例えば、各画素領域ＰＡ内には発光素子５００が位置することができる。各画素領域ＰＡの前記発光素子５００は素子基板１００によって支持されることができる。前記素子基板１００は多重層構造を有することができる。例えば、前記素子基板１００は、第１基板層１０１、基板絶縁層１０２、及び第２基板層１０３の積層構造を有することができる。前記第２基板層１０３は、前記第１基板層１０１と同じ物質を含むことができる。例えば、前記第１基板層１０１及び前記第２基板層１０３はポリイミド（Ｐｏｌｙ－Ｉｍｉｄｅ；ＰＩ）のような高分子物質を含むことができる。前記基板絶縁層１０２は絶縁性物質を含むことができる。例えば、前記基板絶縁層１０２は、シリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。これにより、本発明の実施例によるディスプレイ装置は、外部衝撃及び曲げによる前記素子基板１００及び／または前記発光素子５００の損傷を防止することができる。
前記発光素子５００は特定の色を示す光を放出することができる。例えば、前記発光素子５００は、前記素子基板１００上に順に積層された第１電極５１０、発光層５２０、及び第２電極５３０を含むことができる。
前記第１電極５１０は導電性物質を含むことができる。前記第１電極５１０は高い反射率を有する物質を含むことができる。例えば、前記第１電極５１０はアルミニウム（Ａｌ）及び銀（Ａｇ）のような金属を含むことができる。前記第１電極５１０は多重層構造を有することができる。例えば、前記第１電極５１０は、ＩＴＯ及びＩＺＯのような透明な導電性物質からなる透明電極の間に金属からなる反射電極が位置する構造を有することができる。
前記発光層５２０は、前記第１電極５１０と前記第２電極５３０との電圧差に対応する輝度の光を生成することができる。例えば、前記発光層５２０は発光物質を含む発光物質層（Ｅｍｉｓｓｉｏｎ Ｍａｔｅｒｉａｌ Ｌａｙｅｒ；ＥＭＬ）を含むことができる。前記発光物質は、有機物質、無機物質、またはハイブリッド物質を含むことができる。例えば、本発明の実施例によるディスプレイ装置の前記表示パネルＤＰは有機発光物質を含む有機発光表示装置であることができる。
前記発光層５２０は多重層構造を有することができる。例えば、前記発光層５２０は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ；ＨＩＬ）、正孔輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ；ＨＴＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ；ＥＴＬ）、及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ；ＥＩＬ）のうち少なくとも一つをさらに含むことができる。これにより、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記発光層５２０の発光効率が向上することができる。
前記第２電極５３０は導電性物質を含むことができる。前記第２電極５３０は前記第１電極５１０と異なる物質を含むことができる。前記第２電極５３０の透過率は前記第１電極５１０の透過率より高いことができる。例えば、前記第２電極５３０はＩＴＯ及びＩＺＯのような透明な導電性物質からなる透明電極であることができる。これにより、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡの前記発光層５２０によって生成された光が該当画素領域ＰＡの前記第２電極５３０を介して外部に放出されることができる。
前記素子基板１００の各画素領域ＰＡ上には、前記発光素子５００と電気的に連結される画素駆動回路が位置することができる。例えば、各画素領域ＰＡ内に位置する前記発光素子５００の動作は該当画素領域ＰＡの前記画素駆動回路によって制御されることができる。各画素領域ＰＡの前記画素駆動回路は前記駆動部ＳＤ、ＤＤ、ＴＣと電気的に連結されることができる。例えば、各画素領域ＰＡの前記画素駆動回路は、前記スキャンラインのうちの一つ及び前記データラインのうちの一つと電気的に連結されることができる。各画素領域ＰＡの前記画素駆動回路は、スキャン信号に応じてデータ信号に対応する駆動電流を該当画素領域ＰＡの前記発光素子５００に供給することができる。例えば、各画素領域ＰＡの前記画素駆動回路は、第１スイッチング薄膜トランジスタ２００、第２スイッチング薄膜トランジスタ３００、及び駆動薄膜トランジスタ４００を含むことができる。
前記第１スイッチング薄膜トランジスタ２００は、第１スイッチング半導体パターン２１０、第１スイッチングゲート電極２３０、第１スイッチングソース電極２５０、及び第１スイッチングドレイン電極２７０を含むことができる。
前記第１スイッチング半導体パターン２１０は半導体物質を含むことができる。例えば、前記第１スイッチング半導体パターン２１０はＩＧＺＯのような酸化物半導体を含むことができる。前記第１スイッチング半導体パターン２１０は、第１ソース領域、第１チャネル領域、及び第１ドレイン領域を含むことができる。前記第１チャネル領域は前記第１ソース領域と前記第１ドレイン領域との間に位置することができる。前記第１ソース領域及び前記第１ドレイン領域は前記第１チャネル領域より低い抵抗を有することができる。例えば、前記第１ソース領域及び前記第１ドレイン領域は酸化物半導体の導体化領域を含むことができる。前記第１チャネル領域は酸化物半導体の導体化しない領域であることができる。
前記第１スイッチングゲート電極２３０は導電性物質を含むことができる。例えば、前記第１スイッチングゲート電極２３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第１スイッチングゲート電極２３０は前記第１スイッチング半導体パターン２１０上に位置することができる。前記第１スイッチングゲート電極２３０は前記第１スイッチング半導体パターン２１０と絶縁されることができる。例えば、前記素子基板１００上には、前記第１スイッチング半導体パターン２１０と前記第１スイッチングゲート電極２３０との間に延びる上部ゲート絶縁膜１２２が位置することができる。前記上部ゲート絶縁膜１２２は絶縁性物質を含むことができる。例えば、前記上部ゲート絶縁膜１２２はシリコン酸化物（ＳｉＯ）のような無機絶縁物質を含むことができる。前記上部ゲート絶縁膜１２２は前記第１スイッチング半導体パターン２１０の外側に延びることができる。例えば、前記第１スイッチング半導体パターン２１０の側面は前記上部ゲート絶縁膜１２２によって覆われることができる。
前記第１スイッチングゲート電極２３０は前記第１スイッチング半導体パターン２１０の前記第１チャネル領域と重畳することができる。例えば、前記第１スイッチング半導体パターン２１０の前記第１チャネル領域は前記第１スイッチングゲート電極２３０に印加された電圧に対応する電気伝導度を有することができる。
前記第１スイッチングソース電極２５０は導電性物質を含むことができる。例えば、前記第１スイッチングソース電極２５０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第１スイッチングソース電極２５０は第１スイッチングゲート電極２３０と絶縁されることができる。例えば、前記第１スイッチングソース電極２５０は前記第１スイッチングゲート電極２３０と異なる物質を含むことができる。前記第１スイッチングソース電極２５０は前記第１スイッチングゲート電極２３０と異なる層上に位置することができる。例えば、前記上部ゲート絶縁膜１２２上には、前記第１スイッチングゲート電極２３０と前記第１スイッチングソース電極２５０との間に延びる上部層間絶縁膜１３２が位置することができる。前記上部層間絶縁膜１３２は絶縁性物質を含むことができる。例えば、前記上部層間絶縁膜１３２はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記上部層間絶縁膜１３２は前記第１スイッチング半導体パターン２１０及び前記第１スイッチングゲート電極２３０の外側に延びることができる。例えば、前記第１スイッチングゲート電極２３０の側面は前記上部層間絶縁膜１３２によって覆われることができる。
前記第１スイッチングソース電極２５０は前記第１スイッチング半導体パターン２１０の前記第１ソース領域と電気的に連結されることができる。例えば、前記上部ゲート絶縁膜１２２及び前記上部層間絶縁膜１３２を貫通する第１ソースコンタクトホールは前記第１スイッチング半導体パターン２１０の前記第１ソース領域を部分的に露出させることができる。前記第１スイッチングソース電極２５０は前記第１ソースコンタクトホールを介して前記第１スイッチング半導体パターン２１０の前記第１ソース領域と直接接触することができる。
前記第１スイッチングドレイン電極２７０は導電性物質を含むことができる。例えば、前記第１スイッチングドレイン電極２７０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第１スイッチングドレイン電極２７０は前記第１スイッチングゲート電極２３０と絶縁されることができる。例えば、前記第１スイッチングドレイン電極２７０は前記第１スイッチングゲート電極２３０と異なる物質を含むことができる。前記第１スイッチングドレイン電極２７０は前記第１スイッチングゲート電極２３０と異なる層上に位置することができる。例えば、前記第１スイッチングドレイン電極２７０は前記上部層間絶縁膜１３２上に位置することができる。前記第１スイッチングドレイン電極２７０は前記第１スイッチングソース電極２５０と同じ層上に位置することができる。例えば、前記第１スイッチングドレイン電極２７０は前記第１スイッチングソース電極２５０と同じ物質を含むことができる。
前記第１スイッチングドレイン電極２７０は前記第１スイッチング半導体パターン２１０の前記第１ドレイン領域と電気的に連結されることができる。前記第１スイッチングドレイン電極２７０は前記第１スイッチングソース電極２５０から離隔することができる。例えば、前記上部ゲート絶縁膜１２２及び前記上部層間絶縁膜１３２を貫通する第１ドレインコンタクトホールは前記第１スイッチング半導体パターン２１０の前記第１ドレイン領域を部分的に露出させることができる。前記第１スイッチングドレイン電極２７０は前記第１ドレインコンタクトホールを介して前記第１スイッチング半導体パターン２１０の前記第１ドレイン領域と直接接触することができる。
前記第２スイッチング薄膜トランジスタ３００は前記第１スイッチング薄膜トランジスタ２００と同じ構造を有することができる。例えば、前記第２スイッチング薄膜トランジスタ３００は、第２スイッチング半導体パターン３１０、第２スイッチングゲート電極３３０、第２スイッチングソース電極３５０、及び第２スイッチングドレイン電極３７０を含むことができる。前記第２スイッチング薄膜トランジスタ３００は前記第１スイッチング薄膜トランジスタ２００から離隔することができる。例えば、前記第２スイッチング半導体パターン３１０は前記第１スイッチング半導体パターン２１０から離隔することができる。
前記第２スイッチング半導体パターン３１０は半導体物質を含むことができる。前記第２スイッチング半導体パターン３１０は前記第１スイッチング半導体パターン２１０と異なる物質を含むことができる。例えば、前記第２スイッチング半導体パターン３１０は低温多結晶シリコン（Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉ；ＬＴＰＳ）を含むことができる。前記第２スイッチング半導体パターン３１０は、第２ソース領域、第２チャネル領域、及び第２ドレイン領域を含むことができる。前記第２チャネル領域は前記第２ソース領域と前記第２ドレイン領域との間に位置することができる。前記第２ソース領域及び前記第２ドレイン領域は前記第２チャネル領域より低い抵抗を有することができる。例えば、前記第２ソース領域及び前記第２ドレイン領域は導電性不純物を含むことができる。
前記第２スイッチング半導体パターン３１０は前記第１スイッチング半導体パターン２１０と異なる層上に位置することができる。前記第２スイッチング半導体パターン３１０は前記第１スイッチング半導体パターン２１０より前記素子基板１００に近くに位置することができる。例えば、前記素子基板１００と前記上部ゲート絶縁膜１２２との間には分離絶縁膜１４０が位置し、前記第１スイッチング半導体パターン２１０は前記分離絶縁膜１４０上に位置し、前記第２スイッチング半導体パターン３１０は前記素子基板１００と前記分離絶縁膜１４０との間に位置することができる。前記分離絶縁膜１４０は絶縁性物質を含むことができる。例えば、前記分離絶縁膜１４０は、シリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。これにより、本発明の実施例によるディスプレイ装置は、前記第２スイッチング半導体パターン３１０の形成工程による前記第１スイッチング半導体パターン２１０の損傷を防止することができる。
前記第２スイッチングゲート電極３３０は導電性物質を含むことができる。例えば、前記第２スイッチングゲート電極３３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第２スイッチングゲート電極３３０は前記第２スイッチング半導体パターン３１０上に位置することができる。前記第２スイッチングゲート電極３３０は前記第２スイッチング半導体パターン３１０と絶縁されることができる。前記第２スイッチングゲート電極３３０は前記第１スイッチングゲート電極２３０と異なる層上に位置することができる。例えば、前記素子基板１００と前記分離絶縁膜１４０との間には前記第２スイッチング半導体パターン３１０を覆う下部ゲート絶縁膜１２１が位置し、前記第２スイッチングゲート電極３３０は前記下部ゲート絶縁膜１２１と前記分離絶縁膜１４０との間に位置することができる。前記下部ゲート絶縁膜１２１は絶縁性物質を含むことができる。例えば、前記下部ゲート絶縁膜１２１はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記第２スイッチング半導体パターン３１０の側面は前記下部ゲート絶縁膜１２１によって覆われることができる。
前記第２スイッチングゲート電極３３０は前記第２スイッチング半導体パターン３１０の前記第２チャネル領域と重畳することができる。例えば、前記第２スイッチング半導体パターン３１０の前記第２チャネル領域は前記第２スイッチングゲート電極３３０に印加された電圧に対応する電気伝導度を有することができる。
前記第２スイッチングソース電極３５０は導電性物質を含むことができる。例えば、前記第２スイッチングソース電極３５０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第２スイッチングソース電極３５０は前記第２スイッチングゲート電極３３０と絶縁されることができる。例えば、前記第２スイッチングソース電極３５０は前記第２スイッチングゲート電極３３０と異なる物質を含むことができる。前記第２スイッチングソース電極３５０は前記第２スイッチングゲート電極３３０と異なる層上に位置することができる。例えば、前記下部ゲート絶縁膜１２１と前記分離絶縁膜１４０との間には前記第２スイッチングゲート電極３３０を覆う下部層間絶縁膜１３１が位置し、前記第２スイッチングソース電極３５０は前記下部層間絶縁膜１３１と前記分離絶縁膜１４０との間に位置することができる。前記下部層間絶縁膜１３１は絶縁性物質を含むことができる。例えば、前記下部層間絶縁膜１３１はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記第２スイッチングゲート電極３３０の側面は前記下部層間絶縁膜１３１によって覆われることができる。
前記第２スイッチングソース電極３５０は前記第２スイッチング半導体パターン３１０の前記第２ソース領域と電気的に連結されることができる。例えば、前記下部ゲート絶縁膜１２１及び前記下部層間絶縁膜１３１を貫通する第２ソースコンタクトホールは前記第２スイッチング半導体パターン３１０の前記第２ソース領域を部分的に露出させることができる。前記第２スイッチングソース電極３５０は前記第２ソースコンタクトホールを介して前記第２スイッチング半導体パターン３１０の前記第２ソース領域と直接接触することができる。
前記第２スイッチングソース電極３５０は前記第１スイッチングソース電極２５０及び前記第１スイッチングドレイン電極２７０と同じ層上に位置することができる。例えば、前記第２スイッチングソース電極３５０は前記上部層間絶縁膜１３２上に位置することができる。前記第２ソースコンタクトホールは、前記分離絶縁膜１４０、前記上部ゲート絶縁膜１２２、及び前記上部層間絶縁膜１３２を貫通することができる。前記第２スイッチングソース電極３５０は前記第１スイッチングソース電極２５０及び前記第１スイッチングドレイン電極２７０と同じ物質を含むことができる。
前記第２スイッチングドレイン電極３７０は導電性物質を含むことができる。例えば、前記第２スイッチングドレイン電極３７０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記第２スイッチングドレイン電極３７０は前記第２スイッチングゲート電極３３０と絶縁されることができる。例えば、前記第２スイッチングドレイン電極３７０は前記第２スイッチングゲート電極３３０と異なる物質を含むことができる。前記第２スイッチングドレイン電極３７０は前記第２スイッチングゲート電極３３０と異なる層上に位置することができる。例えば、前記下部層間絶縁膜１３１は前記第２スイッチングゲート電極３３０と前記第２スイッチングドレイン電極３７０との間に延びることができる。
前記第２スイッチングドレイン電極３７０は前記第２スイッチング半導体パターン３１０の前記第２ドレイン領域と電気的に連結されることができる。例えば、前記下部ゲート絶縁膜１２１及び前記下部層間絶縁膜１３１を貫通する第２ドレインコンタクトホールは前記第２スイッチング半導体パターン３１０の前記第２ドレイン領域を部分的に露出させることができる。前記第２スイッチングドレイン電極３７０は前記第２ドレインコンタクトホールを介して前記第２スイッチング半導体パターン３１０の前記第２ドレイン領域と直接接触することができる。
前記第２スイッチングドレイン電極３７０は前記第２スイッチングソース電極３５０と同じ層上に位置することができる。例えば、前記第２スイッチングドレイン電極３７０は前記上部層間絶縁膜１３２上に位置することができる。前記第２ドレインコンタクトホールは、前記分離絶縁膜１４０、前記上部ゲート絶縁膜１２２、及び前記上部層間絶縁膜１３２を貫通することができる。前記第２スイッチングドレイン電極３７０は前記第２スイッチングソース電極３５０と同じ物質を含むことができる。
前記駆動薄膜トランジスタ４００は前記第２スイッチング薄膜トランジスタ３００と同じ構造を有することができる。例えば、前記駆動薄膜トランジスタ４００は、駆動半導体パターン４１０、駆動ゲート電極４３０、駆動ソース電極４５０、及び駆動ドレイン電極４７０を含むことができる。前記駆動薄膜トランジスタ４００は前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００から離隔することができる。例えば、前記駆動半導体パターン４１０は前記第１スイッチング半導体パターン２１０及び前記第２スイッチング半導体パターン３１０から離隔することができる。
前記駆動半導体パターン４１０は半導体物質を含むことができる。前記駆動半導体パターン４１０は前記第２スイッチング半導体パターン３１０と異なる物質を含むことができる。例えば、前記駆動半導体パターン４１０はＩＧＺＯのような酸化物半導体を含むことができる。前記駆動半導体パターン４１０は前記第１スイッチング半導体パターン２１０と同じ物質を含むことができる。前記駆動半導体パターン４１０は前記第１スイッチング半導体パターン２１０と同じ層上に位置することができる。例えば、前記駆動半導体パターン４１０は前記分離絶縁膜１４０上に位置することができる。前記駆動半導体パターン４１０は、駆動ソース領域、駆動チャネル領域、及び駆動ドレイン領域を含むことができる。前記駆動チャネル領域は前記駆動ソース領域と前記駆動ドレイン領域との間に位置することができる。前記駆動ソース領域及び前記駆動ドレイン領域は前記駆動チャネル領域より低い抵抗を有することができる。例えば、前記駆動ソース領域及び前記駆動ドレイン領域は酸化物半導体の導体化領域を含むことができる。前記駆動半導体パターン４１０の前記駆動ソース領域及び前記駆動ドレイン領域はそれぞれ前記第１スイッチング半導体パターン２１０の前記第１ソース領域及び前記第１ドレイン領域と同じ抵抗を有することができる。例えば、前記駆動チャネル領域は酸化物半導体の導体化しない領域であることができる。前記駆動半導体パターン４１０の前記駆動チャネル領域は前記第１スイッチング半導体パターン２１０の前記第１チャネル領域と同じ抵抗を有することができる。例えば、前記駆動半導体パターン４１０は前記第１スイッチング半導体パターン２１０と同時に形成されることができる。
前記駆動ゲート電極４３０は導電性物質を含むことができる。例えば、前記駆動ゲート電極４３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記駆動ゲート電極４３０は前記駆動半導体パターン４１０上に位置することができる。前記駆動ゲート電極４３０は前記駆動半導体パターン４１０と絶縁されることができる。例えば、前記上部ゲート絶縁膜１２２は前記駆動半導体パターン４１０と前記駆動ゲート電極４３０との間に延びることができる。前記駆動半導体パターン４１０の側面は前記上部ゲート絶縁膜１２２によって覆われることができる。前記駆動ゲート電極４３０は前記第１スイッチング薄膜トランジスタ２００の第１スイッチングゲート電極２３０と同じ物質を含むことができる。
前記駆動ゲート電極４３０は前記駆動半導体パターン４１０の前記駆動チャネル領域と重畳することができる。例えば、前記駆動半導体パターン４１０の前記第駆動チャネル領域は前記駆動ゲート電極４３０に印加された電圧に対応する電気伝導度を有することができる。
前記駆動ソース電極４５０は導電性物質を含むことができる。例えば、前記駆動ソース電極４５０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記駆動ソース電極４５０は前記駆動ゲート電極４３０と絶縁されることができる。例えば、前記駆動ソース電極４５０は前記駆動ゲート電極４３０と異なる物質を含むことができる。前記駆動ソース電極４５０は前記駆動ゲート電極４３０と異なる層上に位置することができる。例えば、前記上部層間絶縁膜１３２は前記駆動ゲート電極４３０と前記駆動ソース電極４５０との間に延びることができる。前記駆動ソース電極４５０は前記第１スイッチングソース電極２５０及び前記第１スイッチングドレイン電極２７０と同じ物質を含むことができる。例えば、前記駆動ソース電極４５０は前記第１スイッチングソース電極２５０及び前記第１スイッチングドレイン電極２７０と同じ層上に位置することができる。
前記駆動ソース電極４５０は前記駆動半導体パターン４１０の前記第駆動ソース領域と電気的に連結されることができる。例えば、前記第上部ゲート絶縁膜１２２及び前記上部層間絶縁膜１３２を貫通する第３ソースコンタクトホールは前記駆動半導体パターン４１０の前記駆動ソース領域を部分的に露出させることができる。前記駆動ソース電極４５０は前記第３ソースコンタクトホールを介して前記駆動半導体パターン４１０の前記駆動ソース領域と直接接触することができる。
前記駆動ドレイン電極４７０は導電性物質を含むことができる。例えば、前記駆動ドレイン電極４７０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記駆動ドレイン電極４７０は前記駆動ゲート電極４３０と絶縁されることができる。例えば、前記駆動ドレイン電極４７０は前記駆動ゲート電極４３０と異なる物質を含むことができる。前記駆動ドレイン電極４７０は前記駆動ゲート電極４３０と異なる層上に位置することができる。例えば、前記上部層間絶縁膜１３２は前記駆動ゲート電極４３０と前記駆動ドレイン電極４７０との間に延びることができる。前記駆動ドレイン電極４７０は前記駆動ソース電極４５０と同じ層上に位置することができる。例えば、前記駆動ドレイン電極４７０は前記駆動ソース電極４５０と同じ物質を含むことができる。
前記駆動ドレイン電極４７０は前記駆動半導体パターン４１０の前記駆動ドレイン領域と電気的に連結されることができる。例えば、前記上部ゲート絶縁膜１２２及び前記上部層間絶縁膜１３２を貫通する第３ドレインコンタクトホールは前記駆動半導体パターン４１０の前記駆動ドレイン領域を部分的に露出させることができる。前記駆動ドレイン電極４７０は前記第３ドレインコンタクトホールを介して前記駆動半導体パターン４１０の前記駆動ドレイン領域と直接接触することができる。
前記スキャンライン及び前記データラインは、各画素領域ＰＡ内に、前記第１スイッチング薄膜トランジスタ２００、前記第２スイッチング薄膜トランジスタ３００、及び前記駆動薄膜トランジスタ４００を形成する工程によって形成されることができる。例えば、前記スキャンラインは各画素駆動回路の前記第２スイッチングゲート電極３３０と同じ層上に位置し、前記データラインは各画素駆動回路の前記第１スイッチングソース電極２５０及び前記第１スイッチングドレイン電極２７０と同じ層上に位置することができる。前記スキャンラインは各画素駆動回路の前記第２スイッチングゲート電極３３０と同じ物質を含むことができる。例えば、前記スキャンラインは前記下部ゲート絶縁膜１２１と前記下部層間絶縁膜１３１との間に位置することができる。前記データラインは、各画素駆動回路の前記第１スイッチングソース電極２５０、前記第１スイッチングドレイン電極２７０、前記第２スイッチングソース電極３５０、前記第２スイッチングドレイン電極３７０、前記駆動ソース電極４５０、及び前記駆動ドレイン電極４７０と同じ物質を含むことができる。例えば、前記データラインは前記上部層間絶縁膜１３２上に位置することができる。
前記素子基板１００と各画素駆動回路との間には下部バッファー膜１１０が位置することができる。前記下部バッファー膜１１０は、各画素駆動回路の形成工程で前記素子基板１００による汚染を防止することができる。例えば、各画素駆動回路の前記第１スイッチング薄膜トランジスタ２００、前記第２スイッチング薄膜トランジスタ３００、及び前記駆動薄膜トランジスタ４００に向かう前記素子基板１００の上面は前記下部バッファー膜１１０によって完全に覆われることができる。前記下部バッファー膜１１０は絶縁性物質を含むことができる。例えば、前記下部バッファー膜１１０はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記下部バッファー膜１１０は多重層構造を有することができる。例えば、前記下部バッファー膜１１０は第１下部層１１１及び第２下部層１１２の積層構造を有することができる。前記第２下部層１１２は前記第１下部層１１１と異なる物質を含むことができる。例えば、前記下部バッファー膜１１０は、シリコン酸化物（ＳｉＯ）からなる無機絶縁膜及びシリコン酸化物（ＳｉＮ）からなる無機絶縁膜の積層構造を有することができる。
各画素領域ＰＡの前記発光素子５００は該当画素領域ＰＡ内に位置する前記画素駆動回路の前記駆動薄膜トランジスタ４００と電気的に連結されることができる。例えば、各画素領域ＰＡ内に位置する前記発光素子５００の前記第１電極５１０は該当画素領域ＰＡ内に位置する前記駆動薄膜トランジスタ４００の前記駆動ドレイン電極４７０と電気的に連結されることができる。各画素領域ＰＡ内に位置する前記発光素子５００の前記第１電極５１０は、該当画素領域ＰＡ内に位置する前記第１スイッチングソース電極２５０、前記第１スイッチングドレイン電極２７０、前記第２スイッチングソース電極３５０、前記第２スイッチングドレイン電極３７０、及び前記駆動ソース電極４５０と絶縁されることができる。各画素領域ＰＡの前記第１電極５１０は、該当画素領域ＰＡの前記第１スイッチングソース電極２５０、前記第１スイッチングドレイン電極２７０、前記第２スイッチングソース電極３５０、前記第２スイッチングドレイン電極３７０、前記駆動ソース電極４５０、及び前記駆動ドレイン電極４７０と異なる層上に位置することができる。例えば、前記上部層間絶縁膜１３２上には各画素領域ＰＡの前記第１スイッチングソース電極２５０、前記第１スイッチングドレイン電極２７０、前記第２スイッチングソース電極３５０、前記第２スイッチングドレイン電極３７０、前記駆動ソース電極４５０、及び前記駆動ドレイン電極４７０を覆うオーバーコート層１７０が位置し、各画素領域ＰＡの前記第１電極５１０、前記発光層５２０、及び前記第２電極５３０は前記オーバーコート層１７０上に積層されることができる。前記オーバーコート層１７０は絶縁性物質を含むことができる。前記オーバーコート層１７０は前記上部層間絶縁膜１３２と異なる物質を含むことができる。例えば、前記オーバーコート層１７０は有機絶縁物質を含むことができる。各画素領域ＰＡの前記画素駆動回路による段差は前記オーバーコート層１７０によって除去されることができる。例えば、前記オーバーコート層１７０は、各画素領域ＰＡの前記第１スイッチング薄膜トランジスタ２００、前記第２スイッチング薄膜トランジスタ３００、及び前記駆動薄膜トランジスタ４００による段差を除去することができる。前記素子基板１００と対向する前記オーバーコート層１７０の上面は平らな平面であることができる。
各画素領域ＰＡの前記第１電極５１０は前記オーバーコート層１７０を貫通して該当画素領域ＰＡの前記駆動ドレイン電極４７０と電気的に連結されることができる。例えば、前記オーバーコート層１７０は各画素領域ＰＡの前記駆動ドレイン電極４７０を部分的に露出させる電極コンタクトホールを含むことができる。各画素領域ＰＡの前記第１電極５１０は前記電極コンタクトホールのうちの一つを介して該当画素領域ＰＡの前記駆動ドレイン電極４７０と直接接触することができる。
各画素領域ＰＡの前記発光素子５００は隣接した画素領域ＰＡの前記発光素子５００と異なる輝度の光を放出することができる。例えば、各画素領域ＰＡ内に位置する前記発光素子５００の前記第１電極５１０は隣接した画素領域ＰＡ内に位置する前記発光素子５００の前記第１電極５１０から離隔することができる。各画素領域ＰＡの前記第１電極５１０は隣接した画素領域ＰＡの前記第１電極５１０と絶縁されることができる。例えば、前記オーバーコート層１７０上にはバンク絶縁膜１８０が位置し、各画素領域ＰＡ内に位置する前記第１電極５１０の縁部は前記バンク絶縁膜１８０によって覆われることができる。前記バンク絶縁膜１８０は絶縁性物質を含むことができる。例えば、前記バンク絶縁膜１８０は有機絶縁物質を含むことができる。前記バンク絶縁膜１８０は前記オーバーコート層１７０と異なる物質を含むことができる。各画素領域ＰＡの前記発光層５２０及び前記第２電極５３０は前記バンク絶縁膜１８０によって露出された該当第１電極５１０の一部領域上に順に積層されることができる。
各画素領域ＰＡの前記発光素子５００から放出された光は隣接した画素領域ＰＡの前記発光素子５００から放出された光と異なる色を示すことができる。例えば、各画素領域ＰＡの前記発光層５２０は隣接した画素領域ＰＡの前記発光層５２０から離隔することができる。各画素領域ＰＡ内に位置する前記発光層５２０は前記バンク絶縁膜１８０上に位置する端部を含むことができる。各画素領域ＰＡの前記発光層５２０は個別的に形成されることができる。例えば、各画素領域ＰＡの前記発光層５２０は微細金属マスク（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ；ＦＭＭ）から形成されることができる。前記バンク絶縁膜１８０上にはスペーサー１９０が位置することができる。前記スペーサー１９０は前記微細金属マスクによる前記バンク絶縁膜１８０及び前記発光層５２０の損傷を防止することができる。前記スペーサー１９０は絶縁性物質を含むことができる。例えば、前記スペーサー１９０は有機絶縁物質を含むことができる。前記スペーサー１９０は前記バンク絶縁膜１８０と同じ物質を含むことができる。例えば、前記バンク絶縁膜１８０及び前記スペーサー１９０はハーフトーンマスクを用いたパターニング工程によって同時に形成されることができる。各画素領域ＰＡ内に位置する前記発光層５２０の端部は前記スペーサー１９０から離隔することができる。
各画素領域ＰＡの前記第２電極５３０に印加される電圧は隣接した画素領域ＰＡの前記第２電極５３０に印加される電圧と同一であることができる。例えば、各画素領域ＰＡの前記第２電極５３０は隣接した画素領域ＰＡの前記第２電極５３０と電気的に連結されることができる。各画素領域ＰＡの前記第２電極５３０は隣接した画素領域ＰＡの前記第２電極５３０と同じ物質を含むことができる。例えば、各画素領域ＰＡの前記第２電極５３０は隣接した画素領域ＰＡの前記第２電極５３０と直接接触することができる。前記バンク絶縁膜１８０及び前記スペーサー１９０は前記第２電極５３０によって覆われることができる。これにより、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡの前記画素駆動回路によって生成された駆動電流を用いて該当画素領域ＰＡの前記発光素子５００から放出される光の輝度を制御することができる。また、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡの前記第２電極５３０を形成する工程が単純化することができる。
各画素領域ＰＡの前記発光素子５００上には封止部材６００が位置することができる。前記封止部材６００は外部衝撃及び水分による前記発光素子５００の損傷を防止することができる。前記封止部材６００は多重層構造を有することができる。例えば、前記封止部材６００は、順に積層された第１封止層６１０、第２封止層６２０、及び第３封止層６３０を含むことができる。前記第１封止層６１０、前記第２封止層６２０、及び前記第３封止層６３０は絶縁性物質を含むことができる。前記第２封止層６２０は前記第１封止層６１０及び前記第３封止層６３０と異なる物質を含むことができる。例えば、前記第１封止層６１０及び前記第３封止層６３０は無機絶縁物質を含み、前記第２封止層６２０は有機絶縁物質を含むことができる。したがって、本発明の実施例によるディスプレイ装置は、外部衝撃及び水分による各画素領域ＰＡ内に位置する前記発光素子５００の損傷を効果的に防止することができる。各画素領域ＰＡの前記発光素子５００による段差は前記第２封止層６２０によって除去されることができる。例えば、前記素子基板１００と対向する前記封止部材６００の上面は平らな平面であることができる。
本発明の実施例によるディスプレイ装置は、外光による酸化物半導体を含む半導体パターン２１０、４１０の特性変化を防止することができる。例えば、各画素領域ＰＡ内には遮光パターン７１０、７２０が位置することができる。前記遮光パターン７１０、７２０は酸化物半導体を含む半導体パターン２１０、４１０の方向に進行する外光を遮断することができる。例えば、各画素領域ＰＡの前記遮光パターン７１０、７２０は、前記素子基板１００と前記駆動半導体パターン４１０との間に位置する第１遮光パターン７１０、及び前記素子基板１００と前記第１スイッチング駆動半導体パターン２１０との間に位置する第２遮光パターン７２０を含むことができる。
前記第１遮光パターン７１０は、前記素子基板１００を通過して前記駆動半導体パターン４１０の方向に進行する外光を遮断することができる。前記第１遮光パターン７１０は前記素子基板１００と前記駆動半導体パターン４１０との間に位置することができる。例えば、前記第１遮光パターン７１０は前記分離絶縁膜１４０と前記駆動半導体パターン４１０との間に位置することができる。前記第１遮光パターン７１０は前記駆動半導体パターン４１０より大きいサイズを有することができる。例えば、前記駆動半導体パターン４１０は前記第１遮光パターン７１０の一部領域と重畳することができる。前記第１遮光パターン７１０は前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００から離隔することができる。例えば、前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００は前記第１遮光パターン７１０の外側に位置することができる。
前記第１遮光パターン７１０は導電性物質を含むことができる。例えば、前記第１遮光パターン７１０は金属を含むことができる。前記第１遮光パターン７１０は水素の浸透を遮断することができる物質を含むことができる。前記第１遮光パターン７１０は水素と安定的に結合する物質を含むことができる。例えば、前記第１遮光パターン７１０はチタン（Ｔｉ）を含むことができる。これにより、本発明の実施例によるディスプレイ装置は、前記第２スイッチング半導体パターン３１０及び前記第２スイッチングゲート電極３３０の形成工程によって前記素子基板１００と前記分離絶縁膜１４０との間に残存する水素が前記第１遮光パターン７１０によって前記駆動半導体パターン４１０に浸透することができない。すなわち、本発明の実施例によるディスプレイ装置は、前記駆動半導体パターン４１０の意図せぬ導体化を前記第１遮光パターン７１０によって防止することができる。よって、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記駆動薄膜トランジスタ４００の動作特性に対する信頼性が向上することができる。
前記第１遮光パターン７１０は前記駆動半導体パターン４１０から離隔することができる。例えば、前記分離絶縁膜１４０上には前記第１遮光パターン７１０を覆う上部バッファー膜１６０が位置し、前記駆動半導体パターン４１０は前記上部バッファー膜１６０上に位置することができる。前記上部バッファー膜１６０は、前記駆動半導体パターン４１０の形成工程で前記第１遮光パターン７１０による汚染を防止することができる。前記上部バッファー膜１６０は絶縁性物質を含むことができる。例えば、前記上部バッファー膜１６０はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記上部バッファー膜１６０は多重層構造を有することができる。例えば、前記上部バッファー膜１６０は第１上部層１６１及び第２上部層１６２の積層構造を有することができる。前記第２上部層１６２は前記第１上部層１６１と異なる物質を含むことができる。例えば、前記第１上部層１６１はシリコン窒化物（ＳｉＮ）からなる無機絶縁膜であり、前記第１上部層１６１上に位置する前記第２上部層１６２はシリコン酸化物（ＳｉＯ）からなる無機絶縁膜であることができる。シリコン窒化物（ＳｉＮ）からなる無機絶縁膜はシリコン酸化物（ＳｉＯ）からなる無機絶縁膜より水素粒子の捕集能力に優れる。これにより、本発明の実施例によるディスプレイ装置は、前記第１上部層１６１が前記素子基板１００と前記上部バッファー膜１６０との間に残存する水素が前記駆動半導体パターン４１０に浸透することを防止し、前記第２上部層１６２が前記第１上部層１６１に捕集された水素による前記駆動半導体パターン４１０の意図せぬ導体化を防止することができる。
前記第２遮光パターン７２０は、前記素子基板１００を通過して前記第１スイッチング半導体パターン２１０の方向に進行する外光を遮断することができる。前記第２遮光パターン７２０は前記素子基板１００と前記第１スイッチング半導体パターン２１０との間に位置することができる。例えば、前記第２遮光パターン７２０は前記分離絶縁膜１４０と前記第１スイッチング半導体パターン２１０との間に位置することができる。前記第２遮光パターン７２０は前記第１遮光パターン７１０と同じ層上に位置することができる。前記第２遮光パターン７２０は前記第１スイッチング半導体パターン２１０より大きいサイズを有することができる。例えば、前記第１スイッチング半導体パターン２１０は前記第２遮光パターン７２０の一部領域と重畳することができる。前記第２遮光パターン７２０は前記第２スイッチング薄膜トランジスタ３００及び前記駆動薄膜トランジスタ４００から離隔することができる。例えば、前記第２スイッチング薄膜トランジスタ３００及び前記駆動薄膜トランジスタ４００は前記第２遮光パターン７２０の外側に位置することができる。
前記第２遮光パターン７２０は導電性物質を含むことができる。例えば、前記第２遮光パターン７２０は金属を含むことができる。前記第２遮光パターン７２０は水素の浸透を遮断することができる物質を含むことができる。前記第２遮光パターン７２０は水素と安定的に結合する物質を含むことができる。前記第２遮光パターン７２０は前記第１遮光パターン７１０と同じ物質を含むことができる。例えば、前記第２遮光パターン７２０はチタン（Ｔｉ）を含むことができる。前記第２遮光パターン７２０は前記第１遮光パターン７１０と同時に形成されることができる。したがって、本発明の実施例によるディスプレイ装置は、前記素子基板１００と前記分離絶縁膜１４０との間に残存する水素が前記第２遮光パターン７２０によって前記第１スイッチング半導体パターン２１０に浸透することができない。すなわち、本発明の実施例によるディスプレイ装置は、前記第１スイッチング半導体パターン２１０の意図せぬ導体化を前記第２遮光パターン７２０によって防止することができる。よって、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００の動作特性に対する信頼性が向上することができる。
前記第２遮光パターン７２０は前記第１スイッチング半導体パターン２１０と絶縁されることができる。例えば、前記上部バッファー膜１６０は前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１０との間に延びることができる。
前記第２遮光パターン７２０は前記第１スイッチング半導体パターン２１０と絶縁されることができる。例えば、前記上部バッファー膜１６０の前記第１上部層１６１及び前記第２上部層１６２は前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１０との間に延びることができる。前記駆動半導体パターン４１０及び前記第１スイッチング半導体パターン２１０は同じ上部バッファー層１６０上に位置することができる。したがって、本発明の実施例によるディスプレイ装置は、前記上部バッファー膜１６０によって残存水素による前記第１スイッチング半導体パターン２１０の特性変化を防止することができる。
前記第１遮光パターン７１０と前記駆動半導体パターン４１との間の第１直線距離ｄ１は前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１との間の第２直線距離ｄ２より小さいことができる。例えば、前記第１遮光パターン７１０及び第２遮光パターン７２０上には少なくとも一つの絶縁膜（例えば、上部バッファー膜１６０）が位置し、前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１０との間には中間絶縁膜１５０の少なくとも一部が位置し、前記第１直線距離ｄ１は前記第２直線距離ｄ２より短いことができる。例えば、前記分離絶縁膜１４０と前記上部バッファー膜１６との間には前記第２遮光パターン７２０を覆う前記中間絶縁膜１５０が位置し、前記中間絶縁膜１５０は前記第１遮光パターン７１０及び前記駆動半導体パターン４１０と重畳する開口部１５１ｈ、１５２ｈを含むことができる。したがって、前記開口部１５１ｈ、１５２ｈによって露出される前記中間絶縁膜１５０の側面が生成され、前記中間絶縁膜１５０の前記側面が前記第１遮光パターン７１０と前記第２遮光パターン７２０との間に位置することができる。前記中間絶縁膜１５０は絶縁性物質を含むことができる。例えば、前記中間絶縁膜１５０はシリコン酸化物（ＳｉＯ）及びシリコン窒化物（ＳｉＮ）のような無機絶縁物質を含むことができる。前記中間絶縁膜１５０は多重層構造を有することができる。例えば、前記中間絶縁膜１５０は第１中問層１５１及び第２中問層１５２の積層構造を有することができる。前記第２中問層１５２は前記第１中問層１５１と異なる物質を含むことができる。例えば、前記第１中問層１５１はシリコン窒化物（ＳｉＮ）からなる無機絶縁膜であり、前記第１中問層１５１上に位置する前記第２中問層１５２はシリコン酸化物（ＳｉＯ）からなる無機絶縁膜であることができる。前記中間絶縁膜１５０の前記開口部１５１ｈ、１５２ｈは、前記第１中問層１５１を貫通する第１ホール１５１ｈ、及び前記第２中問層１５２を貫通する第２ホール１５２ｈを含むことができる。前記開口部１５１ｈ、１５２ｈは前記第１遮光パターン７１０及び前記駆動半導体パターン４１０より大きいサイズを有することができる。例えば、前記第１遮光パターン７１０は前記開口部１５１ｈ、１５２ｈの前記第１ホール１５１ｈ内に位置することができる。前記第１遮光パターン７１０の側面は前記第１上部層１６１によって覆われることができる。前記素子基板１００と対向する前記第１遮光パターン７１０の上面は前記第１上部層１６１と直接接触することができる。したがって、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１との間の前記第２直線距離ｄ２に関係なく、前記第１遮光パターン７１０と前記駆動半導体パターン４１との間の前記第１直線距離ｄ１のみ減少することができる。
前記第１遮光パターン７１０には特定の電圧が印加されることができる。例えば、前記第１遮光パターン７１０は前記駆動ソース電極４５０と電気的に連結されることができる。前記第１遮光パターン７１０には前記駆動ゲート電極４３０に印加される電圧に関係なく一定の電圧が印加されることができる。これにより、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１遮光パターン７１０と前記駆動半導体パターン４１０との間に一定のキャパシタンスＣ１を有する第１寄生キャパシタ形成されることができる。すなわち、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡで前記発光素子５００に印加される駆動電流に影響を与える有効ゲート電圧の変化量を下記の式によって決定することができる。ここで、ΔＶｅｆｆは有効ゲート電圧の変化量を意味し、Ｃ１は各画素領域ＰＡの前記第１遮光パターン７１０と前記駆動半導体パターン４１０との間に形成された第１寄生キャパシタのキャパシタンスを意味し、Ｃ２は前記駆動半導体パターン４１０と前記駆動ゲート電極４３との間に形成された第２寄生キャパシタのキャパシタンスを意味し、ＣＡＣＴは前記駆動半導体パターン４１０の前記駆動ソース領域及び前記駆動ドレイン領域に印加される電圧によって前記駆動半導体パターン４１０内に形成される寄生キャパシタのキャパシタンス意味し、ΔＶＧＡＴは前記駆動ゲート電極４３０に印加される電圧の変化量を意味する。
Figure 2023087648000002
前記式を参照すると、各画素領域ＰＡ内に位置する前記第１遮光パターン７１０と前記駆動半導体パターン４１０との間に形成された第１寄生キャパシタのキャパシタンスが増加すれば、前記第１寄生キャパシタのキャパシタンスに対する前記第２寄生キャパシタのキャパシタンスの比が減少して、有効ゲート電圧の変化量が減少することができる。例えば、前記第１寄生キャパシタのキャパシタンスが前記第２寄生キャパシタのキャパシタンスより大きければ、駆動電流の生成に影響を与える有効ゲート電圧は非常に小さいことができる。一般的に、薄膜トランジスタの有効ゲート電圧が減少すれば、Ｓ－ｆａｃｔｏｒが増加し、ゲート電極に印加される電圧による電流の変動率が小さくなる。すなわち、前記第１寄生キャパシタのキャパシタンスに対する前記第２寄生キャパシタのキャパシタンスの比が減少すれば、前記駆動薄膜トランジスタ４００のＳ－ｆａｃｔｏｒが増加することができ、電流を精密に制御しなければならない低階調領域でむらの発生を防止することができる。これにより、前記中間絶縁膜１５０の開口部１５１ｈ、１５２ｈによって前記第１遮光パターン７１０と前記駆動半導体パターン４１０との間の前記第１直線距離ｄ１が減少した本発明の実施例によるディスプレイ装置は、前記第１寄生キャパシタのキャパシタンス増加し、前記第１寄生キャパシタのキャパシタンスに対する前記第２寄生キャパシタのキャパシタンスの比が減少し、前記駆動薄膜トランジスタ４００の有効ゲート電圧が減少し、前記駆動薄膜トランジスタ４００のＳ－ｆａｃｔｏｒが増加し、前記駆動薄膜トランジスタ４００の前記駆動ゲート電極４３０に印加される電圧による駆動電流の変動率が低くなることができる。また、本発明の実施例によるディスプレイ装置において、前記第２遮光パターン７２０と前記第１スイッチング半導体パターン２１０との間の前記第２直線距離ｄ２が前記中間絶縁膜１５０の前記開口部１５１ｈ、１５２ｈによって変化しないことができる。よって、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００の特性変化なしに、低階調領域でむらの発生を防止することができる。
結果的に、本発明の実施例によるディスプレイ装置は、前記表示パネルＤＰの各画素領域ＰＡ内に、前記第１スイッチング薄膜トランジスタ２００、前記第２スイッチング薄膜トランジスタ３００、前記駆動薄膜トランジスタ４００、前記第１遮光パターン７１０、及び前記第２遮光パターン７２０を含み、前記第１遮光パターン７１０及び前記第２遮光パターン７２０が前記第２スイッチング薄膜トランジスタ３００を覆う前記分離絶縁膜１４０上に位置し、前記第１スイッチング薄膜トランジスタ２００及び前記駆動薄膜トランジスタ４００が前記第１遮光パターン７１０及び前記第２遮光パターン７２０を覆う前記上部バッファー膜１６０上に位置し、前記第２遮光パターン７２０と前記上部バッファー膜１６との間に位置する前記中間絶縁膜１５０が前記駆動半導体パターン４１０及び前記第１遮光パターン７１０と重畳する開口部１５１ｈ、１５２ｈを含むことができる。これにより、本発明の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００の構造的な変化なしに、該当画素領域ＰＡ内に位置する前記駆動薄膜トランジスタ４００の特性を調節することができる。すなわち、本発明の実施例によるディスプレイ装置は、前記第１スイッチング薄膜トランジスタ２００及び前記第２スイッチング薄膜トランジスタ３００の特性変化なしに、低階調領域でむらの発生を防止することができる。よって、本発明の実施例によるディスプレイ装置は、使用者に提供されるイメージの品質が改善することができる。
また、本発明の実施例によるディスプレイ装置は、前記第１遮光パターン７１０が前記駆動半導体パターン４１０より大きいサイズを有し、前記第２遮光パターン７２０が前記第１スイッチング半導体パターン２１０より大きいサイズを有することができる。これにより、本発明の実施例によるディスプレイ装置は、前記第１遮光パターン７１０の端部及び前記第２遮光パターン７２０の端部で回折された光によって前記第１スイッチング半導体パターン２１０及び／または前記駆動半導体パターン４１０の特性変化を減少するか最小化することができる。よって、本発明の実施例によるディスプレイ装置は、外光によるイメージの劣化を防止することができる。
本発明の他の実施例によるディスプレイ装置は、前記第２遮光パターン７２０に特定の電圧が印加されることができる。例えば、前記第２遮光パターン７２０に印加される電圧は前記第１スイッチングゲート電極２３０に印加される電圧と同一であることができる。前記第２遮光パターン７２０は前記第１スイッチングゲート電極２３０と電気的に連結されることができる。したがって、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第２遮光パターン７２０が該当画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００のゲート電極として機能することができる。すなわち、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング半導体パターン２１０の前記第１チャネル領域が該当画素領域ＰＡ内に位置する前記第１スイッチングゲート電極２３０に印加された電圧及び該当画素領域ＰＡ内に位置する前記第２遮光パターン７２０に印加される電圧に対応する電気伝導度を有することができる。よって、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００の動作特性が向上することができる。例えば、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記第１スイッチング薄膜トランジスタ２００が早くターンオンされることができる。
本発明の実施例によるディスプレイ装置は前記中間絶縁膜１５０及び前記上部バッファー膜１６０が二重層構造を有するものとして説明した。しかし、図５に示したように、本発明の他の実施例によるディスプレイ装置は、前記中間絶縁膜１５０及び前記上部バッファー膜１６０がそれぞれ単一層構造を有することができる。例えば、前記中間絶縁膜１５０を貫通する開口部１５０ｈは前記第１遮光パターン７１０と前記駆動半導体パターン４１０との間に位置することができる。
本発明の他の実施例によるディスプレイ装置は、分離絶縁膜１４０が多重層構造を有することができる。例えば、前記分離絶縁膜１４０は第１分離層１４１及び第２分離層１４２の積層構造を有することができる。前記第２分離層１４２は前記第１分離層１４１と異なる物質を含むことができる。例えば、前記第１分離層１４１はシリコン酸化物（ＳｉＯ）からなる無機絶縁膜であり、前記第１分離層１４１上に位置する前記第２分離層１４２はシリコン窒化物（ＳｉＮ）からなる無機絶縁膜であることができる。
前記第１遮光パターン７１０及び前記第２遮光パターン７２０は前記分離絶縁膜１４０内に位置することができる。例えば、前記第１遮光パターン７１０及び前記第２遮光パターン７２０は前記第１分離層１４１と前記第２分離層１４２との間に位置することができる。前記第１遮光パターン７１０の前記上面及び前記側面は前記第２分離層１４２によって覆われることができる。前記中間絶縁膜１５０の前記開口部１５０ｈは前記上部バッファー膜１６０によって満たされることができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記分離絶縁膜１４０、前記中間絶縁膜１５０、及び前記上部バッファー膜１６０の物質及び構造に対する自由度が向上することができる。
本発明の実施例によるディスプレイ装置は前記第１遮光パターン７１０及び前記第２遮光パターン７２０が前記分離絶縁膜１４０上に位置するものとして説明した。しかし、本発明の他の実施例によるディスプレイ装置は、前記素子基板１００と各画素領域ＰＡの前記発光素子５００との間に積層される絶縁膜の数が減少するか最小化することができる。例えば、図６に示したように、本発明の他の実施例によるディスプレイ装置は、前記第１遮光パターン７１０及び前記第２遮光パターン７２０が前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極と同じ層上に位置することができる。例えば、前記第１遮光パターン７１０及び前記第２遮光パターン７２０は前記下部ゲート絶縁膜１２１上に位置することができる。前記第１遮光パターン７１０及び前記第２遮光パターン７２０は前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極と同じ物質を含むことができる。前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極は前記中間絶縁膜１５０によって覆われることができる。例えば、前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極は前記第１中問層１５１と直接接触することができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記素子基板１００と各画素領域ＰＡの前記発光素子５００との間に積層される絶縁膜の数に関係なく、低階調領域でむらの発生を防止することができる。
本発明の実施例によるディスプレイ装置は前記第２遮光パターン７２０が前記第１遮光パターン７１０と同じ層上に位置するものとして説明した。しかし、本発明の他の実施例によるディスプレイ装置は、前記第２遮光パターン７２０が前記第１遮光パターン７１０と異なる層上に位置することができる。例えば、図７に示したように、本発明の他の実施例によるディスプレイ装置は、前記第１遮光パターン７１０が前記中間絶縁膜１５０の開口部１５１ｈ、１５２ｈ内に位置し、前記第２遮光パターン７２０が前記下部ゲート絶縁膜１２１と前記下部層間絶縁膜１３との間に位置することができる。例えば、前記第２遮光パターン７２０は前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極と同じ層上に位置することができる。前記第２遮光パターン７２０は前記第１遮光パターン７１０と異なる物質を含むことができる。例えば、前記第２遮光パターン７２０は前記第２スイッチング薄膜トランジスタ３００の前記第２スイッチングゲート電極と同じ物質を含むことができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記第１スイッチング薄膜トランジスタ２００の構造的な変更なしに、前記第１遮光パターン７１０と前記駆動薄膜トランジスタ４００の前記駆動半導体パターンとの間に形成される寄生キャパシタのキャパシタンスが増加するか最大化することができる。よって、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に位置する前記駆動薄膜トランジスタ４００の有効ゲート電圧が減少するか最小化し、低階調領域でむらの発生を効果的に防止することができる。
本発明の実施例によるディスプレイ装置は各画素領域ＰＡの前記画素駆動回路が低温多結晶シリコン（ＬＴＰＳ）からなる前記第２スイッチング半導体パターン３１０を含む前記第２スイッチング薄膜トランジスタ３００を含むものとして説明した。しかし、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡの前記画素駆動回路が酸化物半導体からなる半導体パターンを含む薄膜トランジスタのみで構成されることができる。例えば、図８に示したように、本発明の他の実施例によるディスプレイ装置は、各画素領域ＰＡ内に酸化物半導体からなる半導体パターンを含む前記第１スイッチング薄膜トランジスタ２００及び前記駆動薄膜トランジスタ４００のみが位置することができる。
本発明の他の実施例によるディスプレイ装置は、前記駆動部ＳＤ、ＤＤ、ＴＣのうちの少なくとも一つが前記素子基板１００の前記ベゼル領域ＢＺ上に位置することができる。例えば、本発明の他の実施例によるディスプレイ装置の前記表示パネルＤＰは前記素子基板１００の前記ベゼル領域ＢＺ上に位置する少なくとも一つの制御薄膜トランジスタ８００を含むことができる。前記制御薄膜トランジスタ８００は前記第１スイッチング薄膜トランジスタ２００と同じ構造を有することができる。例えば、前記制御薄膜トランジスタ８００は、制御半導体パターン８１０、制御ゲート電極８３０、制御ソース電極８５０、及び制御ドレイン電極８７０を含むことができる。
前記制御半導体パターン８１０は半導体物質を含むことができる。前記制御半導体パターン８１０は前記第１スイッチング薄膜トランジスタ２００の前記第１スイッチング半導体パターンと異なる物質を含むことができる。例えば、前記制御半導体パターン８１０は低温多結晶シリコン（ＬＴＰＳ）を含むことができる。前記制御半導体パターン８１０は、制御ソース領域、制御チャネル領域、及び制御ドレイン領域を含むことができる。前記制御チャネル領域は前記制御ソース領域と前記制御ドレイン領域との間に位置することができる。前記制御ソース領域及び前記制御ドレイン領域は前記制御チャネル領域より低い抵抗を有することができる。例えば、前記制御ソース領域及び前記制御ドレイン領域は導電性不純物を含むことができる。
前記制御半導体パターン８１０は前記第１スイッチング薄膜トランジスタ２００の前記第１スイッチング半導体パターンと異なる層上に位置することができる。例えば、前記制御半導体パターン８１０は前記下部バッファー膜１１０と前記下部ゲート絶縁膜１２との間に位置することができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記制御半導体パターン８１０の形成工程による前記第１スイッチング薄膜トランジスタ２００及び前記駆動薄膜トランジスタ４００の特性変化を防止することができる。
前記制御ゲート電極８３０は導電性物質を含むことができる。例えば、前記制御ゲート電極８３０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記制御ゲート電極８３０は前記制御半導体パターン８１０上に位置することができる。前記制御ゲート電極８３０は前記制御半導体パターン８１０と絶縁されることができる。前記制御ゲート電極８３０は前記第１スイッチング薄膜トランジスタ２００の前記第１スイッチングゲート電極と異なる層上に位置することができる。例えば、前記制御ゲート電極８３０は前記下部ゲート絶縁膜１２１と前記下部層間絶縁膜１３１との間に位置することができる。前記制御ゲート電極８３０は前記制御半導体パターン８１０の前記制御チャネル領域と重畳することができる。例えば、前記制御半導体パターン８１０の前記制御チャネル領域は前記制御ゲート電極８３０に印加された電圧に対応する電気伝導度を有することができる。
前記制御ソース電極８５０は導電性物質を含むことができる。例えば、前記制御ソース電極８５０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記制御ソース電極８５０は前記制御ゲート電極８３０と絶縁されることができる。例えば、前記制御ソース電極８５０は前記制御ゲート電極８３０と異なる物質を含むことができる。前記制御ソース電極８５０は前記制御ゲート電極８３０と異なる層上に位置することができる。例えば、前記制御ソース電極８５０は前記上部層間絶縁膜１３２上に位置することができる。前記制御ソース電極８５０は前記第１スイッチング薄膜トランジスタ２００の前記第１スイッチングソース電極及び前記第１スイッチングドレイン電極と同じ物質を含むことができる。
前記制御ソース電極８５０は前記制御半導体パターン８１０の前記制御ソース領域と電気的に連結されることができる。例えば、前記下部ゲート絶縁膜１２１、前記下部層間絶縁膜１３１、前記分離絶縁膜１４０、前記中間絶縁膜１５０、前記上部バッファー膜１６０、前記上部ゲート絶縁膜１２２、及び前記上部層間絶縁膜１３２を貫通する制御ソースコンタクトホールは前記制御半導体パターン８１０の前記制御ソース領域を部分的に露出させることができる。前記制御ソース電極８５０は前記制御ソースコンタクトホールを介して前記制御半導体パターン８１０の前記制御ソース領域と直接接触することができる。
前記制御ドレイン電極８７０は導電性物質を含むことができる。例えば、前記制御ドレイン電極８７０は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、及びタングステン（Ｗ）のような金属を含むことができる。前記制御ドレイン電極８７０は前記制御ゲート電極８３０と絶縁されることができる。例えば、前記制御ドレイン電極８７０は前記制御ゲート電極８３０と異なる物質を含むことができる。前記制御ドレイン電極８７０は前記制御ゲート電極８３０と異なる層上に位置することができる。前記制御ドレイン電極８７０は前記制御ソース電極８５０と同じ層上に位置することができる。例えば、前記制御ドレイン電極８７０は前記上部層間絶縁膜１３２上に位置することができる。前記制御ドレイン電極８７０は前記制御ソース電極８５０と同じ物質を含むことができる。
前記制御ドレイン電極８７０は前記制御半導体パターン８１０の前記制御ドレイン領域と電気的に連結されることができる。例えば、前記下部ゲート絶縁膜１２１、前記下部層間絶縁膜１３１、前記分離絶縁膜１４０、前記中間絶縁膜１５０、前記上部バッファー膜１６０、前記上部ゲート絶縁膜１２２、及び前記上部層間絶縁膜１３２を貫通する制御ドレインコンタクトホールは前記制御半導体パターン８１０の前記制御ドレイン領域を部分的に露出させることができる。前記制御ドレイン電極８７０は前記制御ドレインコンタクトホールを介して前記制御半導体パターン８１０の前記制御ドレイン領域と直接接触することができる。
これにより、本発明の他の実施例によるディスプレイ装置は、前記スキャン信号及び／または前記データ信号の生成のための前記制御薄膜トランジスタ８００の種類に関係なく、各画素領域ＰＡ内に位置する前記駆動薄膜トランジスタ４００のＳ－ｆａｃｔｏｒが増加することができる。よって、本発明の他の実施例によるディスプレイ装置は、低階調領域でむらの発生を効果的に防止することができる。
本発明の実施例によるディスプレイ装置は前記素子基板１００と前記第１スイッチング薄膜トランジスタ２００との間に第２遮光パターン７２０が位置するものとして説明した。しかし、本発明の他の実施例によるディスプレイ装置は、前記素子基板１００と前記第１スイッチング薄膜トランジスタ２００との間に位置する絶縁膜１１０、１２１、１３１、１４０、１５０、１６０の間の屈折率差を用いて外光を遮断することができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記第２遮光パターン７２０を省略することができる。
図９に示したように、本発明の他の実施例によるディスプレイ装置は、前記駆動薄膜トランジスタ４００の前記駆動半導体パターン４１０が前記素子基板１００と対向する駆動ゲート電極７３０の上面上に位置することができる。例えば、前記駆動ゲート電極７３０は前記分離絶縁膜１４０と前記駆動半導体パターン４１０との間に位置することができる。前記駆動ゲート電極７３０の大きさは前記中間絶縁膜１５０を貫通する前記開口部の大きさより小さくすることができる。例えば、前記駆動ゲート電極７３０は前記中間絶縁膜１５０の前記開口部内に位置することができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記上部バッファー膜１６０が前記駆動薄膜トランジスタ４００のゲート絶縁膜として機能することができる。
前記上部ゲート絶縁膜１２２と前記上部層間絶縁膜１３２との間には前記駆動半導体パターン４１０の前記駆動チャネル領域と重畳するダミー電極９００が位置することができる。前記ダミー電極９００は前記駆動ソース電極４５０と電気的に連結されることができる。これにより、本発明の他の実施例によるディスプレイ装置は、前記駆動半導体パターン４１０と前記ダミー電極９００との間に寄生キャパシタが形成されることができる。前記式１を参照すると、前記駆動半導体パターン４１０と前記ダミー電極９００との間に形成された前記寄生キャパシタのキャパシタンスＣ１は前記駆動ゲート電極７３０と前記駆動半導体パターン４１との間のキャパシタンスＣ２より大きいことができる。すなわち、本発明の他の実施例によるディスプレイ装置は、前記駆動半導体パターン４１０と前記ダミー電極９００との間に形成された寄生キャパシタＣ１が前記駆動ゲート電極７３０と前記駆動半導体パターン４１との間のキャパシタンスＣ２より大きいキャパシタンスを有することにより、前記駆動薄膜トランジスタ４００の有効ゲート電圧（Ｖｅｆｆ）を減少することができる。よって、本発明の他の実施例によるディスプレイ装置は、前記駆動薄膜トランジスタ４００の構造に関係なく、低階調領域でむらの発生を防止することができる。
１００ 素子基板
１４０ 分離絶縁膜
１５０ 中間絶縁膜
１６０ 中間バッファー膜
２００ 第１スイッチング薄膜トランジスタ
３００ 第２スイッチング薄膜トランジスタ
４００ 駆動薄膜トランジスタ
４１０ 駆動半導体パターン
７１０ 第１遮光パターン
７２０ 第２遮光パターン
１５１ 第１中間絶縁膜
１５１ｈ 第１開口部
１５２ 第２中間絶縁膜
１５２ｈ 第２開口部
１６０ 上部バッファー膜

Claims (26)

  1. 素子基板の画素領域上に位置する第１遮光パターンと、
    前記素子基板上に位置し、前記第１遮光パターンを覆う上部バッファー膜と、
    前記素子基板の前記画素領域上に位置し、前記第１遮光パターンと重畳する駆動半導体パターンを含む駆動薄膜トランジスタと、
    前記素子基板と前記上部バッファー膜との間に位置する第１中間絶縁膜とを含み、
    前記第１中間絶縁膜は、前記第１遮光パターン及び前記駆動半導体パターンと重畳する第１開口部を含む、ディスプレイ装置。
  2. 前記第１開口部は前記第１遮光パターン及び前記駆動半導体パターンより大きいサイズを有する、請求項１に記載のディスプレイ装置。
  3. 前記画素領域の前記上部バッファー膜上に位置するスイッチング薄膜トランジスタをさらに含み、
    前記スイッチング薄膜トランジスタは前記駆動半導体パターンから離隔するスイッチング半導体パターンを含み、
    前記第１中間絶縁膜は前記スイッチング半導体パターンと重畳する領域を含む、請求項１に記載のディスプレイ装置。
  4. 前記スイッチング半導体パターンは前記駆動半導体パターンと同じ物質を含む、請求項３に記載のディスプレイ装置。
  5. 前記素子基板と前記第１中間絶縁膜との間に位置し、前記スイッチング半導体パターンと重畳する第２遮光パターンをさらに含む、請求項３に記載のディスプレイ装置。
  6. 前記素子基板と前記第２遮光パターンとの間に位置する分離絶縁膜をさらに含み、
    前記分離絶縁膜は前記素子基板と前記第１遮光パターンとの間に位置するように延びる、請求項５に記載のディスプレイ装置。
  7. 前記第１中間絶縁膜と前記上部バッファー膜との間に位置する第２中間絶縁膜をさらに含み、
    前記第２中間絶縁膜は前記第１開口部と重畳する第２開口部を含む、請求項１に記載のディスプレイ装置。
  8. 前記駆動薄膜トランジスタの駆動ソース電極は前記第１遮光パターンと電気的に連結される、請求項１に記載のディスプレイ装置。
  9. 前記第１遮光パターンと前記駆動半導体パターンとの間の第１寄生キャパシタのキャパシタンスは前記駆動半導体パターンと前記駆動薄膜トランジスタの駆動ゲート電極との間の第２寄生キャパシタのキャパシタンスより大きい、請求項１に記載のディスプレイ装置。
  10. 素子基板上に位置し、開口部を含む中間絶縁膜と、
    前記中間絶縁膜の前記開口部内に位置する第１遮光パターンと、
    前記中間絶縁膜及び前記第１遮光パターン上に位置する上部バッファー膜と、
    前記上部バッファー膜上に位置し、前記第１遮光パターンと重畳する駆動半導体パターンを含む駆動薄膜トランジスタと、
    前記上部バッファー膜上に位置し、前記開口部から離隔する第１スイッチング半導体パターンを含む第１スイッチング薄膜トランジスタと、
    前記第１スイッチング薄膜トランジスタ及び前記駆動薄膜トランジスタ上に位置するオーバーコート層と、
    前記オーバーコート層上に位置し、前記駆動薄膜トランジスタと電気的に連結される発光素子とを含む、ディスプレイ装置。
  11. 前記駆動半導体パターン及び前記第１スイッチング半導体パターンは酸化物半導体を含む、請求項１０に記載のディスプレイ装置。
  12. 前記素子基板と前記オーバーコート層との間に位置し、第２スイッチング半導体パターン及び前記第２スイッチング半導体パターンの一部領域と重畳するゲート電極を含む第２スイッチング薄膜トランジスタと、
    前記素子基板と前記中間絶縁膜との間に位置し、前記第２スイッチング半導体パターンと前記ゲート電極との間に延びるゲート絶縁膜とをさらに含む、請求項１０に記載のディスプレイ装置。
  13. 前記第２スイッチング半導体パターンは前記駆動半導体パターン及び前記第１スイッチング半導体パターンと異なる物質を含む、請求項１２に記載のディスプレイ装置。
  14. 前記第１遮光パターンから離隔し、前記第１スイッチング半導体パターンと重畳する第２遮光パターンをさらに含み、
    前記第２遮光パターンは前記第２スイッチング薄膜トランジスタの前記ゲート電極と同じ層上に位置する、請求項１２に記載のディスプレイ装置。
  15. 前記第２遮光パターンは前記第２スイッチング薄膜トランジスタの前記ゲート電極と同じ物質を含む、請求項１４に記載のディスプレイ装置。
  16. 素子基板上に位置する第１遮光パターン及び第２遮光パターンと、
    前記第１遮光パターン及び前記第２遮光パターン上に位置する少なくとも一つの絶縁膜と、
    前記少なくとも一つの絶縁膜上に位置し、前記第１遮光パターンと重畳し、発光素子に電気的に連結され、酸化物半導体を含む第１半導体パターンを備えた第１薄膜トランジスタと、
    前記少なくとも一つの絶縁膜上に位置し、前記第２遮光パターンと重畳する第２半導体パターンを備えた第２薄膜トランジスタと、
    一部領域が前記第２遮光パターンと前記第２薄膜トランジスタとの間に位置する少なくとも一つの中間絶縁膜と、を含み、
    前記第１遮光パターンと前記第１半導体パターンとの間の距離は前記第２遮光パターンと前記第２半導体パターンとの間の距離より短い、ディスプレイ装置。
  17. 前記第１薄膜トランジスタは前記発光素子を動作するための駆動トランジスタであり、前記第２薄膜トランジスタはスイッチングトランジスタである、請求項１６に記載のディスプレイ装置。
  18. 前記少なくとも一つの絶縁膜は上部バッファー膜を含み、前記第１半導体パターン及び前記第２半導体パターンは前記上部バッファー膜上に位置し、前記第２半導体パターンは酸化物半導体を含む、請求項１６に記載のディスプレイ装置。
  19. 前記少なくとも一つの中間絶縁膜は開口部を含み、前記第１遮光パターンは前記開口部内に位置し、前記第１半導体パターンは前記開口部と重畳する、請求項１６に記載のディスプレイ装置。
  20. 前記少なくとも一つの中間絶縁膜の側面は前記第１遮光パターンと前記第２遮光パターンとの間に位置する、請求項１６に記載のディスプレイ装置。
  21. 前記少なくとも一つの絶縁膜は、前記第１遮光パターン及び前記第２遮光パターン上に位置する第２分離膜及び前記第２分離膜上に位置する上部バッファー膜を含み、
    前記少なくとも一つの中間絶縁膜の前記一部領域は前記第２分離膜と前記上部バッファー膜との間に位置する、請求項２０に記載のディスプレイ装置。
  22. 前記素子基板上に位置する第３薄膜トランジスタをさらに含み、
    前記第３薄膜トランジスタはポリシリコン（Ｐｏｌｙ－Ｓｉ）を含む第３半導体パターンを備える、請求項１６に記載のディスプレイ装置。
  23. 前記第３薄膜トランジスタ上に位置する分離絶縁膜をさらに含み、
    前記第１遮光パターン及び前記第２遮光パターンは前記分離絶縁膜上に位置する、請求項２２に記載のディスプレイ装置。
  24. 前記第３薄膜トランジスタはゲート電極及び下部ゲート絶縁膜の少なくとも一部をさらに含み、
    前記第１遮光パターン及び前記第２遮光パターンは前記下部ゲート絶縁膜上に位置する、請求項２２に記載のディスプレイ装置。
  25. 前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは画素領域内に位置し、前記第３薄膜トランジスタはベゼル領域内に位置する、請求項２２に記載のディスプレイ装置。
  26. 前記第１遮光パターンは前記第２遮光パターンの下部に位置する、請求項１６に記載のディスプレイ装置。
JP2022165899A 2021-12-13 2022-10-14 酸化物半導体を含むディスプレイ装置 Active JP7506725B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0177510 2021-12-13
KR1020210177510A KR20230089119A (ko) 2021-12-13 2021-12-13 산화물 반도체를 포함하는 디스플레이 장치

Publications (2)

Publication Number Publication Date
JP2023087648A true JP2023087648A (ja) 2023-06-23
JP7506725B2 JP7506725B2 (ja) 2024-06-26

Family

ID=

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183476A1 (en) * 2012-12-27 2014-07-03 Lg Display Co. Ltd. Thin-film transistor, method for manufacturing the same and display device comprising the same
US20200083309A1 (en) * 2018-09-07 2020-03-12 Samsung Display Co., Ltd. Display apparatus
US20200111855A1 (en) * 2018-10-05 2020-04-09 Samsung Display Co., Ltd. Organic light emitting diode display
US20200135772A1 (en) * 2018-10-31 2020-04-30 Lg Display Co., Ltd. Display device comprising a plurality of thin film transistors and method for manufacturing the same
WO2020184533A1 (ja) * 2019-03-11 2020-09-17 株式会社ジャパンディスプレイ 表示装置及び半導体装置
US20210036029A1 (en) * 2019-07-31 2021-02-04 Samsung Display Co., Ltd. Display device
CN112838098A (zh) * 2020-12-30 2021-05-25 厦门天马微电子有限公司 一种显示面板及显示装置
CN113192985A (zh) * 2021-04-23 2021-07-30 武汉华星光电技术有限公司 Tft基板及其制备方法、显示面板和显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183476A1 (en) * 2012-12-27 2014-07-03 Lg Display Co. Ltd. Thin-film transistor, method for manufacturing the same and display device comprising the same
US20200083309A1 (en) * 2018-09-07 2020-03-12 Samsung Display Co., Ltd. Display apparatus
US20200111855A1 (en) * 2018-10-05 2020-04-09 Samsung Display Co., Ltd. Organic light emitting diode display
US20200135772A1 (en) * 2018-10-31 2020-04-30 Lg Display Co., Ltd. Display device comprising a plurality of thin film transistors and method for manufacturing the same
WO2020184533A1 (ja) * 2019-03-11 2020-09-17 株式会社ジャパンディスプレイ 表示装置及び半導体装置
US20210036029A1 (en) * 2019-07-31 2021-02-04 Samsung Display Co., Ltd. Display device
CN112838098A (zh) * 2020-12-30 2021-05-25 厦门天马微电子有限公司 一种显示面板及显示装置
CN113192985A (zh) * 2021-04-23 2021-07-30 武汉华星光电技术有限公司 Tft基板及其制备方法、显示面板和显示装置

Also Published As

Publication number Publication date
TWI835233B (zh) 2024-03-11
EP4195277A1 (en) 2023-06-14
TW202337038A (zh) 2023-09-16
US20230189580A1 (en) 2023-06-15
CN116264790A (zh) 2023-06-16
KR20230089119A (ko) 2023-06-20

Similar Documents

Publication Publication Date Title
KR102137392B1 (ko) 표시 장치 및 그 제조 방법
TWI602306B (zh) 陣列基板結構與顯示裝置
TWI552330B (zh) 顯示裝置及電子單元
TWI482274B (zh) 顯示裝置及電子裝置
CN107464819B (zh) 发光面板
TWI643319B (zh) 半導體裝置、顯示單元及電子設備
JP2001100655A (ja) Ｅｌ表示装置
US11018160B2 (en) Thin-film transistor substrate and luminescent device
TWI835233B (zh) 具有氧化物半導體的顯示設備
JP2022087756A (ja) 表示装置
US10879329B2 (en) Semiconductor device, semiconductor substrate, luminescent unit, and display unit
JP7152448B2 (ja) ディスプレイ装置
JP7506725B2 (ja) 酸化物半導体を含むディスプレイ装置
JP7500669B2 (ja) 酸化物半導体を含むディスプレイ装置
CN112186004A (zh) 显示设备
US11894504B2 (en) Display apparatus having a substrate hole
JP7242809B2 (ja) 表示装置
US20230209919A1 (en) Display apparatus having a light-emitting device
WO2021024721A1 (ja) 表示装置及びその製造方法
WO2021053955A1 (ja) 表示装置及び表示装置の製造方法
WO2020161775A1 (ja) 表示装置
KR20230011114A (ko) 발광 소자 및 구동 회로를 포함하는 디스플레이 장치
KR20240078798A (ko) 산화물 반도체를 포함하는 디스플레이 장치
JP2021007152A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230815

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240419

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20240508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240614