TWI391737B - 主動元件陣列母基板及其製作方法 - Google Patents

Description

主動元件陣列母基板及其製作方法

本發明是有關於一種母基板及其製作方法，且特別是有關於一種可有效減少靜電放電(Electro-Static Discharge,ESD)效應發生的主動元件陣列母基板及其製作方法。

一般來說，液晶顯示面板主要是由主動元件陣列基板、液晶層以及彩色濾光基板所構成。在陣列製程(array process)中通常會先於母基板上同時進行多個主動元件陣列的製作，並適時地於陣列製程中直接在母基板上同時製作一電連接於多個主動元件陣列的測試墊結構，其中測試墊結構例如是透過一連接線路與多個主動元件陣列電性連接。

完成上述的陣列製程後，會使用探針接觸測試墊結構，並對測試墊結構輸入測試訊號，以進行主動元件陣列的測試製程(test process)，藉以檢測主動元件陣列中的主動元件是否能正常地運作。於完成測試製程後，會切割母基板以形成多個主動元件陣列基板。

然而，在上述的陣列製程中，常因測試墊結構的電極接墊面積過大，而容易在各製程步驟中，例如反應性離子蝕刻法(Reactive Ion Etching,RIE)的電漿環境過程中，累積大量的電荷於電極接墊上，如此一來，過量的電荷將因靜電放電效應(ESD Effect)被導入主動元件陣列中，而使得主動元件陣列內的線路或元件受損。

有鑑於此，本發明提供一種主動元件陣列母基板，其可在不影響電性測試準確性的前提下有效地減少靜電放電的發生，進而提高製程良率。

本發明另提供一種主動元件陣列母基板的製作方法，其可製作出上述的主動元件陣列母基板。

本發明提出一種主動元件陣列母基板，其包括一基板、多個主動元件陣列、一連接線路以及一測試墊結構。基板具有多個預定區域以及一外圍區域。主動元件陣列分別配置於預定區域內。連接線路配置於基板上。測試墊結構配置於外圍區域並且經由連接線路電連接到主動元件陣列。測試墊結構包括多個相互分離的第一金屬圖案、一第一介電層、至少一第二金屬圖案、一第二介電層以及一橋接圖案。第一金屬圖案中的一個第一主金屬圖案與連接線路相連。第一介電層覆蓋第一金屬圖案並且具有多個第一接觸窗，其中第一接觸窗分別暴露出每一第一金屬圖案的一部分。第二金屬圖案配置於第一介電層上並且暴露出第一接觸窗。第二介電層全面覆蓋基板，並配置於至少一第二金屬圖案上。第二介電層具有多個第二接觸窗，其中第二接觸窗分別暴露出至少一第二金屬圖案的一部份以及第一接觸窗。橋接圖案配置於第二介電層上，並且經由第二接觸窗以及第一接觸窗向下連接到至少一第二金屬圖案以及第一金屬圖案。

在本發明之一實施例中，至少一第二金屬圖案的數量為多個並互相分離，而部分的第二接觸窗分別暴露出每一第二金屬圖案的一部分。

在本發明之一實施例中，第一金屬圖案與主動元件陣列中的多個閘極屬於同一膜層。

在本發明之一實施例中，第二金屬圖案與主動元件陣列中的多個源極與汲極屬於同一膜層。

在本發明之一實施例中，橋接圖案與主動元件陣列中的多個畫素電極屬於同一膜層。

本發明另提出一種主動元件陣列母基板的製作方法，其包括下列步驟。首先，提供一基板，其中基板上具有多個預定區域以及一外圍區域。接著，形成一第一金屬層於基板上，其中第一金屬層包括位於每一預定區域內的一閘極、位於外圍區域內的一連接線路以及位於外圍區域內的多個相互分離的第一金屬圖案。然後，形成一第一介電層以覆蓋第一金屬層，其中第一介電層具有多個第一接觸窗，分別暴露出每一第一金屬圖案的一部分。接著，形成一半導體層於第一介電層上，其中半導體層包括位於每一閘極上方的一半導體圖案。而後，形成一第二金屬層於半導體層上，其中第二金屬層包括位於每一預定區域內且座落於半導體圖案兩側的一源極與一汲極以及位於外圍區域內之第一金屬圖案上方的至少一第二金屬圖案，且至少一第二金屬圖案暴露出第一接觸窗。接著，形成一第二介電層以全面覆蓋基板，其中第二介電層具有多個第二接觸窗以及多個第三接觸窗。第二接觸窗分別暴露出至少一第二金屬圖案的一部份以及第一接觸窗，而第三接觸窗分別暴露出源極與汲極的一部份。再來，形成一透明導電層於第二介電層，其中透明導電層包括一橋接圖案以及多個畫素電極。橋接圖案經由第二接觸窗以及第一接觸窗向下連接到至少一第二金屬圖案以及第一金屬圖案，而畫素電極分別經由第三接觸窗向下連接到所對應的源極與汲極。

在本發明之一實施例中，第二金屬層包括多個相互分離的第二金屬圖案，而部分的第二接觸窗分別暴露出每一第二金屬圖案的一部分。

在本發明之一實施例中，至少一第二金屬圖案具有一鋸齒狀的邊緣。

本發明再提出一種主動元件陣列母基板，其包括一基板、多個主動元件陣列、一連接線路以及一測試墊結構。基板具有多個預定區域以及一外圍區域。主動元件陣列分別配置於預定區域內。連接線路配置於基板上。測試墊結構配置於外圍區域並且經由連接線路電連接到主動元件陣列。測試墊結構包括多個相互分離的第一金屬圖案，其中第一金屬圖案係為電性連接。

綜上所述，本發明藉由將測試墊結構採用多個互相分離的第一金屬圖案的設計，以減少於後續的製程環境中累積於其上的靜電荷，而可避免過量的靜電荷將因靜電放電效應被導入主動元件陣列中，造成主動元件陣列內的線路或元件受損。另外，測試墊結構的製作可整合於主動元件陣列的製程中，因而不會增加製程上的負擔。換言之，本發明的製作方法可在不改變原製程步驟且不影響電性測試準確度的前提下，製作出具備上述優點的主動元件陣列母基板，從而提高製程良率。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉多個實施例，並配合所附圖式，作詳細說明如下。

一般來說，由於測試墊結構的電極接墊面積過大，因此常造成在進行微影蝕刻的過程中累積大量的靜電荷於電極接墊上。然而，過量的靜電荷將因靜電放電效應(ESD Effect)被導入主動元件陣列中，而使得主動元件陣列內的線路或元件受損。有鑑於此，本發明提出一種主動元件陣列母基板，其測試墊結構具有多個互相分離且電性連接的第一金屬圖案(即上述的電極接墊)，藉以有效地縮小原電極接墊的面積，從而減少靜電荷累積，防止靜電放電效應。以下將詳述本發明之主動元件陣列母基板之結構及其實施方式。

圖1A為本發明一實施例之主動元件陣列基板的俯視示意圖，圖1B為圖1A之區域AA’所繪示的感測墊結構的局部示意圖，圖1C為沿圖1B之剖面線BB’所繪示的局部剖示圖，而圖1D為圖1A之區域CC’所繪示的主動元件陣列的局部剖示圖。為了方便說明，圖1B僅繪示感測墊結構的第一金屬圖案與第二金屬圖案。請同時參考圖1A～圖1D，本實施例之主動元件陣列母基板100包括一基板110、多個主動元件陣列120、一連接線路130以及一測試墊結構140。基板110具有多個預定區域112以及一外圍區域114，如圖1A所示。在本實施例中，基板110可以是採用透明基板，如：玻璃基板。

主動元件陣列120分別配置於預定區域112內，而連接線路130配置於基板110上，如圖1A所示。在本實施例中，於每一主動元件陣列120中具有複數主動元件，其至少包含有一閘極122、一半導體圖案123、一源極124以及一汲極126，汲極126與一畫素電極128連接，如圖1D所示。在此需要說明的是，圖1D是以底閘極薄膜電晶體(bottom gate TFTs)作為主動元件的實施範例，但本發明並不僅限於此。在其他實施例中，主動元件也可以是採用頂閘極薄膜電晶體(top gate TFTs)的設計。

測試墊結構140配置於外圍區域114內並且經由上述的連接線路130電連接到主動元件陣列120，如圖1A所示。此外，測試墊結構140包括多個相互分離的第一金屬圖案141、一第一介電層143、至少一第二金屬圖案145、一第二介電層147以及一橋接圖案149，如圖1B與圖1C所示。在本實施例中，第一金屬圖案141中的一個第一主金屬圖案141a會與連接線路130相連並電性連接至主動元件陣列120中的多個閘極122。在製程實務上，第一金屬圖案141與上述主動元件陣列120中的多個閘極122可以是屬於同一膜層，意即可於一道製程中同時製作出位於外圍區域114中的第一金屬圖案141以及位於預定區域112中的閘極122。

在測試墊結構140中，第一介電層143覆蓋第一金屬圖案141，並具有多個第一接觸窗143a，其中第一接觸窗143a分別暴露出每一第一金屬圖案141的一部分，如圖1C所示。於一實施例中，當上述的主動元件陣列120是採用底閘極薄膜電晶體的設計時，第一介電層143可以是與主動元件陣列120中的一閘絕緣層(未標示)屬於同一膜層，其中閘絕緣層例如是覆蓋於閘極上。換言之，可於一道製程中同時製作位於外圍區域114中的第一介電層143以及位於預定區域112中的閘絕緣層。

此外，第二金屬圖案145配置於第一介電層143上，並暴露出第一接觸窗143a，如圖1B與圖1C所示。在本實施例中，第二金屬圖案145可與主動元件陣列120中的多個源極124與汲極126屬於同一膜層。意即是在製程實務上，可使用一道製程同時製作出位於外圍區域114中的第二金屬圖案145以及位於預定區域112中的多個源極124與汲極126。

在另一實施例中，上述的第二金屬圖案145的數量也可以設計為多個，且這些第二金屬圖案145為互相分離，如圖1E所繪示。其中，上述部分的第二接觸窗147a可分別暴露出每一第二金屬圖案145的一部分。需要說明的是，圖1B與圖1E所繪示的第二金屬圖案145至少其一具有一鋸齒狀的邊緣145a，如圖1B與圖1E所示。其中此鋸齒狀的邊緣145a有助於增加電流流經的路徑以及感測墊結構的接觸面積，而具有較佳的電性表現。

請繼續參考圖1C，第二介電層147全面覆蓋基板110，並配置於至少一第二金屬圖案145上。在本實施例中，第二介電層147具有多個第二接觸窗147a，其中第二接觸窗147a分別暴露出至少一第二金屬圖案145的一部份以及第一接觸窗143a。同樣地，於一實施例中，當上述的主動元件陣列120是採用底閘極薄膜電晶體的設計時，第二介電層147可以是與覆蓋於源極124與汲極126上的介電層(未標示)屬於同一膜層。換言之，可使用一道製程同時製作位於外圍區域114中的第二介電層147以及位於預定區域112中的介電層，其中覆蓋源極124與汲極126上。

另外，橋接圖案149配置於第二介電層147上，並且經由第二接觸窗147a以及第一接觸窗143a向下連接到至少一第二金屬圖案145以及第一金屬圖案141，如圖1C所示。詳細而言，在進行測試製程時，通常會使用探針之類的儀器接觸測試墊結構140並輸入一特定的電壓訊號，此時，第一金屬圖案141與第二金屬圖案145可藉由橋接圖案149而進行導通，並經由連接線路130而傳遞至各主動元件陣列120中，藉以檢測主動元件陣列120中的主動元件(如上述的薄膜電晶體結構)是否能正常地運作，其中，此電壓訊號主要是藉由第一主金屬圖案141a與連接線路130相連而傳遞至連接線路130。另外，在製程實務上，橋接圖案149與上述主動元件陣列120中的畫素電極128可以是屬於同一膜層，意即可使用一道製程同時製作出位於外圍區域114中的橋接圖案149以及位於預定區域112中的畫素電極128。

承上述結構，本實施例之第一金屬圖案141是採用互相分離的設計，且第一金屬圖案141中的第一主金屬圖案141a會與連接線路130相連而電性連接至主動元件陣列120中的多個閘極122。相較於習知採用未分離的第一金屬圖案設計，本實施例可有效降低於後續形成其他膜層(例如第一介電層143、至少一第二金屬圖案145、一第二介電層147或一橋接圖案149)的製程環境中累積過量的靜電荷於第一主金屬圖案141a上，藉以避免過量的靜電荷將因靜電放電效應被導入主動元件陣列120中，造成主動元件陣列120內的線路或元件受損。

以下將以圖2A、圖2B以及表一來進一步說明當第一金屬圖案141是採用互相分離的設計時，其可達成的功效，其中圖2A是採用習知之第一金屬圖案的設計上視圖，而圖2B是採用本發明一實施例之第一金屬圖案的設計上視圖。

請先參考圖2A，上述的感測墊結構140的第一金屬圖案141若採用長為10000μm與寬為3500μm的設計時，且圖2A之感測墊結構140並無採用互相分離的設計，如此一來，第一金屬圖案141於後續的製程環境中(如電漿環境下)時，其產生靜電放電比率(ESD ratio)約為0.88%，如下表一所示。

然而，若採用本實施例所提及的概念，例如是將感測墊結構140的第一金屬圖案141設計成如圖2B所示的圖案，其中第一金屬圖案141中的第一主金屬圖案141a與其他的第一金屬圖案141互相分離，第一主金屬圖案141a位於兩第一金屬圖案141之間，且第一主金屬圖案141a的長度與寬度分別約為600μm與3500μm。此時，若採用如圖2B所示的結構，則其所產生的靜電放電比率則約為0.025%，如上表一所示，而大大降低了靜電放電比率。換言之，本實施例之主動元件陣列母基板100可藉由將感測墊結構140的第一金屬圖案141設計為互相分離的結構，以有效地降低靜電放電效應的發生，從而提高製程的可靠度。

需要說明的是，為了確保互相分離的第一金屬圖案141和第二金屬圖案145可經由橋接圖案149進行導通，此時需考慮橋接圖案149可承受之耐電流，藉以決定可第一主金屬圖案141a之面積大小。換言之，上述的第一主金屬圖案141a的面積與所有第一金屬圖案141面積總和的比值須考量橋接圖案149之耐電流而定。

另外，本實施例亦提出一種製作出上述主動元件陣列母基板100的方法，其詳細說明如下之描述。

圖3A～圖3G為本發明一實施例之主動元件陣列母基板的製作流程示意圖，其中為了方便說明，圖3A～圖3G僅是繪示出圖1之區域AA’與區域CC’的剖示流程圖，而忽略了其他區域可能同時形成的膜層。

請先同時參考圖1與圖3A，首先，提供一上述的基板110，其中基板110上具有多個預定區域112以及一外圍區域114。在本實施例中，基板110可以是一無機透明基板(如玻璃基板或石英基板)，或是一有機透明基板(其材質如：聚烯類、聚酼類、聚醇類、聚酯類、橡膠、熱塑性聚合物、熱固性聚合物、聚芳香烴類、聚甲基丙醯酸甲酯類、聚碳酸酯類)。本實施例之基板110是以玻璃基板為實施範例，但不以此為限。

接著，形成一第一金屬層220於基板110上，其中第一金屬層220包括上述位於每一預定區域112內的閘極122、上述位於外圍區域114內的連接線路130以及上述位於外圍區域114內的多個相互分離的第一金屬圖案141，如圖1與圖3B所示。在本實施例中，形成第一金屬層220的方法例如是先全面形成一金屬材料層(未繪示)，而後對金屬材料層進行傳統的微影蝕刻製程以形成如圖3B所繪示的第一金屬層220。此外，形成金屬材料層的方式可以採用金屬有機化學氣相沈積(metal organic chemical vapor deposition,MOCVD)法、濺鍍法(sputtering)或蒸鍍法(evaporation)，而其材質例如是金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅等金屬。

然後，形成一上述的第一介電層143以覆蓋第一金屬層220，且第一介電層143具有多個第一接觸窗143a，其中第一接觸窗143a分別暴露出每一第一金屬圖案141的一部分，如圖3C所示。在本實施例中，形成第一介電層143的方法例如是先使用化學氣相沈積法或是其他適合的製程的方式將介電材料(未繪示)全面地形成於第一基板110上，然後，使用微影蝕刻製程將第一介電層143圖案化於以形成上述的第一接觸窗143a。此外，上述之其他適合的製程可以是網版印刷、塗佈、噴墨、能量源處理等，但不限於此。在本實施例中，第一介電層143可以是採用無機材質或有機材質，其中無機材質例如是氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鉿、氧化鋁、或上述組合，而有機材質例如是光阻、苯並環丁烯、環烯類、聚醯亞胺類、聚醯胺類、聚酯類、聚醇類、聚環氧乙烷類、聚苯類、樹脂類、聚醚類、聚酮類、或上述組合。

接著，形成一半導體層230於第一介電層143上，其中半導體層230包括上述位於每一閘極122上方的半導體圖案123，如圖3D所示。在本實施例中，形成半導體層230的方法可以是先在第一基板110上全面形成一層半導體材料層(未繪示)，接著，使用微影蝕刻製程以將半導體材料層圖案化為上述的半導體圖案123，如圖3D所示，但不限於此。於其他實施例中，亦可使用其它適合的製程的方式來形成半導體層230，如：網版印刷、塗佈、噴墨、能量源處理等。在本實施例中，半導體層230的材質可以是未摻雜、淺摻雜或重摻雜的IV族半導體材料，例如矽(Si)，且此IV族半導體材料為非晶相、多晶相或微晶相。

而後，形成一第二金屬層240於半導體層230上，其中第二金屬層240包括上述位於每一預定區域112內且座落於半導體圖案123兩側的源極124與汲極126，以及上述位於外圍區域114內之第一金屬圖案141上方的至少一第二金屬圖案145，其中第二金屬圖案145暴露出第一接觸窗143a，如圖3E所示。在本實施例中，形成第二金屬層240的方法與材質例如是採用上述形成第一金屬層220的方式與材質，在此不再贅述。

在另一實施例中，適當地調整形成第二金屬層240的圖案，亦可形成如上述圖1所繪示的多個相互分離的第二金屬圖案145，此部分可參考上述，在此不再贅述。同樣地，適當地調整形成第二金屬層240的圖案，亦可形成如圖1B與圖1E所繪示的具有一鋸齒狀的邊緣145a的第二金屬圖案145。

接著，形成一上述的第二介電層147以全面覆蓋基板110，其中第二介電層147具有上述多個第二接觸窗147a以及多個第三接觸窗147b，且第二接觸窗147a分別暴露出至少一第二金屬圖案145的一部份以及第一接觸窗143a，而第三接觸窗147b分別暴露出源極124與汲極126的一部份，如圖3F所示。在本實施例中，形成第二介電層147的方式可以是採用形成第一介電層143的方法，請參考上述，在此不再贅言。

然後，形成一透明導電層250於第二介電層147，其中透明導電層250包括上述的橋接圖案149以及多個畫素電極128，且橋接圖案147經由第二接觸窗147a以及第一接觸窗143a向下連接到至少一第二金屬圖案145以及第一金屬圖案141，而畫素電極128分別經由第三接觸窗128向下連接到所對應的源極124與汲極126，如圖3G所示。在本實施例中，形成透明導電層250的方法可以是先於基板110上全面形成一透明電極材料層(未繪示)以覆蓋第二介電層147，其中，形成透明電極材料層的方法可以是濺鍍法(sputtering)或是蒸鍍法(evaporation)。接著，再使用微影蝕刻製程圖案化透明電極材料層以形成上述透明導電層250。

當然，上述形成透明電極材料層之方法僅為舉例，並不用以限定本發明，亦可使用其他適合的製程的方式，如：網版印刷、塗佈、噴墨、能量源處理等。此透明導電層250可為單層或多層結構，且其材質例如是銦錫氧化物、銦鋅氧化物、銦錫鋅氧化物、氧化鉿、氧化鋅、氧化鋁、鋁錫氧化物、鋁鋅氧化物、鎘錫氧化物、鎘鋅氧化物、或其它合適材料、或上述之組合。至此大致完成一種上述的主動元件陣列母基板100的製作方法。

同樣地，由於在製作主動元件陣列母基板100的過程中，位於外圍區域114內的多個的第一金屬圖案141是採用互相分離的設計，如此一來，進行如圖3C至圖3G的過程中，便可減少過多的靜電荷累積於第一金屬圖案141上，而造成前述提及之靜電放電的問題。換言之，採用上述圖3A至圖3G所製作出主動元件陣列母基板100具有前述所提及的優點，而具有較佳的製程可靠度以及較佳的電性表現。

綜上所述，本發明之主動元件陣列母基板及其製作方法至少具有下列優點。首先，測試墊結構是採用多個互相分離的第一金屬圖案的設計，並透過橋接圖案互相電性連接，以於後續的製程環境中減少靜電荷累積，避免過量的靜電荷因靜電放電效應(ESD Effect)被導入主動元件陣列中，而使得主動元件陣列內的線路或元件受損。。另外，測試墊結構的第二金屬圖案若具有鋸齒狀的邊緣時，可有效地提升進行測試製程時的電性表現。此外，測試墊結構的製作可整合於主動元件陣列的製程中，因而不會增加製程上的負擔。換言之，本發明的製作方法可在不改變原製程的步驟且不影響電性測試準確度的前提下，製作出具備上述優點的主動元件陣列母基板，從而提高的製程良率。

雖然本發明已以多個實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．主動元件陣列母基板

110．．．基板

112．．．預定區域

114．．．外圍區域

120．．．主動元件陣列

122‧‧‧閘極

123‧‧‧半導體圖案

124‧‧‧源極

126‧‧‧汲極

128‧‧‧畫素電極

130‧‧‧連接線路

140‧‧‧測試墊結構

141‧‧‧第一金屬圖案

141a‧‧‧第一主金屬圖案

143‧‧‧第一介電層

143a‧‧‧第一接觸窗

145‧‧‧第二金屬圖案

145a‧‧‧邊緣

147‧‧‧第二介電層

147a‧‧‧第二接觸窗

147b‧‧‧第三接觸窗

149‧‧‧橋接圖案

220‧‧‧第一金屬層

230‧‧‧半導體層

240‧‧‧第二金屬層

250‧‧‧透明導電層

BB’‧‧‧剖面線

圖1A為本發明一實施例之主動元件陣列基板的俯視示意圖。

圖1B為圖1A之區域AA’所繪示的感測墊結構的局部示意圖。

圖1C為沿圖1B之剖面線BB’所繪示的局部剖示圖。

圖1D為圖1A之區域CC’所繪示的主動元件陣列的局部剖示圖。

圖1E為本發明之區域AA’所繪示的另一種感測墊結構的局部示意圖。

圖2A是一種習知的第一金屬圖案的上視示意圖。

圖2B是本發明一實施例之第一金屬圖案的上視示意圖。

圖3A～圖3G為本發明一實施例之主動元件陣列母基板的製作流程示意圖。

110．．．基板

141．．．第一金屬圖案

141a．．．第一主金屬圖案

143．．．第一介電層

143a．．．第一接觸窗

145．．．第二金屬圖案

147．．．第二介電層

147a．．．第二接觸窗

149．．．橋接圖案

BB’．．．剖面線

Claims (9)

1. 一種主動元件陣列母基板，包括：一基板，具有多個預定區域以及一外圍區域；多個主動元件陣列，分別配置於該些預定區域內；一連接線路，配置於該基板上；以及一測試墊結構，配置於該外圍區域並且經由該連接線路電連接到該些主動元件陣列，該測試墊結構包括：多個相互分離的第一金屬圖案，且該些第一金屬圖案中的一個第一主金屬圖案與該連接線路相連；一第一介電層，覆蓋該些第一金屬圖案，且該第一介電層具有多個第一接觸窗，分別暴露出每一第一金屬圖案的一部分；至少一第二金屬圖案，配置於該第一介電層上，並且暴露出該些第一接觸窗；一第二介電層，全面覆蓋該基板，並配置於該至少一第二金屬圖案上，該第二介電層具有多個第二接觸窗，該些第二接觸窗分別暴露出該至少一第二金屬圖案的一部份以及該些第一接觸窗；以及一橋接圖案，配置於該第二介電層上，並且經由該些第二接觸窗以及該些第一接觸窗向下連接到該至少一第二金屬圖案以及該些第一金屬圖案。
2. 如申請專利範圍第1項所述之主動元件陣列母基板，其中該至少一第二金屬圖案的數量為多個並互相分離，而部分的該些第二接觸窗分別暴露出每一第二金屬圖 案的一部分。
3. 如申請專利範圍第1項所述之主動元件陣列母基板，其中該至少一第二金屬圖案具有一鋸齒狀的邊緣。
4. 如申請專利範圍第1項所述之主動元件陣列母基板，其中該些第一金屬圖案與該些主動元件陣列中的多個閘極屬於同一膜層。
5. 如申請專利範圍第1項所述之主動元件陣列母基板，其中該第二金屬圖案與該些主動元件陣列中的多個源極與汲極屬於同一膜層。
6. 如申請專利範圍第1項所述之主動元件陣列母基板，其中該橋接圖案與該些主動元件陣列中的多個畫素電極屬於同一膜層。
7. 一種主動元件陣列母基板的製作方法，包括：提供一基板，該基板上具有多個預定區域以及一外圍區域；形成一第一金屬層於該基板上，該第一金屬層包括位於每一預定區域內的一閘極、位於該外圍區域內的一連接線路以及位於該外圍區域內的多個相互分離的第一金屬圖案；形成一第一介電層以覆蓋該第一金屬層，且該第一介電層具有多個第一接觸窗，分別暴露出每一第一金屬圖案的一部分；形成一半導體層於該第一介電層上，該半導體層包括位於每一閘極上方的一半導體圖案； 形成一第二金屬層於該半導體層上，該第二金屬層包括位於每一預定區域內且座落於該半導體圖案兩側的一源極與一汲極以及位於該外圍區域內之該些第一金屬圖案上方的至少一第二金屬圖案，其中該至少一第二金屬圖案暴露出該些第一接觸窗；形成一第二介電層以全面覆蓋該基板，該第二介電層具有多個第二接觸窗以及多個第三接觸窗，該些第二接觸窗分別暴露出該至少一第二金屬圖案的一部份以及該些第一接觸窗，而該些第三接觸窗分別暴露出該些源極與汲極的一部份；以及形成一透明導電層於該第二介電層，該透明導電層包括一橋接圖案以及多個畫素電極，該橋接圖案經由該些第二接觸窗以及該些第一接觸窗向下連接到該至少一第二金屬圖案以及該些第一金屬圖案，而該些畫素電極分別經由該些第三接觸窗向下連接到所對應的源極與汲極。
8. 如申請專利範圍第7項所述之主動元件陣列母基板的製作方法，其中該第二金屬層包括多個相互分離的第二金屬圖案，而部分的該些第二接觸窗分別暴露出每一第二金屬圖案的一部分。
9. 如申請專利範圍第7項所述之主動元件陣列母基板的製作方法，其中該至少一第二金屬圖案具有一鋸齒狀的邊緣。