WO2017034373A1 - 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법 - Google Patents

디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법 Download PDF

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WO2017034373A1
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oxide semiconductor
electrode
gate electrode
gate
oxide
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PCT/KR2016/009534
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French (fr)
Inventor
이수희
우귀도
문성룡
이민종
Original Assignee
실리콘 디스플레이 (주)
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • Embodiments of the present invention relate to an oxide semiconductor transistor used as a pixel element of a display device having high electrical performance and a manufacturing method thereof.
  • Korean Patent Application No. 10-2012-0087910 discloses an oxide semiconductor thin film transistor having an E / S (Etch / Stopper) type dual gate structure.
  • the above-described conventional oxide semiconductor thin film transistor has a characteristic in which the lower gate electrode and the upper gate electrode are electrically separated from each other, and no voltage is applied to the upper gate electrode.
  • oxide semiconductor thin film transistor when a specific voltage is applied to the upper gate electrode, an electrical characteristic is deteriorated when a difference in voltage that causes the transistor to become a deflation mode occurs. In addition, a parasitic voltage is generated between the upper gate electrode and the source electrode or the drain electrode, which deteriorates the characteristics of the oxide semiconductor thin film transistor having high performance electrical characteristics.
  • the present invention has been made to solve the above-described problem, in the present invention, the parasitic voltage is eliminated between the gate electrode and the source electrode or the drain electrode, thereby removing oxide, which is used as a pixel element of a display device having high performance electrical characteristics.
  • a semiconductor transistor and a method of manufacturing the same are proposed.
  • An oxide semiconductor transistor for solving the above problems is a substrate; A first gate electrode on the substrate; A first gate insulating film on the first gate electrode; An oxide semiconductor on the first gate insulating film; A source electrode and a drain electrode on the oxide semiconductor; A second gate insulating film on the oxide semiconductor; And a second gate electrode on the second gate insulating layer, wherein the first gate electrode or the second gate electrode may be formed to have a width smaller than a width between the source electrode and the drain electrode.
  • the first gate electrode or the second gate electrode may be spaced apart from the source electrode and the drain electrode by 0.1 ⁇ m to 3 ⁇ m on the oxide semiconductor.
  • the first gate electrode and the second gate electrode electrically connected to apply the same voltage may further include a.
  • the first gate insulating film or the second gate insulating film may be formed of an oxide or a metal oxide.
  • the oxide semiconductor is indium gallium zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium It may be composed of amorphous or polycrystalline including any one of zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO).
  • IGZO indium gallium zinc oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide
  • ZTO zinc tin oxide
  • gallium It may be composed of amorphous or polycrystalline including any one of zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO).
  • the first gate insulating layer may be formed of a bonding layer of a silicon nitride layer and a silicon oxide layer or a silicon sub-layer.
  • the first gate electrode and the second gate electrode may have different widths.
  • a first gate electrode is formed on a substrate, a first gate insulating film is formed on the first gate electrode, and an oxide is formed on the first gate insulating film.
  • a semiconductor is formed, a source electrode and a drain electrode are formed on the oxide semiconductor, a second gate insulating film is formed on the oxide semiconductor, a second gate electrode is formed on the second gate insulating film, and the first gate is formed.
  • the electrode or the second gate electrode may be formed to have a width smaller than the width between the source electrode and the drain electrode.
  • the oxide semiconductor transistor used as a pixel element of the display device according to the present invention can provide high performance electrical characteristics by reducing parasitic voltages between the upper and lower gate electrodes and the source or drain electrodes.
  • FIG. 1 is a cross-sectional view and an equivalent circuit of an oxide semiconductor transistor according to an embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing an oxide semiconductor transistor according to an embodiment of the present invention.
  • 3 to 5 are diagrams illustrating an oxide semiconductor transistor according to an embodiment of the present invention.
  • 6 and 7 illustrate an oxide semiconductor transistor according to an embodiment of the present invention applied to an LCD panel and an AMOLED panel.
  • 8 to 12 illustrate graphs of a transition curve of an oxide semiconductor transistor according to an embodiment of the present invention.
  • 13 and 14 illustrate electrical connections between a first gate electrode and a second gate electrode.
  • FIG. 15 is a graph illustrating threshold voltages, swings, and mobility values of FIGS. 13 and 14.
  • the electrical characteristics according to the applied voltage (VGS) to the first gate electrode 104 are represented by the top sweep (TS) and the second gate electrode and the first gate electrode 104. Electrical characteristics according to the same applied voltage VGS to the second gate electrode 120 will be referred to as dual sweep DS.
  • FIG. 1 is a cross-sectional view of an oxide semiconductor transistor according to an embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing an oxide semiconductor transistor according to an embodiment of the present invention.
  • An oxide semiconductor transistor according to an embodiment of the present invention is used as a pixel element of a display device, and is a transistor used to drive a light emitting diode constituting the display device.
  • the oxide semiconductor transistor 100 for an element has an offset structure. It may be an oxide semiconductor thin film transistor (TFT).
  • the oxide semiconductor transistor 100 includes a substrate 102, a first gate electrode 104, a first gate insulating layer 106, an oxide semiconductor layer 108, a source electrode 112, and a drain electrode 114. ), A second gate insulating layer 116, a pixel electrode 118, a second gate electrode 120, and a connection electrode.
  • the first gate electrode 104 is formed on the substrate 102, and the first gate insulating layer 106 is formed on the first gate electrode 104.
  • An oxide semiconductor 108 is formed on the first gate insulating layer 106, and a source electrode 112 and a drain electrode 114 are formed on the oxide semiconductor 108, and the source electrode is formed on the oxide semiconductor 108.
  • a second gate insulating layer 116 is formed to cover the 112 and the drain electrode 114.
  • a second gate electrode 120 is formed on the second gate insulating layer 116.
  • the first gate electrode 104 or the second gate electrode 120 is formed to have a width smaller than the width between the source electrode 112 and the drain electrode 114. .
  • the first gate electrode 104 or the second gate electrode 120 is spaced apart from the source electrode 112 and the drain electrode 114 by 0.1 um to 3 um on the oxide semiconductor 108. It may be formed to.
  • the first gate electrode 104 and the second gate electrode 120 may further include a connection electrode for applying the same voltage electrically.
  • the first gate electrode 104 is formed on the substrate 102 (S302).
  • the substrate 102 may be made of glass, plastic, or quartz, and a first gate electrode 104, which is a bottom gate electrode, is formed on the substrate 102.
  • the first gate electrode 104 is formed by depositing a gate conductive layer on the substrate 102, forming a photoresist pattern on the gate conductive layer, and selectively etching and patterning the gate conductive layer using the photoresist pattern as a mask. Can be formed.
  • the first gate electrode 104 may be made of a metal material, and may be formed by, for example, molybdenum (Mo).
  • the gate insulator 106 and the oxide semiconductor layer 108 are sequentially deposited and patterned on the first gate electrode 104 (S304).
  • first gate insulating layer 106 and the oxide semiconductor layer 108 are sequentially deposited and patterned on the first gate electrode 104.
  • the first gate insulating layer 106 may be an oxide or a metal oxide.
  • the first gate insulating layer 106 may be silicon oxide (SiO 2).
  • the material constituting the oxide semiconductor layer 108 may include indium (In).
  • the materials constituting the oxide semiconductor layer 108 may be indium gallium zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), It may be composed of amorphous or polycrystalline formed of any one of gallium zinc oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO).
  • the oxide semiconductor layer 108 may be formed at an upper point of the gate electrode 104, and may be formed at, for example, a point on the same axis.
  • the source electrode 112 and the drain electrode 114 are formed on the first gate insulating layer 106 and the oxide semiconductor layer 108 (S306).
  • the source electrode 112 or the drain electrode 114 is formed in a horizontal direction with each other.
  • the source electrode 112 or the drain electrode 114 may be formed of a metal material, and more specifically, molybdenum (Mo) may be used as the metal material.
  • a passivation layer which is the second gate insulating layer 116, is formed on the source electrode 112 or the drain electrode 114 (S308).
  • the material constituting the second gate insulating layer 116 may be an oxide or a metal oxide (eg, silicon oxide (SiO 2)).
  • the pixel electrode 118 is formed on the second gate insulating layer 116 (S310).
  • the pixel electrode 118 is electrically connected to the source electrode 112 or the drain electrode 114, respectively, and the source electrode 112 or the drain electrode 114 is connected to other components outside the oxide semiconductor transistor 100 for the display device. It is electrically connected with.
  • the pixel electrode 118 may also be made of metal, for example, molybdenum (Mo).
  • a second gate electrode 120 and a connection electrode are formed on the second gate insulating layer 116 (S312).
  • the second gate electrode 120 which is a top gate electrode, is an electrode made of a metal material capable of blocking light or a transparent metal material capable of transmitting light, and is an upper point of the first gate electrode 104 in a cross-sectional view. It may be located on the second gate insulating layer 116 corresponding to, for example, may be located at the upper point on the same axis.
  • the oxide semiconductor layer 108 and the second gate electrode 120 may be sequentially positioned at an upper point of the first gate electrode 104.
  • connection electrode is an electrode for electrically connecting the first gate electrode 104 and the second gate electrode 120. Therefore, the same voltage may be applied to the first gate electrode 104 and the second gate electrode 120 through the connection electrode.
  • the oxide semiconductor layer ( The width of the channel formed in 108 may be increased, thereby increasing the amount of current passing through the source electrode 112 and the drain electrode 114. Accordingly, the electrical characteristics of the oxide semiconductor transistor 100 for a display element according to the present invention is improved.
  • the manufacturing process can be simplified, and the voltage can be applied to the two gate electrodes 104 and 120 simultaneously through one electrode.
  • the structure of the oxide semiconductor transistor 100 can be simplified.
  • the first gate 104 and the second gate 120 which are the upper gates, are formed in the source electrode 112 and the drain electrode 114 in an offset structure of 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the channel formed in the oxide semiconductor layer 108 may be increased, thereby increasing the amount of current passing through the source electrode 112 or the drain electrode 114 as well as increasing reliability. Is also contributing to.
  • the parasitic voltage between the upper gate electrode and the source electrode or the drain electrode of the oxide semiconductor transistor for display device according to the present invention is reduced to improve the electrical characteristics.
  • 3 to 5 are diagrams illustrating an oxide semiconductor transistor according to an embodiment of the present invention.
  • the second gate electrode 120 and the first gate electrode 104 are an embodiment of an oxide semiconductor transistor longer than the width between the source electrode 112 and the drain electrode 114.
  • FIG. 4 is an embodiment of an oxide semiconductor transistor having a width shorter than the first gate electrode 104 and shorter than the width between the source electrode 112 and the drain electrode 114.
  • FIG. 5 is an embodiment of an oxide semiconductor transistor 100 in which the second gate electrode 120 and the first gate electrode 104 are shorter than the width between the source electrode 112 and the drain electrode 114.
  • the widths between the source electrode 112 and the drain electrode 114 may be assumed to be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first gate electrode 104 and the second gate electrode 120 are the source electrode. If the width is shorter than the width between the 112 and the drain electrode 114, the parasitic voltage is generated between the first and second gate electrodes 104 and 120 between the source electrode 112 and the drain electrode 114. It is possible to minimize the work done, and high-performance electrical characteristics can be obtained. As an example, the width between the source electrode 112 and the drain electrode 114 has a value of 0.1 um or more and 3 um or less.
  • FIGS. 6 and 7 illustrate an embodiment in which an oxide semiconductor transistor according to an embodiment of the present invention is applied to an LCD panel and an AMOLED panel.
  • one oxide semiconductor transistor is inserted and electrically connected to a line of the gate driver in the second gate electrode 120, which is an upper gate electrode, and the first gate electrode 104, which is a lower gate electrode. Is connected.
  • the second gate electrode which is an upper gate electrode
  • the first gate electrode 104 which is a lower gate electrode
  • the gate electrode 120 and the first gate electrode 104 are electrically connected to the line and data driver of the gate driver connected to the second gate electrode 120 and the first gate electrode 104 of the switching transistor. It shows the electrical connection with the part.
  • 8 to 12 illustrate graphs of a transition curve of an oxide semiconductor transistor according to an embodiment of the present invention.
  • the electrical characteristics according to the applied voltage VGS to the first gate electrode 104 are indicated by Bottom Sweep (BS) and First.
  • the gate electrode 104 is Ground (0V)
  • the electrical characteristics according to the applied voltage VGS to the second gate electrode 104 are represented as Top Sweep (TS)
  • the first gate electrode 104 and the second gate electrode 120 is the source electrode 112 and the drain electrode ( 114) the transfer curve and the output curve when the width between -2um / -1um / -0.5um / 0um / 0.5um / 1um / 2um are shown, respectively.
  • 13 and 14 illustrate a result of electrical connection between the first gate electrode and the second gate electrode, wherein the first gate electrode 104 and the second gate electrode 120 are formed of the source electrode 112 and the drain electrode ( 114) Graph showing the transfer curve and the output curve when the width between -2 um / -1 um / -0.5 um / 0 um / 0.5 um / 1 um / 2 um to be.
  • FIG. 15 is a graph illustrating threshold voltages, swings, and mobility values of FIGS. 13 and 14, without significant deterioration of the drain current until the width between the source electrode 112 and the drain electrode 114 is 1 um. It shows good characteristics.
  • the oxide semiconductor transistor 100 has an advantage of reducing parasitic voltages between the first gate electrode 104, the second gate electrode 120, the source electrode 112, or the drain electrode 114. It can be seen that it is possible to manufacture an oxide semiconductor transistor having high electrical characteristics by applying it to an inverter or a circuit.

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Abstract

본 발명은 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상의 제1 게이트 전극; 상기 제1 게이트 전극 상의 제1 게이트 절연막; 상기 제1 게이트 절연막 상의 산화물 반도체; 상기 산화물 반도체 상의 소스 전극과 드레인 전극; 상기 산화물 반도체 상의 제2 게이트 절연막; 및 상기 제2 게이트 절연막 상의 제2 게이트 전극;을 포함하고, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극은 상기 소스 전극과 상기 드레인 전극 간의 폭 보다 작게 폭으로 형성된다.

Description

디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법
본 발명의 실시예는 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법에 관한 것이다.
최근 산화물 반도체인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 구동 소자로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다. 이와 더불어, 디스플레이 소자의 구동에 기본적으로 필요한 인버터뿐만 아니라 이를 이용한 링 오실레이터 및 구동회로에 대해서도 상당 부분 연구가 진행되고 있다.
이와 관련하여, 한국특허출원 제10-2012-0087910호에서는 E/S(Etch/Stopper) 타입의 듀얼 게이트 구조의 산화물 반도체 박막 트랜지스터를 개시하고 있다.
그러나, 상기한 종래의 산화물 반도체 박막 트랜지스터는 하부 게이트 전극 과 상부 게이트 전극이 전기적으로 분리되어 있고, 상부 게이트 전극으로는 전압이 인가되지 않는 특성을 가진다.
또한, 상기한 산화물 반도체 박막 트랜지스터에 있어, 상부 게이트 전극에 특정 전압을 인가하는 경우, 해당 트랜지스터를 디플레이션 모드(Depletion Mode) 가되는 전압의 차이가 발생하는 경우, 전기적 특성이 열화되는 단점이 있었다. 그리고, 상부 게이트 전극과 소스 전극 또는 드레인 전극 사이에는 기생 전압이 발생하게 되는데, 이는 고성능의 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터의 특성이 열화되는 단점이 있었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명에서는 게이트 전극과 소스 전극 또는 드레인 전극 사이에는 기생 전압이 발생을 제거하여, 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터 및 이의 제조 방법을 제안하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상의 제1 게이트 전극; 상기 제1 게이트 전극 상의 제1 게이트 절연막; 상기 제1 게이트 절연막 상의 산화물 반도체; 상기 산화물 반도체 상의 소스 전극과 드레인 전극; 상기 산화물 반도체 상의 제2 게이트 절연막; 및 상기 제2 게이트 절연막 상의 제2 게이트 전극;을 포함하고, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극은 상기 소스 전극과 상기 드레인 전극 간의 폭 보다 작게 폭으로 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극은, 상기 산화물 반도체 상에서 상기 소스 전극 및 상기 드레인 전극로부터 0.1 um 내지 3 um의 폭으로 이격될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하여 동일한 전압을 인가하는 연결 전극;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막은 산화물 또는 금속 산화물로 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 산화물 반도체는 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하는 비정질 혹은 다결정질로 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기의 제1 게이트 절연막은 실리콘 질화막과 실리콘 옥사이드층의 결합층 또는 실리콘 산하막으로 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 폭이 서로 상이하게 형성될 수 있다.
본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 제조 방법은, 기판 상에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 산화물 반도체를 형성하고, 상기 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하고, 상기 산화물 반도체 상에 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극 또는 상기 제2 게이트 전극은 상기 소스 전극과 상기 드레인 전극 간의 폭 보다 작게 폭으로 형성될 수 있다.
본 발명에 따른 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 트랜지스터는 상부 하부의 게이트 전극과 소스 전극 또는 드레인 전극 사이에는 기생 전압을 줄여 고성능의 전기적 특성을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 단면도 및 등가회로를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 제조 방법을 도시한 흐름도이다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터를 도시한 도면이다.
도 6 및 도 7은 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터를 LCD 패널과 AMOLED 패널에 적용한 도면이다.
도 8 내지 도 12는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 전이 특성 곡선(Transfer Curve)의 그래프를 도시한 도면이다.
도 13 및 도 14는 제1 게이트 전극과 제2 게이트 전극을 전기적 연결을 설명하기 위한 도면이다.
도 15는 도 13 및 도 14의 문턱전압 및 스윙, 이동도 값을 그래프로 도시한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
본 발명의 일실시예에 앞서, 제2 게이트(120) 전극은 Ground(0V)일때, 제1 게이트 전극(104)으로의 인가 전압(VGS)에 따른 전기적 특성을 Bottom Sweep(BS), 제1 게이트 전극(104)이 Ground(0V)일때, 제2 게이트전극(104)으로의 인가 전압(VGS)에 따른 전기적 특성을 Top Sweep(TS), 제2 게이트 전극 제 제1 게이트 전극(104)과 제2 게이트 전극(120)으로의 동일한 인가 전압(VGS)에 따른 전기적 특성을 Dual Sweep(DS)이라 칭하기로 한다.
도 1은 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 단면도를 도시한 도면이고,
도 2는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 제조 방법을 도시한 흐름도이다.
*본 발명의 일실시예에 따른 산화물 반도체 트랜지스터는 디스플레이 장치의 화소 소자로 사용되는 것으로, 디스플레이 장치를 구성하는 발광 다이오드를 구동시키 위해 사용되는 트랜지스터로서, 소자용 산화물 반도체 트랜지스터(100)는 오프셋 구조의 산화물 반도체 박막 트랜지스터(TFT: Thin Film Transistor)일 수 있다.
도 1을 참조하면 산화물 반도체 트랜지스터(100)는 기판(102), 제1 게이트 전극(104), 제1 게이트 절연막(106), 산화물 반도체층(108), 소스 전극(112), 드레인 전극(114), 제2 게이트 절연막(116), 픽셀 전극(118), 제2 게이트 전극(120) 및 연결 전극을 포함한다.
제1 게이트 전극(104)은 기판(102) 상에 형성되고, 상기 제1 게이트 전극(104) 상에 제1 게이트 절연막(106)이 형성된다.
상기 제1 게이트 절연막(106) 상에는 산화물 반도체(108)가 형성되고, 상기 산화물 반도체(108) 상에는 소스 전극(112)과 드레인 전극(114)이 형성되며, 상기 산화물 반도체(108) 상에는 상기 소스 전극(112)과 드레인 전극(114)을 덮는 제2 게이트 절연막(116)이 형성된다.
또한, 상기 제2 게이트 절연막(116) 상에는 제2 게이트 전극(120)이 형성된다.
이때, 본 발명의 일실시예에 따르면, 상기 제1 게이트 전극(104) 또는 상기 제2 게이트 전극(120)은 상기 소스 전극(112)과 상기 드레인 전극(114) 간의 폭 보다 작게 폭으로 형성된다.
이때, 상기 제1 게이트 전극(104) 또는 상기 제2 게이트 전극(120)은 상기 산화물 반도체(108) 상에서 상기 소스 전극(112) 및 상기 드레인 전극(114)로부터 0.1 um 내지 3 um의 폭으로 이격되도록 형성될 수 있다.
또한, 본 발명의 일실시예에 따르면 상기 제1 게이트 전극(104)과 상기 제2 게이트 전극(120)을 전기적으로 연결하여 동일한 전압을 인가하는 연결 전극을 더 포함할 수 있다.
이후부터는 도 2를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 제조 방법을 설명하기로 한다.
먼저, 기판(102) 상에 제1 게이트 전극(104)을 형성한다(S302).
기판(102)은 유리(glass), 플라스틱 또는 석영 재질일 수 있으며, 기판(102)의 상에는 하부 게이트 전극(Bottom Gate)인 제1 게이트 전극(104)이 형성된다.
상기 제1 게이트 전극(104)은 기판(102) 상에 게이트 도전막을 증착하고, 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 도전막을 선택적으로 식각하여 패터닝하여 형성될 수 있다. 이때, 제1 게이트 전극(104)은 금속 재질일 수 있으며, 일례로 몰리브덴(Mo)이 사용하여 형성할 수 있다.
이후에는, 제1 게이트 전극(104) 상에 게이트 절연막(Gate Insulator) (106) 및 산화물 반도체층(108)을 순차적으로 증착 및 패터닝하여 형성한다(S304).
세부적으로, 제1 게이트 전극(104)의 상에는 제1 게이트 절연막(Gate Insulator)(106)과 산화물 반도체층(108)이 순차적으로 증착 및 패터닝되어 형성된다.
본 발명의 일실시예에 따르면, 제1 게이트 절연막(106)은 산화물 또는 금속 산 화물일 수 있다. 일례로, 제1 게이트 절연막(106)은 실리콘 산화물(SiO2)일 수 있다.
그리고, 본 발명의 일실시예에 따르면, 산화물 반도체층(108)을 구성하는 물질은 인듐(In)을 포함할 수 있다. 일례로서, 산화물 반도체층(108)을 구성하는 물질은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이 드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이 드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루 미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하여 형성된 비정질 혹은 다결정 질로 구성될 수 있다. 이러한 산화물 반도체층(108)은 게이트 전극(104)의 상부 지점에 형성될 수 있으며, 일례로 동일 축 상의 지점에 형성될 수 있다.
이후, 제1 게이트 절연막(106) 및 산화물 반도체층(108) 상에 소스 전극 (112) 및 드레인 전극(114)을 형성한다(S306).
여기서, 소스 전극(112) 또는 드레인 전극(114)은 서로 수평한 방향으로 형성된다. 이때, 소스 전극(112) 또는 드레인 전극(114)은 금속 재질로 형성될 수 있으며, 보다 구체적으로 상기 금속 재질로는 몰리브덴(Mo)이 사용될 수 있다.
이후, 소스 전극(112) 또는 드레인 전극(114)의 상에 제2 게이트 절연막(116)인 보호층(Passivation Layer)을 형성한다(S308). 일례로, 제2 게이트 절연막(116)을 구성하는 물질은 산화물 또는 금속 산화물(일례로, 실리콘 산화물(SiO2)) 일 수 있다.
다음으로, 제2 게이트 절연막(116)의 상에 픽셀 전극(118)을 형성한다(S310).
픽셀 전극(118)은 소스 전극(112) 또는 드레인 전극(114)과 각각 전기적으로 연결되며, 소스 전극(112) 또는 드레인 전극(114)을 표시 소자용 산화물 반도체 트랜지스터(100) 외부의 다른 구성 요소와 전기적으로 연결시키는 역할을 수행한다. 픽셀 전극(118) 역시 금속 재질, 일례로 몰리브덴(Mo)이 사용될 수 있다.
마지막으로, 상기 제2 게이트 절연막(116) 상에 제2 게이트 전극(120) 및 연결 전극을 형성한다(S312).
상부 게이트 전극(Top Gate)인 제2 게이트 전극(120)은 빛을 차단할 수 있는 금속 재질 또는 빛을 투과할 수 있는 투명한 금속 재질의 전극으로서, 단면도 상에서, 제1 게이트 전극(104)의 상부 지점과 대응되는 제2 게이트 절연막(116) 상에 위치할 수 있으며, 일례로 동일 축 상의 상부 지점에 위치할 수 있다.
따라서, 제1 게이트 전극(104)의 상부 지점에는 산화물 반도체층(108) 및 제2 게이트 전극(120)이 순차적으로 위치할 수 있다.
또한, 연결 전극은 제1 게이트 전극(104)와 제2 게이트 전극(120)을 전기적으로 연결하기 위한 전극이다. 따라서, 연결 전극을 통해 제1 게이트 전극(104)과 제2 게이트 전극(120)에는 동일한 전압이 인가될 수 있다.
이와 같이 보호층(118)의 상에 제2 게이트 전극(120)을 위치시키고, 제1 게 이트 전극(104)과 제2 게이트 전극(120)에 동일한 전압을 인가하는 경우, 산화물 반 도체층(108)에 형성되는 채널의 넓이를 증가시킬 수 있고, 이에 따라, 소스 전극(112)과 드레인 전극(114)를 통과하는 전류의 양을 증가시킬 수 있게 된다. 이에 따라, 본 발명에 따른 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성이 향상된다.
또한, 제2 게이트 전극(120)과 연결 전극을 동시에 형성함으로써, 제조 공정을 단순화할 수 있으며, 하나의 전극을 통해 2개의 게이트 전극(104, 120)에 동시에 전압을 인가할 수 있게 되어, 소자용 산화물 반도체 트랜지스터(100)의 구조를 단순화할 수 있게 된다.
이때의 하부 게이트인 제1 게이트(104)와 상부 게이트인 제2 게이트(120)는 소스 전극(112) 과 드레인 전극(114) 내에 모두 0.1 um 이상 3 um 이하의 오프셋 구조로 형성된다.
따라서, 이와 같이 제2 게이트 절연막(118) 역할을 하는 보호층 상에 제2 게이트 전극(120)을 위치시키고, 제1 게이트 전극(104) 제2 게이트 전극(120)에 동일한 전압을 인가하는 경우, 산화물 반도체층(108)에 형성되는 채널의 넓이를 증가시킬 수 있고, 이에 따라, 소스 전극(112) 또는 드레인 전극(114)를 통과하는 전류의 양을 증가시킬 수 있게 될 뿐 만 아니라 신뢰성 안정에도 기여하고 있다.
이에 따라, 본 발명에 따른 표시 소자용 산화물 반도체 트랜지스터의 상부 게이트 전극과 소스 전극 또는 드레인 전극 사이의 기생 전압을 줄여 전기적 특성이 향상된다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터를 도시한 도면이다.
보다 구체적으로, 도 3에서는 제2 게이트 전극(120)과 제1 게이트 전극(104)이 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 긴 산화물 반도체 트랜지스터의 실시예이다.
도 4는 제2 게이트 전극(120)의 폭이 제1 게이트 전극(104) 보다 짧고, 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 짧은 산화물 반도체 트랜지스터의 실시예이다.
도 5는 제2 게이트 전극(120)과 제1 게이트 전극(104)이 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 짧은 산화물 반도체 트랜지스터(100)의 실시예이다.
상기 도 3 내지 도 5에서, 소스 전극(112)과 드레인 전극(114) 사이의 폭은 모두 0.1 um 이상 3 um 이하로 가정할 수 있다.
도 3의 실시예의 경우, 제2 게이트 전극(120)과 소스 전극(112) 또는 드레인 전극(114) 사이 에는 기생 전압이 발생하게 되며, 이는 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터의 특성이 열화되는 단점을 발생시킨다.
그러나, 도 5의 실시예에서와 같이, 제1 게이트 전극(104)과 제2 게이트 전극(120)의 길이 조절을 통해, 제1 게이트 전극(104)과 제2 게이트 전극(120)이 소스 전극(112)과 드레인 전극(114) 사이의 폭 보다 짧게 구성하면, 제1 게이트 전극(104)과 제2 게이트 전극(120)이 소스 전극(112) 또는 드레인 전극(114) 사이에 기생 전압이 발생하는 것을 최소화할 수 있게 되며, 고성능의 전기적 특성을 얻을 수 있다. 일례로서, 소스 전극(112)과 드레인 전극(114) 사이의 폭은 모두 0.1 um 이상 3 um 이하의 값을 가진다.
도 6 및 도 7은 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터를 LCD 패널과 AMOLED 패널에 적용한 실시예를 도시하고 있다.
도 6을 참조하면, LCD 패널의 경우, 산화물 반도체 트랜지스터는 1개가 삽입되며, 상부 게이트 전극인 제2 게이트 전극(120) 및 하부 게이트 전극인 제1 게이트 전극(104)에 게이트 구동부의 라인과 전기적으로 연결된다.
그리고, 도 7을 참조하면 AMOLED의 경우, 2개의 산화물 반도체 트랜지스터가 삽입된다. 그리고, 스위칭(Switching) 트랜지스터의 경우, 상부게이트 전극인 제2 게이트 전극 및 하부 게이트 전극인 제1 게이트 전극(104)은 게이트 구동부 의 라인과 연결이 되며, 구동(Driving) 트랜지스터의 경우, 제2 게이트 전극(120) 및 제1 게이트 전극(104)이 스위칭 트랜지스터의 나머지 제2 게이트 전극(120) 및 제1 게이트 전극(104)이 연결된 게이트 구동부 의 라인 및 데이터 구동부와 전기적 연결이 된 라인 외 한 부분과 전기적 연결이 됨을 보여준다.
이하, 도 8 내지 도 15를 참조하여 본 발명의 일실시예에 따른 표시 산화물 반도체 트랜지스터의 전기적 특성을 보다 상세하게 설명하기로 한다.
도 8 내지 도 12는 본 발명의 일실시예에 따른 산화물 반도체 트랜지스터의 전이 특성 곡선(Transfer Curve)의 그래프를 도시한 도면이다.
도 8 내지 도 12를 참조하면, 산화 물 반도체 트랜지스터(100)의 채널폭과 길이(W/L)가 10μm/6μm 에 해당하는 경우로, 제1 게이트 전극(104)과 제2 게이트 전극(120)이 소스 전극(112)과 드레인 전극(114) 사이의 폭이 -1 um/-0.5 um/0 um/0.5 um/1 um 일때의 전이 특성 곡선(transfer curve) 및 전류 곡선 (output curve)의 그래프를 도시한 도면이다.
도 8 내지 도 12를 참조하면, 제2 게이트(120) 전극은 Ground(0V)일때, 제1 게이트 전극(104)으로의 인가 전압(VGS)에 따른 전기적 특성을 Bottom Sweep(BS), 제1 게이트 전극(104)이 Ground(0V)일때, 제2 게이트전극(104)으로의 인가 전압(VGS)에 따른 전기적 특성을 Top Sweep(TS), 제1 게이트 전극(104)과 제2 게이트 전극(120)으로의 동일한 인가 전압(VGS)에 따른 전기적 특성을 Dual Sweep(DS)각각 측정할 결과로 제1 게이트 전극(104)과 제2 게이트 전극(120)이 소스 전극(112)과 드레인 전극(114) 사이의 폭이 -2 um/-1 um/-0.5 um/0 um/0.5 um/1 um/2 um 일때의 특성 곡선(transfer curve) 및 전류 곡선 (output curve)를 각각 나타내고 있다.
도 13 및 도 14는 제1 게이트 전극과 제2 게이트 전극을 전기적 연결을 하여 정리한 결과로서, 제1 게이트 전극(104)과 제2 게이트 전극(120)이 소스 전극(112)과 드레인 전극(114) 사이의 폭이 -2 um/-1 um/-0.5 um/0 um/0.5 um/1 um/2 um 일때의 특성 곡선(transfer curve) 및 전류 곡선 (output curve)의 그래프를 도시한 도면이다.
도 15는 도 13 및 도 14의 문턱전압 및 스윙, 이동도 값을 그래프로 도시한 도면으로, 소스 전극(112)과 드레인 전극(114) 사이의 폭이 1 um 일때까지 드레인 전류의 큰 열화 없이 좋은 특성을 나타내고 있다.
이를 통해, 제1 게이트 전극(104)과 제2 게이트 전극(120)과 소스 전극(112) 또는 드레인 전극(114) 사이 에는 기생 전압의 발생을 줄일 수 있는 장점을 가지는 산화물 반도체 트랜지스터(100) 제작이 가능하며, 인버터 또는 회로에 적용하여 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터의 제작이 가능함을 알 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (8)

  1. 디스플레이 장치의 화소 구동소자로 사용되는 산화물 반도체 트랜지스터에 있어서,
    기판;
    상기 기판 상의 제1 게이트 전극;
    상기 제1 게이트 전극 상의 제1 게이트 절연막
    상기 제1 게이트 절연막 상의 산화물 반도체;
    상기 산화물 반도체 상의 소스 전극과 드레인 전극;
    상기 산화물 반도체 상의 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상의 제2 게이트 전극;
    을 포함하고,
    상기 제1 게이트 전극 또는 상기 제2 게이트 전극은,
    상기 소스 전극과 상기 드레인 전극 간의 폭 보다 작게 폭으로 형성되는 산화물 반도체 트랜지스터.
  2. 청구항 1에 있어서,
    상기 제1 게이트 전극 또는 상기 제2 게이트 전극은,
    상기 산화물 반도체 상에서 상기 소스 전극 및 상기 드레인 전극로부터 0.1 um 내지 3 um의 폭으로 이격되는 산화물 반도체 트랜지스터.
  3. 청구항 1에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 연결하여 동일한 전압을 인가하는 연결 전극;
    을 더 포함하는 산화물 반도체 트랜지스터.
  4. 청구항 1에 있어서,
    상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막은,
    산화물 또는 금속 산화물인 산화물 반도체 트랜지스터.
  5. 청구항 1에 있어서,
    상기 산화물 반도체는,
    인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나를 포함하는 비정질 혹은 다결정질로 구성되는 산화물 반도체 트랜지스터.
  6. 청구항 1에 있어서,
    상기의 제1 게이트 절연막은,
    실리콘 질화막과 실리콘 옥사이드층의 결합층 또는 실리콘 산하막으로 형성되는 산화물 반도체 트랜지스터.
  7. 청구항 1에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은,
    폭이 서로 상이한 산화물 반도체 트랜지스터.
  8. 기판 상에 제1 게이트 전극을 형성하고,
    상기 제1 게이트 전극 상에 제1 게이트 절연막을 형성하고,
    상기 제1 게이트 절연막 상에 산화물 반도체를 형성하고,
    상기 산화물 반도체 상에 소스 전극과 드레인 전극을 형성하고,
    상기 산화물 반도체 상에 제2 게이트 절연막을 형성하고,
    상기 제2 게이트 절연막 상 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극 또는 상기 제2 게이트 전극은,
    상기 소스 전극과 상기 드레인 전극 간의 폭 보다 작게 폭으로 형성하는 산화물 반도체 트랜지스터의 제조 방법.
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