KR20090127715A - 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한평판 디스플레이 장치 및 상기 커패시터와 박막트랜지스터를 갖는 기판의 제조방법 - Google Patents

커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한평판 디스플레이 장치 및 상기 커패시터와 박막트랜지스터를 갖는 기판의 제조방법 Download PDF

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Abstract

본 발명은 제조공정을 단순화시키며 제조비용을 저감할 수 있는 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법을 위하여, (i) 동일 층에 배치된, 반도체층과, 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극과, (ii) 상기 반도체층 및 상기 제1커패시터전극을 덮는 절연막과, (iii) 상기 절연막 상에 배치된, 상기 반도체층의 일부 영역에 대응하는 게이트전극과 상기 제1커패시터전극에 대응하는 제2커패시터전극을 구비하며, 상기 게이트전극의 두께는 상기 제2커패시터전극의 두께보다 두꺼운 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법을 제공한다.

Description

커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법{Thin film transistor substrate, flat panel display including the same, and method of manufacturing the thin film transistor substrate}
본 발명은 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법에 관한 것으로서, 더 상세하게는 제조공정을 단순화시키며 제조비용을 저감할 수 있는 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법에 관한 것이다.
일반적으로 커패시터와 박막 트랜지스터를 갖는 기판은 커패시터와 박막 트랜지스터가 형성된 기판을 의미하며, 화소(부화소)의 작동을 각 화소(부화소)에 전기적으로 연결된 박막 트랜지스터로 제어하는 소위 능동 구동형 평판 디스플레이 장치의 구현에 사용된다.
도 1a 내지 도 1f는 종래의 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다. 도면들을 참조하면, 먼저 도 1a에 도시된 것과 같이 기판(10) 상에 버퍼층(12)을 형성하고 버퍼층(12) 상에 패터닝된 반도체층들(22a, 32a)을 형성한다. 그 후 도 1b에 도시된 것과 같이 후에 박막 트랜지스터용 반도체층(22a)이 될 부분을 포토리지스트(14) 등으로 덮은 후, 도 1c에 도시된 것과 같이 이온 도핑을 실시하여 제1커패시터전극용 반도체층(32a)을 도전성을 갖도록 하여 제1커패시터전극(32)으로 만든다. 그 후 포토리지스트(14)를 제거하고 박막 트랜지스터용 반도체층(22a)과 제1커패시터전극(32)을 덮는 절연막(16)을 형성한 후, 도 1d에 도시된 것과 같이 박막 트랜지스터용 반도체층(22a) 상부에 게이트전극(24)을 형성하고 제1커패시터전극(32) 상부에 제2커패시터전극(34)을 형성한다. 이후 도 1e에 도시된 것과 같이 게이트전극(24)을 블로킹층으로 이용하여 박막트랜지스터용 반도체층(22a)의 게이트전극(24)에 대응하는 부분 외의 영역을 도핑하여, 채널영역(22b)과 소스/드레인영역(22c)을 갖는 반도체층(22)을 형성한다. 그 후, 게이트전극(24)과 제2커패시터전극(34)을 덮는 층간절연막(17)을 형성하고 반도체층(22)의 소스/드레인영역(22c)이 노출되도록 절연막(16)과 층간절연막(17)에 컨택홀을 형성한 후 소스/드레인전극(26)을 형성함으로써, 커패시터(30)와 박막 트랜지스터(20)를 갖는 기판을 완성한다.
그러나 이와 같은 종래의 커패시터와 박막 트랜지스터를 갖는 기판 제조공정에 따르면, 제1커패시터전극(32)을 형성하기 위하여 박막 트랜지스터용 반도체층(22a)을 덮는 포토리지스트를 형성하고 그 후 이 포토리지스트를 제거하는 공정들을 거쳐야만 하며, 또한 제1커패시터전극(32)을 형성할 시의 이온 도핑 공정과 반도체층(22)의 소스/드레인영역(22c)을 형성할 시의 이온 도핑 공정 등 복수회의 도핑공정들을 거쳐야만 하는 등, 공정이 복잡하고 포토리지스트 등과 같은 제조에 필요한 물질이 증가하여 제조비용이 증가한다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조공정을 단순화시키며 제조비용을 저감할 수 있는 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 (i) 동일 층에 배치된, 반도체층과, 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극과, (ii) 상기 반도체층 및 상기 제1커패시터전극을 덮는 절연막과, (iii) 상기 절연막 상에 배치된, 상기 반도체층의 일부 영역에 대응하는 게이트전극과 상기 제1커패시터전극에 대응하는 제2커패시터전극을 구비하며, 상기 게이트전극의 두께는 상기 제2커패시터전극의 두께보다 두꺼운 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 반도체층의 상기 게이트전극에 대응하지 않는 부분은 상기 제1커패시터전극을 형성하는 도핑된 반도체층과 동일한 도펀트(dopant)로 도핑된 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도는 상기 제1커패시터전극의 도핑 농도보다 진한 것으로 할 수 있다.
본 발명은 또한, (i) 동일 층에 배치된, 반도체층과, 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극과, (ii) 상기 반도체층 및 상기 제1커패시터전극을 덮는 절연막과, (iii) 상기 절연막 상에 배치된, 상기 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1도전층 상에 배치된 제2도전층을 포함하는 게이트전극과, 상기 절연막 상에 배치된, 상기 제1커패시터전극에 대응하는 제2커패시터전극을 구비하며, 상기 게이트전극의 두께는 상기 제2커패시터전극의 두께보다 두꺼운 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 제1도전층과 상기 제2커패시터전극의 두께는 동일한 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층의 상기 게이트전극에 대응하지 않는 부분은 상기 제1커패시터전극을 형성하는 도핑된 반도체층과 동일한 도펀트(dopant)로 도핑된 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도는 상기 제1커패시터전극의 도핑 농도보다 진한 것으로 할 수 있다.
본 발명은 또한, 상기와 같은 커패시터와 박막 트랜지스터를 갖는 기판과, 상기 커패시터와 박막 트랜지스터를 갖는 기판의 반도체층에 컨택하는 소스전극 및 드레인전극과, 상기 소스전극과 상기 드레인전극 중 적어도 어느 하나에 전기적으로 연결된 발광 소자를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
본 발명은 또한, (a) 동일층에 박막 트랜지스터용 반도체층과, 제1커패시터전극용 반도체층을 형성하는 단계와, (b) 상기 반도체층을 덮도록 절연막을 형성하는 단계와, (c) 상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 게이트전극과 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 형성하되, 상기 게이트전극의 두께가 상기 제2커패시터전극의 두께보다 두껍도록 형성하는 단계와, (d) 상기 절연막을 통과하여 상기 제1커패시터전극용 반도체층을 도핑함으로써 상기 제1커패시터전극용 반도체층이 도전성을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 (c) 단계는, 하프톤(half-tone) 마스크를 이용하여 상기 게이트전극과 상기 제2커패시터전극을 동시에 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (c) 단계는, 상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1도전층 상에 배치된 제2도전층을 포함하는 게이트전극과, 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (c) 단계는, (c1) 상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 동일한 두께로 형성하는 단계와, (c2) 상기 제1도전층 상에 제2도전층을 형성하여, 상기 제1도전층과 상 기 제2도전층을 포함하는 게이트전극을 형성하는 단계를 포함하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (d) 단계는 상기 제1커패시터전극용 반도체층을 도핑하는 것 외에 상기 박막 트랜지스터용 반도체층의 상기 게이트전극에 대응하지 않는 부분을 동시에 도핑하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (d) 단계는 상기 박막 트랜지스터용 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도가 상기 제1커패시터전극용 반도체층의 도핑 농도보다 진하도록 도핑하는 단계인 것으로 할 수 있다.
상기한 바와 같이 이루어진 본 발명의 커패시터와 박막 트랜지스터를 갖는 기판, 이를 구비한 평판 디스플레이 장치 및 상기 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법에 따르면, 제조공정을 단순화시키며 제조비용을 획기적으로 저감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다.
먼저 도 2a에 도시된 것과 같이 기판(110) 상에 버퍼층(112)을 형성하고 이 버퍼층(112) 상에 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체 층(132a)을 형성한다. 버퍼층(112)은 필요에 따라 형성할 수 있는 것으로, 버퍼층(112) 없이 기판(110) 상에 직접 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)을 형성할 수도 있다. 물론 필요에 따라서는 버퍼층(112) 외의 다른 층 또는 버퍼층(112)과 다른 층을 함께 형성하고 그 상부에 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)을 형성할 수도 있다.
기판(110)으로는 글라스재 기판뿐만 아니라 아크릴과 같은 다양한 플라스틱재 기판을 사용할 수도 있으며, 더 나아가 금속판을 사용할 수도 있다. 버퍼층(112)을 형성한다면 이는 실리콘 옥사이드 또는 실리콘 나이트라이드 등과 같은 물질로 형성할 수 있다. 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)은 비정질 실리콘층을 형성한 후 이를 결정화한 것일 수도 있고, 비정질 실리콘층 자체일 수도 있으며 그 외의 다른 반도체 물질을 이용하여 형성한 것일 수도 있다. 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)은 기판(110)의 전면(全面)에 대응하도록 반도체층을 형성한 후 이를 패터닝한 것일 수 있다.
그 후, 박막트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)을 덮도록 실리콘 옥사이드 또는 실리콘 나이트라이드 등과 같은 절연성 물질로 절연막(116)을 형성하고, 도 2b에 도시된 것과 같이 절연막(116) 상에 게이트전극(124)과 제2커패시터전극(134)을 형성한다. 게이트전극(124)과 제2커패시터전극(134)은 몰리브덴, 텅스텐, 티타늄 또는 그 합성물 등과 같은 도전성 물질로 형성할 수 있다. 게이트전극(124)은 박막 트랜지스터용 반도체층(122a)의 일부 영 역에 대응하도록 형성하며, 제2커패시터전극(134)은 제1커패시터전극용 반도체층(132a)에 대응하도록 형성하는데, 이때 게이트전극(124)의 두께가 제2커패시터전극(134)의 두께보다 두껍도록 형성한다. 제조공정의 단순화를 위하여 게이트전극(124)과 제2커패시터전극(134)은 동시에 형성할 수 있는데, 예컨대 하프톤(half-tone) 마스크를 이용하여 게이트전극(124)과 제2커패시터전극(134)을 동시에 형성하면서 게이트전극(124)이 제2커패시터전극(134)보다 두껍게 형성되도록 할 수 있다.
그 후, 도 2c에 도시된 것과 같이 도핑 공정을 거친다. 이 도핑 공정에서 도펀트를 박막 트랜지스터용 반도체층(122a, 도 2b 참조)과 제1커패시터전극용 반도체층(132a, 도 2b 참조)에 주입하는데, 이때 제2커패시터전극(134)의 두께가 얇기 때문에 도펀트는 제2커패시터전극(134)과 절연막(116)을 통과하여 제1커패시터전극용 반도체층(132a, 도 2b 참조)에 주입되어, 제1커패시터전극용 반도체층(132a, 도 2b 참조)이 도전성을 갖게 되어 제1커패시터전극(132, 도 2c 참조)이 된다. 도펀트는 박막 트랜지스터용 반도체층(122a, 도 2b 참조)에도 주입되는데, 이때 게이트전극(124)의 두께가 두껍기 때문에 게이트전극(124)이 블로킹층으로 기능하여 박막 트랜지스터용 반도체층(122a, 도 2b 참조)의 게이트전극에 대응하지 않는 부분에만 도펀트가 주입되기 때문에, 박막 트랜지스터용 반도체층(122a, 도 2b 참조)은 채널영역(122b, 도 2c 참조)과 소스/드레인영역(122c, 도 2c 참조)을 갖는 반도체층(122, 도 2c 참조)이 된다. 예컨대 게이트전극(124)의 두께가 대략 5000Å이 되도록 할 시 게이트전극(124)은 도펀트가 박막 트랜지스터용 반도체층(122a)의 게이 트전극(124)에 대응하는 부분에 침투하지 못하도록 블로킹할 수 있다. 제2커패시터전극(134)의 두께가 대략 1000Å 이하가 되도록 할 시 도펀트가 제2커패시터전극(134)을 효과적으로 통과하도록 할 수 있다.
도펀트로는 다양한 물질을 이용할 수 있는데, 예컨대 B+, P+, As+ 및/또는 Sb+와 같은 이온을 이용할 수 있다. 특히 이와 같은 이온 도핑에 있어서 이온의 가속전압을 높임으로써 제2커패시터전극(116)과 절연막(116)을 통과하여 제1커패시터전극용 반도체층(132a)에 도펀트가 주입되도록 할 수 있다.
그 후, 게이트전극(124)과 제2커패시터전극(134)을 덮는 층간절연막(117)을 실리콘 옥사이드 및/또는 실리콘 나이트라이드 등과 같은 절연물질로 형성하고 반도체층(122)의 소스/드레인영역(122c)이 노출되도록 절연막(116)과 층간절연막(117)에 컨택홀을 형성한 후 몰리브덴, 텅스텐 등과 같은 도전성 물질로 소스/드레인전극(126)을 형성함으로써, 도 2d에 도시된 것과 같이 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 완성한다.
이와 같은 제조공정에 따르면, 도 2d에 도시된 것과 같이, 반도체층(122)과 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극(132)이 동일층에 배치되며, 절연막(116)이 반도체층(122) 및 제1커패시터전극(132)을 덮게 되고, 반도체층(122)의 일부 영역에 대응하는 게이트전극(124)과 제1커패시터전극(132)에 대응하는 제2커패시터전극(134)이 절연막(116) 상에 배치되되 게이트전극(124)의 두께가 제2커패시터전극(132)의 두께보다 두꺼운, 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 얻게 된다. 이와 같은 커패시터(130)와 박막 트랜지스 터(120)를 갖는 기판 제조방법 및 이에 따라 제조된 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판에 따르면, 도 1a 내지 도 1f를 참조하여 전술한 종래의 제조방법과 달리 포토리지스트를 이용하는 단계를 거치지 않을 뿐만 아니라 이온 도핑 단계 회수를 줄임으로써, 제조공정을 단순화시키며 제조비용을 획기적으로 저감할 수 있다.
한편, 도 2c에 도시된 것과 같은 도핑공정에 있어서 도펀트를 주입할 시, 제1커패시터전극용 반도체층(132a)에는 도펀트가 제2커패시터전극(134)과 절연막(116)을 통과하여 주입되지만, 박막 트랜지스터용 반도체층(122a)의 게이트전극(124)에 대응하지 않는 부분에는 도펀트가 절연막(116)만을 통과하여 주입된다. 따라서 도핑 공정은 박막 트랜지스터용 반도체층(122a)의 게이트전극(124)에 대응하지 않는 부분의 도핑 농도가 제1커패시터전극용 반도체층(132a)의 도핑 농도보다 진하도록 도핑하는 단계가 되며, 결과물인 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판에서 반도체층(122)의 게이트전극(124)에 대응하지 않는 부분의 도핑 농도가 제1커패시터전극(132)의 도핑 농도보다 진하게 된다.
물론 필요에 따라 제1커패시터전극용 반도체층(132a)을 도핑할 시와 박막 트랜지스터용 반도체층(122a)을 도핑할 시 마스크 등을 이용하여 동시에 도핑하지 않고 시차를 두고 도핑할 수도 있으며, 상이한 도펀트로 도핑할 수도 있고 그 농도를 달리 조정할 수도 있는 등 다양한 변형이 가능함은 물론이다. 그러나 공정의 단순화를 위해서는 상술한 바와 같이 제1커패시터전극용 반도체층(132a)과 박막 트랜지스터용 반도체층(122a)을 동시에 도핑하는 것이 바람직하며, 이 경우 결과물에서 반도체층(122)의 게이트전극(124)에 대응하지 않는 부분은 제1커패시터전극(132)을 형성하는 도핑된 반도체층과 동일한 도펀트로 도핑된다.
도 3a 내지 도 3e는 본 발명의 다른 일 실시예에 따른 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 커패시터와 박막 트랜지스터를 갖는 기판의 제조공정에서도 도 3a에 도시된 것과 같이 기판(110)의 상부에 박막 트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)을 형성한다. 그 후, 박막 트랜지스터용 반도체층(122a)과 제1커패시터전극용 반도체층(132a)을 덮도록 절연막(116)을 형성하고, 도 3b에 도시된 것과 같이 절연막(116) 상에, 박막 트랜지스터용 반도체층(122a)의 일부 영역에 대응하는 제1도전층(1241)과 제1커패시터전극용 반도체층(132a)에 대응하는 제2커패시터전극(134)을 형성한다. 물론 제1도전층(1241)과 제2커패시터전극(134)은 동일 물질 동일두께로 동시에 형성할 수도 있다. 그 후 도 3c에 도시된 것과 같이 제1도전층(1241) 상에 제2도전층(1242)을 형성하여, 제1도전층(1241)과 제2도전층(1242)을 포함하는 게이트전극(124)을 형성한다. 이후 도 3d에 도시된 것과 같이 도핑을 실시함으로써, 박막 트랜지스터용 반도체층(122a)의 게이트전극(124)에 대응하지 않는 부분과 제1커패시터전극용 반도체층(132a)을 동시에 도핑하여, 채널영역(122b) 및 소스/드레인영역(122c)을 갖는 반도체층(122)과 도전성 제1커패시터전극(132)을 형성한다. 그 후, 게이트전극(124)과 제2커패시터전극(134)을 덮는 층간절연막(117)을 실리콘 옥사이드 및/또는 실리콘 나이트라이드 등과 같은 절연물질로 형성하고 반도체층(122)의 소스/드레인영역(122c)이 노출되도록 절연막(116)과 층간절연막(117)에 컨택홀을 형성한 후 몰리브덴, 텅스텐 등과 같은 도전성 물질로 소스/드레인전극(126)을 형성함으로써, 도 3e에 도시된 것과 같이 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 완성한다.
이와 같은 제조공정에 따르면, 도 3e에 도시된 것과 같이, 반도체층(122)과 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극(132)이 동일층에 배치되며, 절연막(116)이 반도체층(122) 및 제1커패시터전극(132)을 덮게 되고, 반도체층(122)의 일부 영역에 대응하는 게이트전극(124)과 제1커패시터전극(132)에 대응하는 제2커패시터전극(134)이 절연막(116) 상에 배치되되 게이트전극(124)이 제2커패시터전극(132)과 동일 두께의 제1도전층(1241)과 제1도전층(1241) 상의 제2도전층(1242)을 갖는, 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 얻게 된다. 이와 같은 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판 제조방법 및 이에 따라 제조된 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판에 따르면, 도 1a 내지 도 1f를 참조하여 전술한 종래의 제조방법과 달리 포토리지스트를 이용하는 단계를 거치지 않을 뿐만 아니라 이온 도핑 단계 회수를 줄임으로써, 제조공정을 단순화시키며 제조비용을 획기적으로 저감할 수 있다.
한편, 도 3d에 도시된 것과 같은 도핑공정에 있어서 도펀트를 주입할 시, 제1커패시터전극용 반도체층(132a)에는 도펀트가 제2커패시터전극(134)과 절연막(116)을 통과하여 주입되지만, 박막 트랜지스터용 반도체층(122a)의 게이트전극(124)에 대응하지 않는 부분에는 도펀트가 절연막(116)만을 통과하여 주입된다. 따라서 도핑 공정은 박막 트랜지스터용 반도체층(122a)의 게이트전극(124)에 대응 하지 않는 부분의 도핑 농도가 제1커패시터전극용 반도체층(132a)의 도핑 농도보다 진하도록 도핑하는 단계가 되며, 결과물인 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판에서 반도체층(122)의 게이트전극(124)에 대응하지 않는 부분의 도핑 농도가 제1커패시터전극(132)의 도핑 농도보다 진하게 된다.
물론 필요에 따라 제1커패시터전극용 반도체층(132a)을 도핑할 시와 박막 트랜지스터용 반도체층(122a)을 도핑할 시 마스크 등을 이용하여 동시에 도핑하지 않고 시차를 두고 도핑할 수도 있으며, 상이한 도펀트로 도핑할 수도 있고 그 농도를 달리 조정할 수도 있는 등 다양한 변형이 가능함은 물론이다. 그러나 공정의 단순화를 위해서는 상술한 바와 같이 제1커패시터전극용 반도체층(132a)과 박막 트랜지스터용 반도체층(122a)을 동시에 도핑하는 것이 바람직하며, 이 경우 결과물에서 반도체층(122)의 게이트전극(124)에 대응하지 않는 부분은 제1커패시터전극(132)을 형성하는 도핑된 반도체층과 동일한 도펀트로 도핑된다.
도 4는 본 발명의 또 다른 일 실시예에 따른 평판 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 실시예에 따른 평판 디스플레이 장치는 도 2d에 도시된 것과 같은 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 형성한 후, 박막 트랜지스터(120)의 소스/드레인전극(126) 중 적어도 어느 하나에 전기적으로 연결된 발광 소자(140)를 갖는다. 도 4에서는 커패시터(130) 및 박막 트랜지스터(120)를 덮는 평탄화막(또는 보호막)(118)을 실리콘 옥사이드, 실리콘 나이트라이드 및/또는 아크릴 등으로 형성하고 그 상에 발광 소자(140)가 화소전극(141)과, 대향전극(143)과, 화소전극(141)과 대향전극(143) 사이에 개재되며 적어도 발광층을 갖는 중간층(142)을 포함하는 유기 발광 소자인 경우에 도시하고 있으나 본 발명이 이에 한정되는 것은 아니다. 도 4에서 참조번호 119는 실리콘 나이트라이드 및/또는 실리콘 옥사이드 등으로 형성된 화소정의막을 의미한다.
이와 같은 평판 디스플레이 장치를 구현함에 있어서 각 화소(부화소)의 발광 제어를 그 화소(부화소)에 전기적으로 연결된 박막 트랜지스터 및 커패시터를 이용하게 될 시, 전술한 실시예들에 따른 제조방법에 의해 제조된 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 이용하게 되면 평판 디스플레이 장치의 제조 공정을 단순화하고 제조비용을 획기적으로 줄일 수 있다. 물론 도 2d에 도시된 것과 같은 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판뿐만이 아니라, 도 5에 도시된 본 발명의 또 다른 일 실시예에 따른 평판 디스플레이 장치에서와 같이 도 3e에 도시된 것과 같은 커패시터(130)와 박막 트랜지스터(120)를 갖는 기판을 이용할 수도 있는 등 다양한 변형이 가능함은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1a 내지 도 1f는 종래의 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 일 실시예에 따른 커패시터와 박막 트랜지스터를 갖는 기판 제조공정을 개략적으로 도시하는 단면도들이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 평판 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 평판 디스플레이 장치를 개략적으로 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 기판 112: 버퍼층
116: 절연막 117: 층간절연막
118: 평탄화막 119: 화소정의막
120: 박막 트랜지스터 122: 반도체층
124: 게이트전극 126: 소스/드레인전극
130: 커패시터 132: 제1커패시터전극
134: 제2커패시터전극 141: 화소전극
142: 중간층 143: 대향전극

Claims (14)

  1. 동일층에 배치된, 반도체층과, 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극;
    상기 반도체층 및 상기 제1커패시터전극을 덮는 절연막; 및
    상기 절연막 상에 배치된, 상기 반도체층의 일부 영역에 대응하는 게이트전극과 상기 제1커패시터전극에 대응하는 제2커패시터전극을 구비하며,
    상기 게이트전극의 두께는 상기 제2커패시터전극의 두께보다 두꺼운 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  2. 제1항에 있어서,
    상기 반도체층의 상기 게이트전극에 대응하지 않는 부분은 상기 제1커패시터전극을 형성하는 도핑된 반도체층과 동일한 도펀트(dopant)로 도핑된 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  3. 제2항에 있어서,
    상기 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도는 상기 제1커패시터전극의 도핑 농도보다 진한 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  4. 동일층에 배치된, 반도체층과, 도핑된 반도체층으로 형성되어 도전성을 갖는 제1커패시터전극;
    상기 반도체층 및 상기 제1커패시터전극을 덮는 절연막; 및
    상기 절연막 상에 배치된, 상기 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1도전층 상에 배치된 제2도전층을 포함하는 게이트전극과, 상기 절연막 상에 배치된, 상기 제1커패시터전극에 대응하는 제2커패시터전극을 구비하며,
    상기 게이트전극의 두께는 상기 제2커패시터전극의 두께보다 두꺼운 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  5. 제4항에 있어서,
    상기 제1도전층과 상기 제2커패시터전극의 두께는 동일한 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  6. 제4항에 있어서,
    상기 반도체층의 상기 게이트전극에 대응하지 않는 부분은 상기 제1커패시터전극을 형성하는 도핑된 반도체층과 동일한 도펀트(dopant)로 도핑된 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  7. 제6항에 있어서,
    상기 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도는 상기 제1커패시터전극의 도핑 농도보다 진한 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판.
  8. 제1항 내지 제7항 중 어느 한 항의, 커패시터와 박막 트랜지스터를 갖는 기판;
    상기 커패시터와 박막 트랜지스터를 갖는 기판의 반도체층에 컨택하는 소스전극 및 드레인전극;
    상기 소스전극과 상기 드레인전극 중 적어도 어느 하나에 전기적으로 연결된 발광 소자;를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  9. (a) 동일층에 박막 트랜지스터용 반도체층과, 제1커패시터전극용 반도체층을 형성하는 단계;
    (b) 상기 반도체층을 덮도록 절연막을 형성하는 단계;
    (c) 상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 게이트전극과 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 형성하되, 상기 게이트전극의 두께가 상기 제2커패시터전극의 두께보다 두껍도록 형성하는 단계; 및
    (d) 상기 절연막을 통과하여 상기 제1커패시터전극용 반도체층을 도핑함으로써 상기 제1커패시터전극용 반도체층이 도전성을 갖도록 하는 단계를 포함하는 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
  10. 제9항에 있어서,
    상기 (c) 단계는, 하프톤(half-tone) 마스크를 이용하여 상기 게이트전극과 상기 제2커패시터전극을 동시에 형성하는 단계인 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
  11. 제9항에 있어서,
    상기 (c) 단계는,
    상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1도전층 상에 배치된 제2도전층을 포함하는 게이트전극과, 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 형성하는 단계인 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
  12. 제11항에 있어서,
    상기 (c) 단계는,
    (c1) 상기 절연막 상에, 상기 박막 트랜지스터용 반도체층의 일부 영역에 대응하는 제1도전층과 상기 제1커패시터전극용 반도체층에 대응하는 제2커패시터전극을 동일한 두께로 형성하는 단계; 및
    (c2) 상기 제1도전층 상에 제2도전층을 형성하여, 상기 제1도전층과 상기 제2도전층을 포함하는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
  13. 제9항에 있어서,
    상기 (d) 단계는 상기 제1커패시터전극용 반도체층을 도핑하는 것 외에 상기 박막 트랜지스터용 반도체층의 상기 게이트전극에 대응하지 않는 부분을 동시에 도핑하는 단계인 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
  14. 제13항에 있어서,
    상기 (d) 단계는 상기 박막 트랜지스터용 반도체층의 상기 게이트전극에 대응하지 않는 부분의 도핑 농도가 상기 제1커패시터전극용 반도체층의 도핑 농도보다 진하도록 도핑하는 단계인 것을 특징으로 하는 커패시터와 박막 트랜지스터를 갖는 기판의 제조방법.
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