JP5004606B2

JP5004606B2 - 表示装置

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Publication number: JP5004606B2
Application number: JP2007026754A
Authority: JP
Inventors: 隆太郎桶; 至誠加藤
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2006-05-31
Filing date: 2007-02-06
Publication date: 2012-08-22
Anticipated expiration: 2027-02-06
Also published as: JP2008009375A

Description

本発明は、表示装置に関し、特に、液晶表示装置に適用して有効な技術に関するものである。

従来、液晶表示装置には、スイッチング素子としてＴＦＴ素子を用いたアクティブマトリクス型の液晶表示装置がある。アクティブマトリクス型の液晶表示装置は、たとえば、液晶表示パネルを構成する一対の基板のうちの一方の基板に、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とが設けられている。このとき、各画素領域に対して配置されるＴＦＴ素子は、ゲートが走査信号線に接続され、ドレインが映像信号線に接続され、ソース電極が画素電極に接続されている。以下、アクティブマトリクス型の液晶表示装置のことを、単に液晶表示装置と呼ぶ。

前記液晶表示装置では、前記ＴＦＴ素子に不良があると、たとえば、そのＴＦＴ素子のソース電極に接続された画素電極に対して階調電圧（映像信号）を加えることができなくなり、ドット抜けと呼ばれる点欠陥が生じる。そのため、近年の液晶表示装置では、各画素領域に対して予備のＴＦＴ素子（フローティングＴＦＴと呼ぶこともある）を配置することがある（たとえば、特許文献１を参照。）。

前記予備のＴＦＴ素子を設けておくと、初期状態で使用されるＴＦＴ素子に問題が発生した場合に、たとえば、問題が発生したＴＦＴ素子のドレイン電極を映像信号線から切り離し、前記予備のＴＦＴ素子のドレイン電極を映像信号線に接続し、前記予備のＴＦＴ素子のソース電極を画素電極に接続することで点欠陥を回避することができる。
特開平７−１０４３１１号公報

ところで、従来の液晶表示装置において、前記予備のＴＦＴ素子を設ける場合、前記予備のＴＦＴ素子は、たとえば、初期状態で使用されるＴＦＴ素子と同じ形状で同じ大きさであることが多い。

しかしながら、近年の液晶表示装置は、高精細化や高開口率化などにより、１つの画素領域に対して、初期状態で使用されるＴＦＴ素子と同じ形状、同じ大きさである予備のＴＦＴ素子を配置することが難しくなってきている。

また、液晶表示装置がＩＰＳ方式などの横電界駆動方式の場合、前記ＴＦＴ素子や前記画素電極が設けられる基板に、前記画素電極と対向する対向電極（共通電極と呼ぶこともある）が設けられている。横電界駆動方式の液晶表示装置には、たとえば、対向電極が、絶縁層を介して画素電極と平面でみて重なるように配置されており、かつ、走査信号線の両側に配置された２つの対向電極が、走査信号線と立体的に交差するブリッジ配線で接続されているものがある。このような液晶表示装置の場合、予備のＴＦＴ素子は、平面でみて前記ブリッジ配線と重ならないように配置する必要がある。そのため、予備のＴＦＴ素子を配置することが、さらに難しくなっている。

本発明の目的は、たとえば、液晶表示装置の画素領域に対して予備のＴＦＴ素子を効率よく配置することが可能な技術を提供することにある。

本発明の目的は、たとえば、液晶表示装置の表示領域の点欠陥を防ぐことが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。

（１）複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とを有する基板を備える表示装置であって、前記基板は、１つの画素領域に対して、チャネル層およびドレイン電極ならびにソース電極がそれぞれ独立した第１のＴＦＴ素子と第２のＴＦＴ素子が配置されており、各画素領域の第１のＴＦＴ素子と第２のＴＦＴ素子は、前記映像信号線に映像信号が加わり、前記走査信号線に走査信号が加わったときに、いずれか一方のＴＦＴ素子のみが動作し、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なり、前記走査信号線は、前記基板を平面でみたときに該走査信号線の幅が細くなる切り欠き部を有し、前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置している表示装置。

（２）前記（１）の表示装置において、前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面でみたときに走査信号線と重なる領域および重ならない領域を有する表示装置。

（３）前記（１）または（２）の表示装置において、前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面で見たときに画素電極と重ならない表示装置。

（４）前記（１）乃至（３）のいずれかの表示装置において、前記画素電極は、前記基板を平面でみたときに前記走査信号線と対向する辺に、切り欠き部を有し、前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置している表示装置。

（５）前記（４）の表示装置において、前記画素電極の前記切り欠き部のうちの、前記第２のＴＦＴ素子のドレイン電極と、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している映像信号線との間にある部分は、前記第２のＴＦＴ素子のゲートが接続している走査信号線に近づくにつれて、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している前記映像信号線側に広がっている表示装置。

（６）前記（１）乃至（５）のいずれかの表示装置において、前記基板は、前記各画素領域に対して配置される共通電極と、走査信号線と立体的に交差し、かつ、該走査信号線の両側に配置された共通電極に接続されるブリッジ配線を有し、前記基板は、前記共通電極がブリッジ配線で他の画素領域の共通電極と電気的に接続されている第１の画素領域と、接続されていない第２の画素領域とを有し、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子と、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なる表示装置。

（７）前記（６）の表示装置において、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、前記第１の画素領域に対して配置される前記第１のＴＦＴ素子と、前記ブリッジ配線の間に配置されている表示装置。

（８）前記（６）の表示装置において、前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子である表示装置。

（９）前記（１）乃至（６）のいずれかの表示装置において、前記第１のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子である表示装置。

（１０）前記（１）乃至（７）のいずれかの表示装置において、前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子である表示装置。

（１１）前記（１）乃至（７）のいずれかの表示装置において、前記第２のＴＦＴ素子は、ドレイン電極およびソース電極がともにＵ字型のトランジスタ素子であり、かつ、前記ドレイン電極の２つの概略平行な部分と、前記ソース電極の２つの概略平行な部分とが、交互に配置されている表示装置。

（１２）前記（１）乃至（１１）のいずれかの表示装置において、前記ドレイン電極の前記２つの概略平行な部分のうちの、前記ソース電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広く、前記ソース電極の前記２つの概略平行な部分のうちの、前記ドレイン電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広い表示装置。

（１３）前記（１）乃至（１２）のいずれかの表示装置において、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、チャネル幅をチャネル長で除した値が等しい表示装置。

（１４）前記（１）乃至（１３）のいずれかの表示装置において、前記基板は、一対の基板の間に液晶を封入した液晶表示パネルにおける、前記一対の基板のうちの一方の基板である表示装置。

本発明の表示装置によれば、１つの画素領域に対して第１のＴＦＴ素子と第２のＴＦＴ素子とを配置するときに、これら２つのＴＦＴ素子を効率よく配置することができる。すなわち、各画素領域に対して予備のＴＦＴ素子を効率よく配置することができる。そのため、液晶表示装置の表示領域の点欠陥を防ぐことができる。

以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。

図１乃至図５は、本発明が適用される表示パネルの一構成例を示す模式図である。
図１は、液晶表示パネルを観察者側からみた模式平面図である。図２は、図１のＡ−Ａ'線における模式断面図である。図３は、液晶表示パネルのＴＦＴ基板における表示領域の１画素の構成例を示す模式平面図である。図４は、図３のＢ−Ｂ'線における模式断面図である。図５は、図３のＣ−Ｃ'線における模式断面図である。

本発明は、数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とを有する基板を備える表示装置に関するものである。このような基板は、たとえば、液晶表示パネルを構成する一対の基板のうちの一方の基板（ＴＦＴ基板）に用いられる。

液晶表示パネルは、たとえば、図１および図２に示すように、一対の基板１，２の間に液晶材料３を封入した表示パネルである。このとき、一対の基板１，２は、表示領域ＤＡの外側に環状に配置されたシール材４で接着されており、液晶材料３は、一対の基板１，２およびシール材４で囲まれた空間に封入されている。また、一対の基板１，２の外側を向いた面には、たとえば、一対の偏光板５Ａ，５Ｂが設けられている。またこのとき、基板１と偏光板５Ａの間、基板２と偏光板５Ｂの間に、１層または複数層の位相差板が設けられていることもある。

一対の基板１，２のうち、観察者側からみた外形寸法が大きい方の基板１は、一般に、ＴＦＴ基板と呼ばれる。図１および図２では省略しているが、ＴＦＴ基板１は、ガラス基板などの透明な基板の表面の上に、複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線が形成されている。そして、２本の隣接する走査信号線と２本の隣接する映像信号線で囲まれた領域が１つの画素領域に相当し、各画素領域に対してＴＦＴ素子や画素電極などが配置されている。また、ＴＦＴ基板１と対をなす他方の基板２は、一般に、対向基板と呼ばれる。

前記液晶表示パネルが、たとえば、ＴＮ方式やＶＡ方式のような縦電界方式と呼ばれる駆動方式の場合、ＴＦＴ基板１の画素電極と対向する対向電極（共通電極とも呼ばれる）は、対向基板２側に設けられる。また、前記液晶表示パネルが、たとえば、ＩＰＳ方式のような横電界方式と呼ばれる駆動方式の場合、前記対向電極は、ＴＦＴ基板１側に設けられる。

次に、液晶表示パネルの表示領域ＤＡの１画素の構成例について、図３乃至図５を参照して簡単に説明する。

本発明は、液晶表示パネルの中でも、特に、ＴＦＴ基板１の１画素の構成が、図３乃至図５に示すような構成の横電界方式の液晶表示パネルに適用することが望ましい。このとき、ＴＦＴ基板１は、たとえば、図３乃至図５に示すように、ガラス基板ＳＵＢの表面に、ｘ方向に延在する複数本の走査信号線ＧＬが設けられており、走査信号線ＧＬの上には、第１の絶縁層ＰＡＳ１を介してｙ方向に延在し、複数本の走査信号線ＧＬと立体的に交差する複数本の映像信号線ＤＬが設けられている。そして、２本の隣接する走査信号線ＧＬと２本の隣接する映像信号線ＤＬによって囲まれた領域が１つの画素領域に相当する。

また、ガラス基板ＳＵＢの表面には、たとえば、画素領域毎に、平板状の対向電極ＣＴが設けられている。このとき、ｘ方向に並んだ各画素領域の対向電極ＣＴは、走査信号線ＧＬと並行した共通信号線ＣＬによって電気的に接続されている。また、走査信号線ＧＬからみて、共通信号線ＣＬが設けられている方向と反対側には、対向電極ＣＴと電気的に接続されている共通接続パッドＣＰが設けられている。またこのとき、たとえば、対向電極ＣＴと、走査信号線ＧＬや共通信号線ＣＬなどを形成するときに、ＩＴＯ膜とアルミニウムなどの金属膜を一括してパターニングすることがある。その場合、走査信号線ＧＬと基板ＳＵＢの間には、ＩＴＯ膜が介在する（残る）。

また、第１の絶縁層ＰＡＳ１の上には、映像信号線ＤＬの他に、半導体層、ドレイン電極ＳＤ１、およびソース電極ＳＤ２が設けられている。このとき、半導体層は、たとえば、アモルファスシリコン（ａ−Ｓｉ）を用いて形成されており、各画素領域に対して配置されるＴＦＴ素子のチャネル層ＳＣとしての機能を持つものの他に、たとえば、走査信号線ＧＬと映像信号線ＤＬが立体的に交差する領域における走査信号線ＧＬと映像信号線ＤＬの短絡を防ぐもの（図示しない）がある。このとき、ＴＦＴ素子のチャネル層ＳＣとしての機能を持つ半導体層は、映像信号線ＤＬに接続しているドレイン電極ＳＤ１とソース電極ＳＤ２の両方が接続されている。

また、映像信号線ＤＬなどが形成された面（層）の上には、第２の絶縁層ＰＡＳ２を介して画素電極ＰＸが設けられている。画素電極ＰＸは、画素領域毎に独立した電極であり、第２の絶縁層ＰＡＳに設けられた開口部（スルーホール）ＴＨ１においてソース電極ＳＤ２と電気的に接続されている。また、対向電極ＣＴと画素電極ＰＸが、図３乃至図５に示したように、第１の絶縁層ＰＡＳ１および第２の絶縁層ＰＡＳ２を介して積層配置されている場合、画素電極ＰＸは、スリットＳＬが設けられたくし歯形状の電極になっている。

また、第２の絶縁層ＰＡＳ２の上には、画素電極ＰＸの他に、たとえば、走査信号線ＧＬを挟んで上下に配置された２つの対向電極ＣＴを電気的に接続するためのブリッジ配線ＢＲが設けられている。このとき、ブリッジ配線ＢＲは、走査信号線ＧＬを挟んで配置された共通信号線ＣＬおよび共通接続パッドＣＰとスルーホールＴＨ２，ＴＨ３によって接続される。

また、第２の絶縁層ＰＡＳ２の上には、画素電極ＰＸおよびブリッジ配線ＢＲを覆うように配向膜ＯＲＩが設けられている。なお、図示は省略するが、対向基板２は、ＴＦＴ基板１の配向膜ＯＲＩが設けられた面に対向するように配置される。

以下、１画素の構成が、図３乃至図５に示したような構成のＴＦＴ基板１に、本発明を適用した場合の構成例および作用効果について説明する。

図６は、本発明による実施例１のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。図７は、図６のＤ−Ｄ’線における模式断面図である。なお、図６では、画素電極ＰＸのスリットＳＬを省略している。

実施例１のＴＦＴ基板１は、１画素の構成が図３乃至図５に示したような横電界駆動方式の液晶表示パネルで用いられるＴＦＴ基板である。また、実施例１のＴＦＴ基板１では、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子と、前記第１のＴＦＴ素子が故障しているときに使用される第２のＴＦＴ素子（予備のＴＦＴ素子）とが配置されている。

このとき、１つの画素領域に対して配置される前記第１のＴＦＴ素子および前記第２のＴＦＴ素子は、たとえば、図６に示すような配置になっている。なお、図６において、第１のＴＦＴ素子は、半導体層ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２を有するＴＦＴ素子であり、第２のＴＦＴ素子は、半導体層ＦＳＣ、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２を有するＴＦＴ素子である。また、第１のＴＦＴ素子のドレイン電極ＭＳＤ１は、たとえば、２本の隣接する映像信号線ＤＬ_ｎ−１，ＤＬ_ｎのうちの映像信号線ＤＬ_ｎ−１のほうと一体的に形成されている。

また、１本の走査信号線ＧＬを挟んで隣接する対向電極ＣＴを接続するブリッジ配線ＢＲは、通常、図６に示すように、２本の隣接する映像信号線ＤＬ_ｎ−１，ＤＬ_ｎのうちの、第１のＴＦＴ素子のドレイン電極ＭＳＤ１が接続していないほうの映像信号線ＤＬ_ｎの近傍に配置（形成）される。そのため、第２のＴＦＴ素子の半導体層ＦＳＣ、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２は、第１のＴＦＴ素子とブリッジ配線ＢＲとの間に配置（形成）する。

前記第２のＴＦＴ素子は、初期状態で使用される第１のＴＦＴ素子に不良（故障）が有り、そのままでは点欠陥、たとえば、常時最低階調表示または常時最大階調表示になる場合に備えて設けられた予備のＴＦＴ素子である。そのため、前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さや形状が、前記第１のＴＦＴ素子と同じであることが望ましい。

しかしながら、本発明は、たとえば、常時最低階調表示または常時最大階調表示になるのを回避することを主な目的としている。そのため、前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さや形状が、前記第１のＴＦＴ素子と異なっていてもよいし、前記第１のＴＦＴ素子よりも小さくてもよい。

ただし、前記第１のＴＦＴ素子と前記第２のＴＦＴ素子とは、たとえば、それぞれのＴＦＴ素子におけるチャネル幅Ｗをチャネル長Ｌで除した値（Ｗ／Ｌ）が等しくなるようにすることが望ましい。

また、実施例１のＴＦＴ基板１では、たとえば、図６および図７に示すように、走査信号線ＧＬのうちの、前記第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部と平面で見て重なる位置に切り欠き部ＵＣ１を設け、ソース電極ＦＳＤ２の端部と平面でみて重なる位置に切り欠き部ＵＣ２を設ける。すなわち、実施例１のＴＦＴ基板１において、前記第２のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２は、それぞれ、走査信号線ＧＬと重なる領域および重ならない領域を有する。また、前記第２のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２のうちの、走査信号線ＧＬと重ならない領域は、画素電極ＰＸとも重ならない。

またこのとき、前記第２のＴＦＴ素子のソース電極ＦＳＤ２の端部と平面でみて重なる位置に設ける切り欠き部ＵＣ２は、たとえば、図６に示すように、ブリッジ配線ＢＲの近傍に設けることが望ましい。ブリッジ配線ＢＲの近傍は、ブリッジ配線ＢＲと画素電極ＰＸとの間が広くなっているので、そこにソース電極ＦＳＤ２の端部を設ければ、切り欠き部ＵＣ２の切り欠き寸法を小さくすることができる。

図８および図９は、実施例１のＴＦＴ基板の修正方法を説明するための模式図である。
図８は、修正方法の一例を説明するための模式平面図である。図９は、図８のＥ−Ｅ’線における模式断面図である。なお、図８では、画素電極ＰＸのスリットＳＬを省略している。

実施例１のＴＦＴ基板１は、従来のものと同じ手順で製造され、ＴＦＴ素子の半導体層（チャネル層）を形成する工程において、初期状態で使用される第１のＴＦＴ素子のチャネル層ＭＳＣに加え、第２のＴＦＴ素子のチャネル層ＦＳＣを形成する。また、映像信号線ＤＬなどを形成する工程で、初期状態で使用される第１のＴＦＴ素子のドレイン電極ＭＳＤ１およびソース電極ＭＳＤ２に加え、第２のＴＦＴ素子のドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２を形成する。

そして、従来の手順に沿って画素電極ＰＸおよびブリッジ配線ＢＲまでを製造した後、たとえば、各画素領域に配置された第１のＴＦＴ素子が正常に動作するかの検査を行う。

この検査において、たとえば、図６に示した第１のＴＦＴ素子のチャネル層ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２のいずれかに不良があり、点欠陥が発生する場合、当該画素領域のＴＦＴ素子（スイッチング素子）を、第１のＴＦＴ素子から第２のＴＦＴ素子に切り替える修正が行われる。

このときの修正は、たとえば、まず、図８に示すように、第１のＴＦＴ素子のドレイン電極ＭＳＤ１を映像信号線ＤＬ_ｎ−１から切り離し、ソース電極ＭＳＤ２を画素電極ＰＸから切り離す。この切り離しは、たとえば、レーザを照射して行う。また、ドレイン電極ＭＳＤ１とソース電極ＭＳＤ２の切り離し位置は任意であるが、それぞれ、半導体層ＭＳＣ上、走査信号線ＧＬと映像信号線ＤＬ_ｎ−１との間に介在するスペーサー層ＳＳＣ上で行うことが望ましい。なお、スペーサー層ＳＳＣは、走査信号線ＧＬおよび共通信号線ＣＬと映像信号線ＤＬとが立体的に交差する領域において、たとえば、走査信号線ＧＬと映像信号線ＤＬ、共通信号線ＣＬと映像信号線ＤＬが短絡するのを防ぐための層であり、たとえば、ＴＦＴ素子の半導体層ＳＣを形成する工程で形成される。

次に、たとえば、図８および図９に示すように、第２の絶縁層ＰＡＳ２のうちの、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部およびソース電極ＦＳＤ２の端部の上を開口してスルーホールＴＨ４，ＴＨ５を形成するとともに、映像信号線ＤＬ_ｎ−１の上を開口してスルーホールＴＨ６を形成する。このとき、各スルーホールＴＨ４，ＴＨ５，ＴＨ６は、たとえば、レーザを照射して形成する。

次に、たとえば、図８および図９に示すように、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部と映像信号線ＤＬ_ｎ−１、ソース電極ＦＳＤ２と画素電極ＰＸを、それぞれ、導電膜６で電気的に接続する。導電膜６は、たとえば、レーザＣＶＤ膜で形成する。なお、導電膜６を形成する面は、画素電極ＰＸが形成されている面であるため、第２のＴＦＴ素子のソース電極ＭＳＤ２と画素電極ＰＸを接続する導電膜６は、スルーホールＴＨ１が形成された位置まで延ばさなくてもよいことはもちろんである。

このような修正を行うときに、走査信号線ＧＬに切り欠き部ＵＣ１，ＵＣ２を設けておき、平面でみて走査信号線ＧＬと重ならない位置にスルーホールＴＨ４，ＴＨ５を形成すれば、仮に、各スルーホールがドレイン電極ＦＳＤ１またはソース電極ＦＳＤ２を貫通してしまった場合でも、走査信号線ＧＬと導電膜６とが接続（短絡）することを防げる。そのため、各画素領域の不良（点欠陥）を容易に修正できる。

なお、図６に示した平面図では、第２のＴＦＴ素子のチャネル領域の平面形状がクランク状になるようにドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２が配置（形成）されている。しかしながら、第２のＴＦＴ素子のチャネル領域の平面形状は、第１のＴＦＴ素子と同様のＵ字型になっていてもよいし、単純な矩形になっていてもよいことはもちろんである。

図１０は、実施例１のＴＦＴ基板の第１の変形例を説明するための模式平面図である。なお、図１０では、画素電極ＰＸのスリットＳＬを省略している。

図３乃至図５に示したようなＴＦＴ基板１において、１本の走査信号線ＧＬの両側に配置される対向電極ＣＴは、一般に、表示領域ＤＡの外側に配置されたコモンバスライン（図示しない）により電気的に接続されている。そのため、１本の走査信号線ＧＬの両側に配置される対向電極ＣＴを接続するブリッジ配線ＢＲは、走査信号線ＧＬの延在方向に並んだ画素領域のすべてに対して配置する必要はなく、たとえば、図１０に示すように、ブリッジ配線ＢＲが設けられた第１の画素領域と、設けられていない第２の画素領域の２種類の画素領域があってもよい。

このとき、２本の隣接する映像信号線ＤＬ_ｎ−１，ＤＬ_ｎの間にブリッジ配線ＢＲが設けられている第１の画素領域と、２本の隣接する映像信号線ＤＬ_ｎ，ＤＬ_ｎ＋１の間にブリッジ配線ＢＲが設けられていない第２の画素領域のそれぞれに配置された、初期状態で使用される第１のＴＦＴ素子は、図１０に示すように、走査信号線ＧＬ、半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、およびソース電極ＭＳＤ２で構成されている。またこのとき、第１のＴＦＴ素子のドレイン電極ＭＳＤ１は映像信号線ＤＬに接続され、ソース電極ＳＤ２は画素電極ＰＸに接続されている。

また、第１の画素領域に対して配置される第２のＴＦＴ素子は、走査信号線ＧＬ、半導体層ＦＳＣ１、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２で構成されており、半導体層ＦＳＣ１、ドレイン電極ＦＳＤ１、およびソース電極ＦＳＤ２は、それぞれ、第１のＴＦＴ素子の半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、ソース電極ＭＳＤ２と独立している。

同様に、第２の画素領域に対して配置される第２のＴＦＴ素子は、走査信号線ＧＬ、半導体層ＦＳＣ２、ドレイン電極ＦＳＤ３、およびソース電極ＦＳＤ４で構成されており、半導体層ＦＳＣ２、ドレイン電極ＦＳＤ３、およびソース電極ＦＳＤ４は、それぞれ、第１のＴＦＴ素子の半導体層（チャネル層）ＭＳＣ、ドレイン電極ＭＳＤ１、ソース電極ＭＳＤ２と独立している。

またさらに、第１の画素領域と第２の画素領域のように、第２のＴＦＴ素子を配置することが可能な領域が異なる場合、第１の画素領域に配置する第２のＴＦＴ素子と、第２の画素領域に配置する第２のＴＦＴ素子とは、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長を変えることができ、たとえば、図１０に示すように、平面形状の異なるＴＦＴ素子を配置することができる。

このように、ブリッジ配線ＢＲの有無により第２のＴＦＴ素子の平面形状を変える場合も、走査信号線ＧＬの、ドレイン電極ＦＳＤ１の端部と平面で見て重なる位置に切り欠き部ＵＣ１、ソース電極ＦＳＤ２の端部と平面でみて重なる位置に切り欠き部ＵＣ２、ドレイン電極ＦＳＤ３の端部と平面で見て重なる位置に切り欠き部ＵＣ３、ソース電極ＦＳＤ４と平面で見て重なる位置に切り欠き部ＵＣ４を設ければ、各画素領域の不良（点欠陥）を容易に修正できる。

図１１は、実施例１のＴＦＴ基板の第２の変形例を説明するための模式平面図である。図１２は、実施例１のＴＦＴ基板の第３の変形例を説明するための模式平面図である。図１３は、実施例１のＴＦＴ基板の第４の変形例を説明するための模式平面図である。なお、図１１および図１２では、画素電極ＰＸのスリットＳＬを省略している。

実施例１のＴＦＴ基板１は、たとえば、１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子の他に、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なる予備のＴＦＴ素子（第２のＴＦＴ素子）を設けることで、第１のＴＦＴ素子の不良による点欠陥を容易に修正できるようにしている。

また、実施例１のＴＦＴ基板１では、点欠陥、たとえば、常時最低階調表示または常時最大階調表示になるのを回避することができればよいので、第２のＴＦＴ素子の形状には種々の形状が適用できることはもちろんである。

たとえば、図１０に示した例において、ブリッジ配線ＢＲが設けられていない第２の画素領域に配置した第２のＴＦＴ素子は、ドレイン電極ＦＳＤ３が、ｙ方向を上下方向とするＵ字型、すなわち２つの平行な部分（直線部分）がｙ方向に延びているＵ字型である。しかしながら、ドレイン電極ＦＳＤ３をＵ字型にする場合、たとえば、図１１に示すように、ｘ方向を上下方向とする配置、すなわちドレイン電極ＦＳＤ３の２つの直線部分がｘ方向に延びるようにしてもよい。

また、ブリッジ配線ＢＲが設けられていない第２の画素領域は、ブリッジ配線ＢＲが設けられている第１の画素領域に比べて、第２のＴＦＴ素子を配置することが可能な領域が広い。そのため、第２の画素領域に配置する第２のＴＦＴ素子を、たとえば、図１２に示すように、チャネル領域（キャリアが移動する領域）が矩形になる平行トランジスタにすることも可能である。

またさらに、図１１および図１２に示した例は、ブリッジ配線ＢＲが設けられていない第２の画素領域に対して配置する第２のＴＦＴ素子の平面形状を挙げている。しかしながら、これに限らず、ブリッジ配線ＢＲが設けられている第１の画素領域に対して配置する第２のＴＦＴ素子についても、図１１または図１２に示したような平面形状にしてもよいことはもちろんである。

また、ブリッジ配線ＢＲが設けられている第１の画素領域は、ブリッジ配線ＢＲが設けられている分、第２のＴＦＴ素子を配置することが可能な領域が狭い。そのため、第１の画素領域に対して配置する第２のＴＦＴ素子は、半導体層ＦＳＣと走査信号線ＧＬとが平面で見て重なる領域の面積が狭くても、チャネル幅は大きくなる平面形状にすることが望ましい。そのような平面形状としては、たとえば、図１３に示すように、ドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２をともにＵ字型にした形状が挙げられる。

また、図１３に示したような平面形状にする場合、たとえば、ドレイン電極ＦＳＤ１の２つの平行な部分（直線部分）ＦＳＤ１１，ＦＳＤ１２のうちの、ソース電極ＦＳＤ２の２つの平行な部分（直線部分）ＦＳＤ２１，ＦＳＤ２２に挟まれているほうの部分ＦＳＤ１２の幅Ｌ１２を、もう一方の部分のＦＳＤ１１の幅Ｌ１１よりも太くすることが望ましい。同様に、ソース電極ＦＳＤ２の２つの平行な部分（直線部分）ＦＳＤ２１，ＦＳＤ２２のうちの、ドレイン電極ＦＳＤ１の２つの平行な部分（直線部分）ＦＳＤ１１，ＦＳＤ１２に挟まれているほうの部分ＦＳＤ２１の幅Ｌ２１を、もう一方の部分のＦＳＤ２２の幅Ｌ２２よりも太くすることが望ましい。このように、ドレイン電極ＳＤ１およびソース電極ＦＳＤ２をともにＵ字型にする場合、電流が集中する部分ＦＳＤ１２，ＦＳＤ２１の幅を広くすることで、キャリアの移動をスムーズに行うことができる。

なお、図１１乃至図１３は、第２のＴＦＴ素子の平面形状の変形例の一例であり、第２のＴＦＴ素子は、図６、図１０乃至図１３に示した平面形状に限らず、その他の平面形状であってもよいことはもちろんである。

また、実施例１において、第１のＴＦＴ素子は、ドレイン電極ＳＤ１（ＭＳＤ）がＵ字型のトランジスタ素子を例に挙げており、さらにドレイン電極ＳＤ１の直線部分がｙ方向に延びている場合（縦置き）を例に挙げている。しかしながら、第１のＴＦＴ素子に関しても、図６などに挙げた平面形状に限らず、その他の平面形状であってもよいことはもちろんである。

また、実施例１では、ＴＦＴ基板１の１画素の構成が、図３乃至図５に示したような構成である横電界駆動方式の液晶表示パネルを例に挙げているが、これに限らず、１画素の構成が他の構成である液晶表示パネルにも適用可能であることはもちろんである。

図１４は、本発明による実施例２のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。なお、図１４では、画素電極ＰＸのスリットＳＬを省略している。

実施例１では、たとえば、図６に示したように、走査信号線ＧＬに切り欠き部ＵＣ１，ＵＣ２を形成し、予備のＴＦＴ素子である第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部およびソース電極ＦＳＤ２の端部を、当該切り欠き部ＵＣ１，ＵＣ２に配置している。

しかしながら、近年の液晶表示装置では、たとえば、各画素領域の開口率を高くするために、たとえば、図１０に示すように、走査信号線ＧＬのうちの、第１のＴＦＴ素子が配置される領域のみの幅を広くし、その他の領域の幅を狭くすることがある。このような場合、たとえば、走査信号線ＧＬの切り欠き部ＵＣ１，ＵＣ２を大きくすると、第２のＴＦＴ素子を配置することが可能な領域が狭くなり、第２のＴＦＴ素子のチャネル幅およびチャネル長が小さくなってしまう。

そのため、実施例２のＴＦＴ基板１では、第２のＴＦＴ素子のドレイン電極の端部およびソース電極の端部が、平面でみて走査信号線ＧＬおよび画素電極ＰＸと重ならないようにするために、たとえば、図１４に示すように、走査信号線ＧＬだけでなく、画素電極ＰＸにも切り欠き部ＵＣｐ１，ＵＣｐ２を設ける。このようにすれば、走査信号線ＧＬの切り欠き寸法を小さくすることができる。

図１５乃至図１７は、実施例２のＴＦＴ基板の変形例を説明するための模式平面図である。
図１５は、実施例２のＴＦＴ基板の変形例の一例を示す模式平面図である。図１６は、画素電極に切り欠き部を設けたときに生じる問題の一例を説明するための模式平面図である。図１７は、図１５に示したＴＦＴ基板の作用効果を説明するための模式平面図である。なお、図１５乃至図１７では、画素電極ＰＸのスリットＳＬを省略している。

実施例２のＴＦＴ基板１は、画素電極ＰＸに切り欠き部ＵＣを設けることで、走査信号線ＧＬの切り欠き部ＵＣ１，ＵＣ２の切り欠き寸法を小さくし、走査信号線ＧＬ上における第２のＴＦＴ素子を配置することが可能な領域が狭くなることを防ぐ。

すなわち、実施例２のＴＦＴ基板１では、たとえば、図１５に示すように、画素電極ＰＸの切り欠き部ＵＣｐ１，ＵＣｐ２の切り欠き寸法を大きくすれば、走査信号線ＧＬには切り欠き部を設けないようにすることも可能である。またこのとき、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部側にある画素電極ＰＸの切り欠き部ＵＣｐ１は、たとえば、第１のＴＦＴ素子のドレイン電極ＭＳＤ１または第２のＴＦＴ素子のドレイン電極ＦＳＤ１が接続する映像信号線ＤＬ_ｎ−１側の辺ＵＣｐ１１をｙ方向から角度θだけ傾けて、当該第２のＴＦＴ素子のゲートが接続している走査信号線ＧＬに近づくにつれて、広くなるように形成することが望ましい。

実施例２のＴＦＴ基板１において、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部側にある画素電極ＰＸの切り欠き部ＵＣｐ１が、たとえば、図１６に示すように、矩形である場合、第２のＴＦＴ素子のドレイン電極ＦＳＤ１と映像信号線ＤＬ_ｎ−１とを導電膜６で接続すると、導電膜６と画素電極ＰＸとが接触し、短絡してしまう可能性が高い。

一方、画素電極ＰＸの切り欠き部ＵＣｐ１の辺ＵＣｐ１１をｙ方向から角度θだけ傾けて、走査信号線ＧＬに近づくにつれて広くなるようにしておくと、たとえば、図１７に示すように、第２のＴＦＴ素子のドレイン電極ＦＳＤ１と映像信号線ＤＬ_ｎ−１とを導電膜６で接続したときに、導電膜６と画素電極ＰＸとの間に十分なスペースがあり、導電膜６と画素電極ＰＸとが短絡する可能性を低くできる。

以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。

たとえば、前記実施例では、液晶表示装置（液晶表示パネル）に本発明を適用した例を示しているが、これに限らず、他の表示装置であってもよいことはもちろんである。すなわち、本発明は、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれた１つの画素領域に対して、初期状態で使用される第１のＴＦＴ素子と、第１のＴＦＴ素子に不良が発生した場合に使用される第２のＴＦＴ素子が配置された基板を有する表示装置であれば、どのような表示装置にも適用することが可能である。

図１８は、実施例１および実施例２のＴＦＴ基板の第１の応用例を説明するための模式平面図である。図１９は、実施例１および実施例２のＴＦＴ基板の第２の応用例を説明するための模式平面図である。なお、図１８および図１９では、画素電極ＰＸのスリットＳＬを省略している。

前記実施例１および実施例２では、第２のＴＦＴ素子のドレイン電極ＦＳＤ１およびソース電極ＦＳＤ２の端部、言い換えると、修正するときに導電膜６が接続する部分が、平面でみて走査信号線ＧＬおよび画素電極ＰＸとは重ならないようにしている。

これは、第２のＴＦＴ素子のドレイン電極ＦＳＤ１の端部上、およびソース電極ＦＳＤ２の端部上にスルーホールＴＨ４，ＴＨ５を形成するときに、たとえば、スルーホールＴＨ４，ＴＨ５がドレイン電極ＦＳＤ１またはソース電極ＦＳＤ２を貫通してしまっても、導電層６と走査信号線ＧＬとが短絡しないようにするためである。

このことを考慮すると、たとえば、図１８に示すように、走査信号線ＧＬのうちの、映像信号線ＤＬ（ＤＬ_ｎ−１，ＤＬ_ｎ）と立体的に交差する領域の幅を狭くし、走査信号線ＧＬと共通信号線ＣＬとの間隙を広くしてもよい。このようにすると、たとえば、映像信号線ＤＬ_ｎ−１にスルーホールＴＨ６を形成するときに、平面でみて走査信号線ＧＬとは重ならない領域にスルーホールＴＨ６を形成することができる。そのため、たとえば、スルーホールＴＨ６が映像信号線ＤＬ_ｎ−１やスペーサー層ＳＳＣを貫通してしまっても、導電層６と走査信号線ＧＬとが短絡しないようにすることができる。

また、このように、走査信号線ＧＬのうちの、映像信号線ＤＬと立体的に交差する領域の幅を狭くすると、たとえば、図１９に示すように、第１のＴＦＴ素子のドレイン電極ＭＳＤ１のうちの、半導体層ＭＳＣのドレイン領域に接している部分と映像信号線ＤＬ_ｎ−１とを接続する部分を、平面でみて走査信号線ＧＬとは重ならない領域に出すことができる。そのため、たとえば、ドレイン電極ＭＳＤ１と走査信号線ＧＬとの間の配線容量を小さくできる。

液晶表示パネルを観察者側からみた模式平面図である。図１のＡ−Ａ'線における模式断面図である。液晶表示パネルのＴＦＴ基板における表示領域の１画素の構成例を示す模式平面図である。図３のＢ−Ｂ'線における模式断面図である。図３のＣ−Ｃ'線における模式断面図である。本発明による実施例１のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。図６のＤ−Ｄ’線における模式断面図である。修正方法の一例を説明するための模式平面図である。図８のＥ−Ｅ’線における模式断面図である。実施例１のＴＦＴ基板の第１の変形例を説明するための模式平面図である。実施例１のＴＦＴ基板の第２の変形例を説明するための模式平面図である。実施例１のＴＦＴ基板の第３の変形例を説明するための模式平面図である。実施例１のＴＦＴ基板の第４の変形例を説明するための模式平面図である。本発明による実施例２のＴＦＴ基板におけるＴＦＴ素子の構成例を示す模式平面図である。実施例２のＴＦＴ基板の変形例の一例を示す模式平面図である。画素電極に切り欠き部を設けたときに生じる問題の一例を説明するための模式平面図である。図１５に示したＴＦＴ基板の作用効果を説明するための模式平面図である。実施例１および実施例２のＴＦＴ基板の第１の応用例を説明するための模式平面図である。実施例１および実施例２のＴＦＴ基板の第２の応用例を説明するための模式平面図である。

符号の説明

１…ＴＦＴ基板
ＳＵＢ…ガラス基板
ＧＬ…走査信号線
ＣＬ…共通信号線
ＣＰ…共通接続パッド
ＣＴ…対向電極
ＰＡＳ１…第１の絶縁層
ＤＬ，ＤＬ_ｎ−１，ＤＬ_ｎ，ＤＬ_ｎ＋１…映像信号線
ＳＣ…ＴＦＴ素子のチャネル層（半導体層）
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＰＡＳ２…第２の絶縁層
ＰＸ…画素電極
ＳＬ…スリット
ＢＲ…ブリッジ配線
ＭＳＣ…第１のＴＦＴ素子のチャネル層（半導体層）
ＭＳＤ１…第１のＴＦＴ素子のドレイン電極
ＭＳＤ２…第１のＴＦＴ素子のソース電極
ＦＳＣ１，ＦＳＣ２…第２のＴＦＴ素子のチャネル層（半導体層）
ＦＳＤ１，ＦＳＤ３…第２のＴＦＴ素子のドレイン電極
ＦＳＤ２，ＦＳＤ４…第２のＴＦＴ素子のソース電極
ＴＨ１，ＴＨ２，ＴＨ３，ＴＨ４，ＴＨ５，ＴＨ６…スルーホール
ＯＲＩ…配向膜
ＵＣ１，ＵＣ２，ＵＣ３，ＵＣ４…走査信号線の切り欠き部
ＵＣｐ１，ＵＣｐ２…画素電極の切り欠き部
２…対向基板
３…液晶材料
４…シール材
５Ａ，５Ｂ…偏光板
６…導電膜

Claims

複数本の走査信号線と、絶縁層を介して前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、２本の隣接する走査信号線および２本の隣接する映像信号線で囲まれる画素領域に対して配置されるＴＦＴ素子および画素電極とを有する基板を備える表示装置であって、
前記基板は、１つの画素領域に対して、チャネル層およびドレイン電極ならびにソース電極がそれぞれ独立した第１のＴＦＴ素子と第２のＴＦＴ素子が配置されており、
各画素領域の第１のＴＦＴ素子と第２のＴＦＴ素子は、前記映像信号線に映像信号が加わり、前記走査信号線に走査信号が加わったときに、いずれか一方のＴＦＴ素子のみが動作し、
前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なり、
前記走査信号線は、前記基板を平面でみたときに該走査信号線の幅が細くなる切り欠き部を有し、
前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置していることを特徴とする表示装置。
前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面でみたときに走査信号線と重なる領域および重ならない領域を有することを特徴とする請求項１に記載の表示装置。
前記第２のＴＦＴ素子のドレイン電極およびソース電極は、前記基板を平面で見たときに画素電極と重ならないことを特徴とする請求項１または請求項２に記載の表示装置。
前記画素電極は、前記基板を平面でみたときに前記走査信号線と対向する辺に、切り欠き部を有し、
前記第２のＴＦＴ素子のドレイン電極およびソース電極のそれぞれの端部は、前記基板を平面でみたときに前記切り欠き部の上に位置していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示装置。
前記画素電極の前記切り欠き部のうちの、前記第２のＴＦＴ素子のドレイン電極と、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している映像信号線との間にある部分は、前記第２のＴＦＴ素子のゲートが接続している走査信号線に近づくにつれて、前記第１のＴＦＴ素子のドレイン電極または前記第２のＴＦＴ素子のドレイン電極が接続している前記映像信号線側に広がっていることを特徴とする請求項４に記載の表示装置。
前記基板は、前記各画素領域に対して配置される共通電極と、走査信号線と立体的に交差し、かつ、該走査信号線の両側に配置された共通電極に接続されるブリッジ配線を有し、
前記基板は、前記共通電極がブリッジ配線で他の画素領域の共通電極と電気的に接続されている第１の画素領域と、接続されていない第２の画素領域とを有し、
前記第１の画素領域に対して配置される前記第２のＴＦＴ素子と、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、前記基板を平面でみたときの各ＴＦＴ素子が占有する面積の広さまたは形状あるいはチャネル幅およびチャネル長が異なることを特徴とする請求項１乃至請求項５のいずれか１項に記載の表示装置。
前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、前記第１の画素領域に対して配置される前記第１のＴＦＴ素子と、前記ブリッジ配線の間に配置されていることを特徴とする請求項６に記載の表示装置。
前記第１の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２の画素領域に対して配置される前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子であることを特徴とする請求項６に記載の表示装置。
前記第１のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であり、前記第２のＴＦＴ素子は、ドレイン電極およびソース電極が平行に配置されたトランジスタ素子であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の表示装置。
前記第２のＴＦＴ素子は、ドレイン電極がＵ字型のトランジスタ素子であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の表示装置。
前記第２のＴＦＴ素子は、ドレイン電極およびソース電極がともにＵ字型のトランジスタ素子であり、かつ、前記ドレイン電極の２つの概略平行な部分と、前記ソース電極の２つの概略平行な部分とが、交互に配置されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の表示装置。
前記ドレイン電極の前記２つの概略平行な部分のうちの、前記ソース電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広く、
前記ソース電極の前記２つの概略平行な部分のうちの、前記ドレイン電極の２つの概略平行な部分の間にあるほうの部分の幅は、もう一方の部分の幅よりも広いことを特徴とする請求項１１に記載の表示装置。
前記第１のＴＦＴ素子と前記第２のＴＦＴ素子は、チャネル幅をチャネル長で除した値が等しいことを特徴とする請求項１乃至請求項１２のいずれか１項に記載の表示装置。
前記基板は、一対の基板の間に液晶を封入した液晶表示パネルにおける、前記一対の基板のうちの一方の基板であることを特徴とする請求項１乃至請求項１３のいずれか１項に記載の表示装置。