KR20010038387A - 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 - Google Patents

박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 어레이기판에 관한 것으로, 더 상세하게는 공정단순화를 통해 어레이기판의 제조시간을 단축하고, 복잡한 공정에 의해 발생하는 배선의 단락 등을 방지함으로써, 제품의 불량률을 낮추어 제품의 제조수율(yield)을 향상시키는 데 그 목적이 있다.

Description

박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법{The array substrate of TFT type liquid crystal display device and the method of fabricating the same }
본 발명은 박막트랜지스터형 액정표시장치의 어레이기판에 관한 것으로, 더 상세하게는 공정을 단순화하여 제조한 박막트랜지스터형 액정표시장치의 어레이기판에 관한 것이다.
일반적으로, 액정표시장치는 크게 표시부(display part)와 패드부(pad part)로 나눈다.
상기 표시부는 액정표시장치로서 액정을 사이에 둔 두 개의 투명기판으로 구성되며 이러한 액정표시장치의 한 쪽 기판에는 공통전극이 형성되고, 다른 쪽 기판에는 복수개의 화소에 대응하여 각 화소를 구동하는 박막트랜지스터와 박막트랜지스터의 게이트전극과 소스전극에 연결되는 게이트배선과 소스배선이 배열되어 형성된다.
상기 패드부는 상기 게이트배선에 신호전압(signal voltage)을 인가하는 게이트패드(gate pad)와 상기 소스배선에 데이터전압(data voltage)을 인가하는 소스패드(source pad)로 구성된다.
상기 게이트패드는 상기 표시부의 한쪽 면에 접하여 구성되고, 소스패드는 상기 게이트패드와 마주보지 않는 다른 쪽 면에 접하여 구성된다.
전술한 바와 같은 어레이를 형성하기 위해서는 공정별로 증착(deposition), 포토리소그라피(photolithography), 식각(etching) 등을 반복하게 되며, 이러한 반복된 공정이 많을수록 공정오차에 의해 게이트배선 또는 데이터배선 그리고 기타 구성요소들의 손상(damage)에 의한 제품의 불량 발생률이 높아질 수 있고, 재료비에 의한 제품의 코스트(cost)가 높아지게 된다.
따라서, 전술한 단점 등을 극복하기 위해 공정상의 단순함을 지향하게 되었고, 일반적인 공정패턴인 기존의 8마스크에서 5 마스크로 공정을 단축할 수 있었다.
기존의 5 마스크 공정을 아래에 첨부한 도면을 참조하여 설명하도록 한다.
도 1은 기존의 5마스크 공정 중 3 마스크 공정까지 완료된 어레이기판의 평면을 도시한 평면도이다.
도시한 바와 같이, 상기 평면도는 크게 화소(P)와 박막트랜지스터(T)와 캐패시터(C)로 나눌 수 있으며, 또한 일부분이 상기 박막트랜지스터(T)의 게이트전극(13)으로 사용되는 게이트배선(15)과 상기 게이트배선(15)과 연결되는 게이트패드(17)로 구성된다. 또한, 상기 게이트배선(15)과 직교하는 소스배선(24)과 상기 게이트배선(15)과 직교하는 부분의 소스배선에서 상기 게이트배선의 방향으로 돌출연장된 소스전극(19)과, 상기 소스전극(19)과 소정간격 이격되어 형성되는 드레인전극(20)과, 상기 소스전극(19)과 드레인전극(20) 사이에 노출된 액티브층(22)과, 상기 소스배선(24)과 연결되는 소스패드(23)를 도시하고 있다.
또한, 상기 일부 게이트배선(15)상에 아일랜드 형태로 형성되어, 상기 캐패시터(C)의 제 1 전극인 게이트배선의 일부(16)와 절연층(미도시)을 사이에 두고 겹쳐형성되어 캐패시터(C)의 제 2 전극으로 사용되는 소스·드레인금속층(25)을 도시하고 있다.
도 2는 도 1의 Ⅰ-Ⅰ 와 Ⅱ-Ⅱ를 따라 절단한 단면을 나타낸 공정단면도로서, 먼저 투명한기판(21) 위에 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta) 등의 금속을 증착하고 제 1 마스크 공정을 통해, 게이트전극(13)과 게이트배선(도 1의 15참조)과, 상기 게이트배선과 연결되고 기판의 가장자리에 형성되며 상기 게이트배선에 주사신호를 인가하는 게이트패드(도 1의 17참조)를 형성한다.
다음으로, 상기 게이트전극(13), 게이트배선, 게이트패드가 형성된 기판의 전면에 걸쳐 질화실리콘(silicon nitride : SiNx) 또는 산화실리콘(silicon oxide : SiOx) 등의 절연물질을 증착한다. 상기 절연물질을 증착한 후, 연속으로 진성 비정질실리콘과 불순물이 포함된 비정질실리콘을 증착하여 제 1 절연층(14)과, 반도체층(18)과, 옴익콘택층(27)을 형성한다.
다음으로, 상기 적층된 제 1 절연층(14)과 반도체층(18)과 옴익콘택층(27)을 제 2 마스크를 이용하여 추후 형성될 소스배선과 소스패드와 소스전극과 드레인전극의 형태로 패터닝하여 식각한다. 이때, 소스전극과 드레인전극이 형성될 위치에 소정의 면적을 갖는 반도체층을 형성하여 액티브층(22)으로 한다.
전술한 바와같이, 반도체층(18)이 소정의 형태로 패터닝된 기판의 전면에 크롬(Cr)이나 크롬합금 등을 증착하여 도전성 금속층을 형성한 후, 제 3 마스크를 이용하여 전술한 옴익콘택층(27)과 상기 도전성 금속층을 동시에 패터닝하여,반도체채널로 이용될 액티브층(22)의 일부분이 소정간격 노출되도록 이격된 옴익콘택층(27a)(27b)과, 이와 각각 평면적으로 겹쳐진 소스전극(19)과 드레인전극(20)과, 상기 소스전극(19)과 연결된 소스배선(24)과, 상기 소스배선(24)의 끝단에서 연장되는 소스패드(23)를 형성한다.
동시에, 상기 일부 게이트배선(16)상에 아일랜드 형태의 소스·드레인금속층(25)을 형성한다.
도 3은 종래의 5마스크 공정을 이용해 완성된 박막트랜지스터 어레이기판을 도시한 평면도이고, 도 4는 전술한 도 2에서와 마찬가지로 상기 도 3을 Ⅰ-Ⅰ 와 Ⅱ-Ⅱ를 따라 절단한 공정단면도이다.
전술한 도 2에 이어서, 소스전극(19)과 소스배선(24)과 소스패드(23)와 아일랜드 형태의 소스·드레인금속층(25)이 형성된 기판의 전면에 전술한 바와 같은 절연물질을 증착하여 보호층인 제 2 절연층(29)을 형성한 후, 제 4 마스크로 패터닝하여 상기 소스배선(24)의 끝단에서 연장된 소스패드(23)상에 소스패드콘택홀(37)을 형성하고, 상기 게이트패드(도 3의 17 참조)상에 게이트패드 콘택홀(도 3의 31 참조)을 형성하고, 동시에 상기 드레인전극(20)상에 드레인콘택홀(33)을 형성한다.
또한, 상기 아일랜드 형태의 소스·드레인금속층(25)에 증착된 일부 제 2 절연층을 식각하여 상기 소스·드레인금속층과 추후 증착될 도전성물질이 접촉하도록 하는 식각홈(35)을 형성한다.
다음으로, 상기 소스패드 콘택홀(37)과 드레인콘택홀(33)과 식각홈(35)과 게이트패드 콘택홀(도 3의 31 참조)이 형성된 기판의 전면에 투명도전성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide :ITO) 또는 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 등을 증착하여 투명도전막을 형성한다.
다음으로 제 5 마스크를 이용하여 상기 투명도전막을 패터닝한 후, 식각하여 상기 소스패드 콘택홀(37)을 통해 상기 소스전극(19)과 접촉하는 소스패드단자(40)와, 상기 드레인콘택홀(33)을 통해 상기 드레인전극(20)과 접촉하고 화소의 전면적에 증착되며 상기 게이트배선상의 식각홈(35)을 통해 상기 아일랜드형태의 소스·드레인금속층(25)과 접촉하는 화소전극(39)을 형성한다. 동시에, 상기 게이트패드콘택홀(도 3의 31 참조)을 통해 상기 게이트패드(도 3의 17 참조)와 접촉하는 게이트패드단자(도 3의 41 참조)를 형성한다.
전술한 바와같은 제 5 마스크를 이용한 박막트랜지스터 어레이기판의 제조공정은 기존의 8마스크에 비해 한단계 앞선 공정기술이다.
그러나, 전술한 방식은 상기 드레인전극과 화소전극을 연결할 경우, 상기 드레인전극 상에 콘택홀을 형성한 후, 상기 콘택홀을 통해 상기 드레인전극과 화소전극을 접촉하는 방식을 사용하였다. 상기 드레인콘택홀은 상기 화소의 개구율 등을 고려해 그 크기가 매우 제한되며, 상기 화소와의 접촉면적을 크게 하기위해 복잡한 패턴을 사용하여 형성하게 된다. 또한, 상기 캐패시터구조에서도 화소전극과 소스·드레인금속층을 연결하기 위해 콘택홀을 형성하는 공정을 거치게 된다.
또한, 상기 데이터배선과 화소사이의 식각되지 않은 절연층에 형성되는 기생용량에 의해 상기 데이터배선과 화소사이의 커플링효과(coupling effect)에 의해 액정표시장치의 이미지 표현에 나쁜 영향을 미치게 된다.
따라서, 공정상의 복잡함을 없애고 공정을 좀더 합리적으로 단순화시켜 제품의 불량률을 낮추는 것은 공정시간과 제조단가를 낮추어 제품의 수율을 높이는데 매우 중요한 문제이며 가장 큰 이슈이다.
따라서, 본 발명은 5 마스크를 사용하면서 공정은 더욱 단순화시킨 박막트랜지스터형 액정표시장치의 어레이기판을 제공하는 것을 그 목적으로 한다.
도 1은 제 1 마스크와 제 2 마스크 공정을 거쳐 제조된 종래의 박막트랜지스터 어레이기판의 평면도이고,
도 2는 상기 도 1의 Ⅰ-Ⅰ와Ⅱ-Ⅱ를 따라 절단한 공정단면도이고,
도 3은 제 3 마스크와 제 5 마스크공정을 거쳐 제조된 종래의 박막트랜지스터 어레이기판의 평면도이고,
도 4는 상기 도 3의Ⅰ-Ⅰ와Ⅱ-Ⅱ를 따라 절단한 공정단면도이고,
도 5는 제 1 마스크공정을 거친 본 발명에 따른 박막트랜지스터 어레이기판의 평면도이고,
도 6은 상기 도 5의 Ⅲ-Ⅲ와 Ⅳ-Ⅳ와 Ⅴ-Ⅴ를 따라 절단한 공정단면도이고,
도 7은 제 2 마스크공정을 거친 본 발명에 따른 박막트랜지스터 어레이기판의 평면도이고,
도 8은 상기 도 7의 Ⅲ-Ⅲ와 Ⅳ-Ⅳ와 Ⅴ-Ⅴ를 따라 절단한 공정단면도이고,
도 9는 제 3 마스크공정을 거친 본 발명에 따른 박막트랜지스터 어레이기판의 평면도이고,
도 10은 상기 도 9의 Ⅲ-Ⅲ와 Ⅳ-Ⅳ와 Ⅴ-Ⅴ를 따라 절단한 공정단면도이고,
도 11은 제 4 마스크공정을 거친 본 발명에 따른 박막트랜지스터 어레이기판의 평면도이고,
도 12는 상기 도 11의 Ⅲ-Ⅲ와 Ⅳ-Ⅳ와 Ⅴ-Ⅴ를 따라 절단한 공정단면도이다.
도 13은 제 5 마스크공정을 거친 본 발명에 따른 박막트랜지스터 어레이기판의 평면도이고,
도 14는 상기 도 13의 Ⅲ-Ⅲ와 Ⅳ-Ⅳ와 Ⅴ-Ⅴ를 따라 절단한 공정단면도이다.
＜도면의 주요부분에 대한 간단한 설명＞
113 : 게이트배선 115 : 소스배선
116 : 투명전극패턴 125a : 소스전극
125b : 드레인전극 118a : 반도체 채널
127 : 화소전극 129 : 제 2 절연층
131 : 게이트 콘택홀
전술한 목적을 달성하기 위해 본 발명에 따른 액정표시장치용 어레이기판은
기판을 구비하는 단계와; 상기 기판 위에 도전성금속으로 제 1 금속층을 증착하는 단계와; 제 1 마스크로 상기 제 1 금속층을 패터닝하여 게이트배선과, 상기 게이트배선의 일 끝단에 게이트패드를 형성하는 단계와; 상기 게이트배선 및 게이트패드가 형성된 기판의 전면에 투명한 도전성 산화금속을 증착하는 단계와; 제 2 마스크로 상기 투명한 도전성 산화금속을 패터닝하여 상기 게이트패드 상부에 투명금속패턴을 형성하는 단계와; 상기 투명금속패턴이 형성된 기판의 전면에 제 1 절연층과 진성반도체층과 불순물 반도체층 및 도전성금속층을 적층하는 단계와; 제 3 마스크로 패터닝하여, 상기 진성반도체층과 불순물반도체층과 도전성 금속층을 식각하여, 상기 게이트배선과 직교하는 소스배선과, 상기 소스배선의 끝단에 위치한 소스패드와, 상기 소스배선과 상기 게이트배선이 만나는 지점에서 상기 소스배선의 일부에서 상기 게이트배선의 길이방향으로 돌출형성된 소스/드레인부를 형성하는 단계와; 상기 소스배선과, 상기 소스패드와, 상기 소스/드레인부가 형성된 기판의 전면에 투명 도전성금속을 증착하는 단계와; 제 4 마스크로 상기 투명전극을 패터닝하고 식각하여, 상기 소스패드상에 투명전극이 평면적으로 겹쳐지도록 하고, 상기 소스/드레인부의 투명 도전성 금속층과 불투명 도전성 금속층 및 불순물반도체층을 동시에 식각하여 소정간격 이격된 소스전극과 드레인전극을 형성하고, 상기 드레인전극의 투명전극에서 연장된 화소전극을 형성하는 단계와; 상기 화소전극이 형성된 기판의 전면에 제 2 절연층을 형성하는 단계와; 제 5 마스크로 상기 제 2 절연층을 패터닝하여, 상기 게이트배선과 게이트패드 보다 큰 면적으로 상기 제 2 절연층이 게이트배선과 게이트패드와 평면적으로 겹쳐지고, 동시에 상기 소스배선과 소스패드와 평면적으로 겹쳐지도록 제 2 절연층을 식각하고, 상기 게이트패드 상의 제 1 절연층과 제 2 절연층을 동시에 식각하여 게이트 콘택홀을 형성하고 상기 소스배선 상의 제 2 절연층을 식각하여 소스콘택홀을 형성하고, 상기 소스배선과 화소전극사이의 제 2 절연층과 반도체막과 제 1 절연층을 동시에 식각하는 단계를 포함한다.
상기 투명전극 패턴은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)인 것을 특징으로 한다.
상기 제 5 마스크 공정은 상기 소스배선과 상기 화소전극 사이의 제 1 절연층을 식각하는 과정을 더욱 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 박막트랜지스터 어레이기판은 기판과; 상기 기판상에 도전성 금속으로 형성되고, 일방향으로 연장되며 일 끝단에는 게이트패드가 형성된 게이트배선과; 상기 게이트패드상에 형성되고 노출되는 투명 도전성 금속패턴과; 상기 게이트배선과 직교하면서, 하부에 절연층과 진성반도체층과 불순물반도체층이 적층되고 도전성금속으로 형성되는 소스배선과; 상기 소스배선에서 연장되고 상기 액티브층의 일측을 덮는 소스전극과, 상기 소스전극과 상기 액티브층상에서 소정간격 이격되어 위치한 드레인전극과; 상기 소스배선과 소정간격 이격되고, 상기 드레인전극을 커버하면서 연장되고 상기 게이트배선의 일부와 평면적으로 겹쳐 형성되는 화소전극과; 상기 소스전극과 드레인전극과 게이트배선 상에 형성되는 보호층을 포함한다.
바람직하게는 상기 보호층은 상기 게이트배선과 게이트패드를 따라 동일한 라인형상으로 형성되는 동시에, 상기 소스배선과 직교하는 게이트배선 상의 소스전극과, 이와는 소정간격 이격된 드레인전극과 평면적으로 겹쳐형성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 실시예를 설명하도록 한다.
도 5는 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이기판의 일부를 보인 평면도로서, 제 1 마스크로 패터닝하여 형성된 게이트전극(111)과 게이트배선(113)과 게이패드(114)를 도시하고 있다.
도시한 바와 같이, 상기 게이트전극(111)은 게이트배선(113)의 일부이며, 상기 게이트배선(113)은 기판에 대해 가로방향으로 형성된다. 그리고 상기 게이트배선(113)의 끝단에는 게이트패드(114)가 형성된다.
도 6은 도 5를 Ⅲ-Ⅲ와 Ⅳ-Ⅳ 및 Ⅴ-Ⅴ를 따라 절단한 단면을 나타낸 공정단면도로서, Ⅲ-Ⅲ은 화소와 박막트랜지스터와 데이터배선을 따라 절단한 단면도이고, Ⅳ-Ⅳ는 상기 게이트배선(113)과 화소를 거쳐 소스배선(미도시)을 절단한 절단선이고, 상기 Ⅴ-Ⅴ는 게이트패드(114)를 따라 절단한 단면도이다.
이후 공정은 전술한 Ⅲ-Ⅲ와 Ⅳ-Ⅳ 및 Ⅴ-Ⅴ부분의 단면을 중심으로 설명하도록 한다.
도 6에 도시한 바와 같이, 투명한 기판(100)위에 알루미늄(Al)과 알루미늄 합금, 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)등의 금속을 증착하여 제 1 금속층을 형성한다.
다음으로, 상기 제 1 금속층을 제 1 마스크로 패터닝하여, 게이트전극(111)과, 게이트배선(113)과, 상기 게이트배선과 연결되는 게이트패드(114)를 형성한다.
상기 알루미늄(Al) 또는 알루미늄합금은 저항이 작기 때문에 게이트배선(113)의 신호지연을 작게하는 장점은 있으나, 순수한 알루미늄은 화학약품에 대한 내성이 약하고, 고온공정에서의 힐락(hillock)이 야기되므로 상기 알루미늄을 양극 산화하여 산화알루미늄(Al2O3)을 형성하거나, 알루미늄배선 위에 화학약품과 고온공정에 강한 크롬(Cr)과 같은 금속물질을 증착하여 이중배선을 형성할 수 있다.
도 7과 도 8은 상기 게이트전극(111)과 게이트배선(113)과 게이트패드(114)가 형성된 기판의 평면도와 단면도를 나타낸 것으로서, 기판의 전면에 인듐-틴-옥사이드(ITO), 징크옥사이드(IZO)등의 투명한 도전성 산화금속을 증착하고 제 2 마스크로 패터닝하여 상기 게이트패드(114) 상부의 게이트패드 오픈영역에 투명전극패턴(116)을 형성한다.
상기 투명전극 패턴은 게이트패드 단자로서, 제품이 완성된 뒤 와이어 본딩(wire bonding)이 이루어 질 부분이다.
도 9는 액티브라인(118)과 데이터배선(115)이 평면적으로 겹쳐 형성된 어레이기판의 평면도로서, 상기 액티브라인(118)은 추후에 형성될 데이터배선과 데이터패드부와 동일한 위치와 동일한 패턴으로 형성되며, 이때 상기 하부의 게이트배선과 교차하는 부분인 액티브라인의 일부에서 상기 게이트배선의 방향으로 소정면적 돌출 연장되도록 하여 액티브층(118a)을 형성한다.
전술한 구성의 공정은 도 10의 공정 단면도를 이용하여 이하 설명하도록 한다.
상기 제 2 마스크에 의한 게이트패드(114)상에 투명전극패턴(116)이 형성된 기판의 전면에 산화실리콘(SiO2), 또는 질화실리콘(SiNX), 벤조사이클로뷰틴(BCB) 또는 아크릴계수지와 같은 절연물질과, 비정질실리콘과, 불순물이 함유된 비정질실리콘과, 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 등의 금속을 연속으로 증착하여 제 1 절연층(119)과, 진성반도체층(121)과, 불순물 반도체층(123)과, 제 2 금속층(125)을 형성한다.
다음으로, 제 3 마스크를 이용하여 상기 진성반도체층(121)과, 불순물 반도체층(123)과, 제 2 금속층(125)을 동시에 패터닝하여, 액티브라인(118)과 평면적으로 겹쳐 형성되는 소스배선(115)과, 상기 소스배선(115)에서 연장되는 소스패드(117)를 형성한다.
이때, 상기 게이트배선(115)과 교차하는 부분의 상기 소스배선(115)에서 상기 게이트배선 방향으로 소정의 면적으로 돌출연장된 소스/드레인전극부(115a)를 형성한다.
이때, 상기 소스/드레인전극 골격부(115a)의 하부에는 액티브층(118a)이 상기 소스/드레인전극 골격부(115a)와 같은 형태로 패터닝되어 있다.
제 3 마스크공정에서는 상기 제 1 절연층(119)은 식각하지 않는다.
도 11은 제 4 마스크 공정을 거친 박막트랜지스터 어레이기판의 평면도로서 도시한 바와 같이, 투명전극층을 소스배선(115)과 소스패드(117)에 평면적으로 겹쳐형성한다. 상기 소스/드레인 골격부는 소스전극(125a)과 드레인전극(125b)이 되고, 동시에 상기 소스배선(115)과 게이트배선(113)이 직교하여 정의되는 면적에 화소전극(127)이 형성된다.
도 12는 전술한 도 11의 구성을 설명하기 위한 공정단면도로서, 제 4 마스크공정에 의해 소스배선(115)과 소스패드(117)가 형성된 기판의 전면에 투명전극을 증착하고 제 4 마스크로 패터닝하여, 상기 투명전극이 상기 소스배선(115)과 소스패드(117)와 겹쳐지도록 식각하고, 동시에 상기 소스/드레인골격부와 그 하부의 불순물반도체층을 동시에 식각하여 그 하부의 액티브층(118a)이 노출되도록 소스전극(125a)과 드레인전극(125b)을 형성한다.
또한, 화소전극(127)을 형성하게 되는데 이때, 상기 화소전극(127)의 일측은 상기 드레인전극(125b)과 평면적으로 겹쳐지며, 타측은 상기 게이트배선의 일부(113a)과 겹쳐지도록 형성한다.
상기 소스전극(125a)과 드레인전극(125b)과 평면적으로 겹쳐진 불순물 반도체층은 옴익콘택층(123a)(123b)으로서 상기 액티브층(118a)과 상기 소스전극(125a) 및 드레인전극(125b)과의 접촉저항을 낮추는 수단이 된다.
도 13은 제 5 마스크 공정을 거친 박막트랜지스터 어레이기판의 평면도로서,
박막트랜지스터 어레이기판의 박막트랜지스터(T)와 화소전극(127)과 보조용량 캐패시터(C)를 도시하고 있다.
도시한 바와 같이, 게이트전극(111), 게이트배선(113), 게이트패드(114)상에 평면적으로 겹쳐지는 보호층(129)이 형성되고, 상기 게이트패드(114)상에 형성된 투명전극패턴(116)상에 게이트콘택홀(131)이 형성된다.
도 14는 전술한 평면구성을 설명하기 위한 공정단면도로서, 도시한 바와 같이 상기 제 5 마스크 공정을 거쳐 화소전극(127)이 형성된 기판의 전면에 산화 실리콘(SiO2)과 질화실리콘(SiNX) 등을 증착하거나 경우에 따라서, 벤조사이클로뷰텐(BCB) 또는 아크릴계수지와 같은 절연물질을 증착하여 보호층인 제 2 절연층(129)을 형성한다.
다음으로, 상기 보호층(129)을 제 5 마스크로 패터닝하여 식각하게 되는데 이 때, 전술한 다수의 공정을 거쳐 상기 투명전극패턴(116)상에 적층된 제 1 절연층(119)과 제 2 절연층(129)을 동시에 식각하여 게이트콘택홀(131)을 형성한다.
동시에, 상기 소스패드(117)상의 제 2 절연층을 식각하여 소스콘택홀(133)을 형성한다.
또한, 제 5 마스크 공정에서는 제 2 절연층을 식각함과 동시에, 상기 소스배선(115)과 화소전극(129)사이의 제 1 절연층을 식각한다.
따라서, 본 실시 예에서는 전술한 바와 같이 제 2 절연층(보호층)/액티브층(a-Si)/제 1 절연층(게이트절연층)을 일괄식각하는 것이 특징이며, 이로 인해 패턴불량을 자동으로 리페어하게 되는 효과를 거둘 수 있고, 또한 상기 소스배선과 화소전극 사이의 절연층에 의해 발생할 수 있는 커플링효과(coupling effect)를 줄일 수 있다.
상기 투명전극패턴(116)은 게이트패드 단자로서 신호단자를 상기 게이트콘택홀(131)을 통해 상기 투명전극패턴(116)과 상기 소스콘택홀(133)을 통해 노출된 소스패드상의 투명전극에 직접 본딩(bonding)하는 방법을 사용한다.
또한, 제 2 절연층(129)을 식각하여 상기 게이트배선(113)과 평면적으로 겹쳐 형성되도록 한다. 이때 상기 보호층(129)은 게이트전극(111)상부의 소스전극(125a)과 드레인전극(125b)과 상기 소스전극(125a)과 드레인전극(125b)사이에 소정간격 노출된 반도체채널(126)을 커버하여 상기 요소들을 보호하는 수단이 된다.
도시한 C 부분은 본 발명인 박막트랜지스터 어레이기판에 형성된 보조용량 캐패시턴스이며, MIM (metal/insulator/metal : 게이트배선/절연층/투명전극)구조를 하고 있으며, 별도의 캐패시터라인을 두는 것보다 스토리지의 값이 일정하다는 우수성을 갖는다.
또한, 상기 화소전극과 드레인전극이 일체로 연결됨으로서, 종래와는 달리 상기 화소전극과 드레인전극을 연결하기 위한 콘택홀을 따로 형성할 필요가 없으며, 절연층/소스·드레인층/액티브층을 일괄 식각함으로써 불량패턴의 셀프리페어(self-repair)의 효과가 있다.
따라서, 본 발명에 따른 5 마스크공정을 이용하여 제조된 박막트랜지스터 어레이기판은 기존에 비해 공정이 매우 단순하여 첫째, 제품의 제작시간 절감효과와, 둘째 공정이 단순하기 때문에 그 만큼 불량제품이 줄어드는 효과와, 셋째 재료비의 감소를 가져오는 효과를 거둘수 있으며, 또한, 소스배선과 화소전극 사이의 제 1 절연층과 제 2 절연층과 반도체층을 일괄식각 해 줌으로써 상기 화소전극과 소스배선사이의 단락을 방지하여 단락에 의한 제품의 불량을 방지하여, 제품의 수율향상을 가져오는 효과가 있다.

Claims (6)

  1. 기판을 구비하는 단계와;
    상기 기판 위에 도전성금속으로 제 1 금속층을 증착하는 단계와;
    제 1 마스크로 상기 제 1 금속층을 패터닝하여 게이트배선과, 상기 게이트배선의 일 끝단에 게이트패드를 형성하는 단계와 ;
    상기 게이트배선 및 게이트패드가 형성된 기판의 전면에 투명한 도전성 산화금속을 증착하는 단계와;
    제 2 마스크로 상기 투명한 도전성 산화금속을 패터닝하여 상기 게이트패드 상부에 투명금속패턴을 형성하는 단계와;
    상기 투명금속패턴이 형성된 기판의 전면에 제 1 절연층과 진성반도체층과 불순물 반도체층 및 도전성금속층을 적층하는 단계와;
    제 3 마스크로 패터닝하여, 상기 진성반도체층과 불순물반도체층과 도전성 금속층을 식각하여, 상기 게이트배선과 직교하는 소스배선과, 상기 소스배선의 끝단에 위치한 소스패드와, 상기 소스배선과 상기 게이트배선이 만나는 지점에서 상기 소스배선의 일부에서 상기 게이트배선의 길이방향으로 돌출형성된 소스/드레인부를 형성하는 단계와;
    상기 소스배선과, 상기 소스패드와, 상기 소스/드레인부가 형성된 기판의 전면에 투명 도전성금속을 증착하는 단계와;
    제 4 마스크로 상기 투명전극을 패터닝하고 식각하여, 상기 소스패드상에 투명전극이 평면적으로 겹쳐지도록 하고, 상기 소스/드레인부의 투명 도전성 금속층과 불투명 도전성 금속층 및 불순물반도체층을 동시에 식각하여 소정간격 이격된 소스전극과 드레인전극을 형성하고, 상기 드레인전극의 투명전극에서 연장된 화소전극을 형성하는 단계와;
    상기 화소전극이 형성된 기판의 전면에 제 2 절연층을 형성하는 단계와;
    제 5 마스크로 상기 제 2 절연층을 패터닝하여, 상기 게이트배선과 게이트패드 보다 큰 면적으로 상기 제 2 절연층이 게이트배선과 게이트패드와 평면적으로 겹쳐지고, 동시에 상기 소스배선과 소스패드와 평면적으로 겹쳐지도록 제 2 절연층을 식각하고, 상기 게이트패드 상의 제 1 절연층과 제 2 절연층을 동시에 식각하여 게이트 콘택홀을 형성하고 상기 소스배선 상의 제 2 절연층을 식각하여 소스콘택홀을 형성하고, 상기 소스배선과 화소전극사이의 제 2 절연층과 반도체막과 제 1 절연층을 동시에 식각하는 단계를 포함하는 액정표시장치용 어레이기판 제조방법.
  2. 제 1 항에 있어서,
    상기 투명전극 패턴은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)인 액정표시장치용 어레이기판 제조방법.
  3. 제 1 항에 있어서,
    상기 제 5 마스크 공정은 상기 소스배선과 상기 화소전극 사이의 제 1 절연층을 식각하는 과정을 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
  4. 청구항 제 1항의 박막트랜지스터 어레이기판 제조방법에 의해 제조된 박막트랜지스터 어레이 기판.
  5. 기판과;
    상기 기판상에 도전성 금속으로 형성되고, 일방향으로 연장되며 일 끝단에는 게이트패드가 형성된 게이트배선과;
    상기 게이트패드상에 형성되고 노출되는 투명 도전성 금속패턴과;
    상기 게이트배선과 직교하면서, 하부에 절연층과 진성반도체층과 불순물반도체층이 적층되고 도전성금속으로 형성되는 소스배선과;
    상기 소스배선에서 연장되고 상기 액티브층의 일측을 덮는 소스전극과, 상기 소스전극과 상기 액티브층상에서 소정간격 이격되어 위치한 드레인전극과;
    상기 소스배선과 소정간격 이격되고, 상기 드레인전극을 커버하면서 연장되고 상기 게이트배선의 일부와 평면적으로 겹쳐 형성되는 화소전극과;
    상기 소스전극과 드레인전극과 게이트배선 상에 형성되는 보호층을 포함하는액정표시장치용 어레이기판.
  6. 제 5 항에 있어서,
    상기 보호층은 상기 게이트배선과 게이트패드를 따라 동일한 라인형상으로 형성되는 동시에, 상기 소스배선과 직교하는 게이트배선 상의 소스전극과, 이와는 소정간격 이격된 드레인전극과, 상기 액티브층과 소스배선 및 소스패드와 평면적으로 겹쳐형성되는 박막트랜지스터 어레이기판.
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