JPH021823A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH021823A JPH021823A JP63144152A JP14415288A JPH021823A JP H021823 A JPH021823 A JP H021823A JP 63144152 A JP63144152 A JP 63144152A JP 14415288 A JP14415288 A JP 14415288A JP H021823 A JPH021823 A JP H021823A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲート接続対向方式のアクティブマトリクス型液晶表示
装置に関し、 欠陥素子を的確に同定できるようにして、欠陥救済を確
実に行えるようにすることを目的とし、対向配置した一
対の絶縁性基板の一方の表面に、液晶を電気的に制御す
る複数の表示電極および該表示電極を駆動する複数の薄
膜トランジスタ（ＴＰＴ）をそれぞれ少なくとも２素子
ずつ対応づけてマトリクス状に配置するとともに、表示
電極とＴＰＴの組よりなる各画素間に行方向に沿って延
在し、該ＴＰＴを駆動するためのスキャンバスを具備し
、且つ、前記各画素対応に配置されたＴＰＴをそれぞれ
２群に分け、それぞれの群を、それぞれに対応づけられ
た画素に隣接する画素に対応づけられた隣接ＴＦＴ群と
、ゲート電極およびソース電極同士を共通に接続し、ゲ
ート電極は対応するスキャンバスに導出し、ドレイン電
極は隣接する次位のスキャンバスに導出した構成におい
て、前記各画素対応の２群のＴＰＴのうち、一方のゲー
ト電極と当該画素に対応するスキャンバス間。
装置に関し、 欠陥素子を的確に同定できるようにして、欠陥救済を確
実に行えるようにすることを目的とし、対向配置した一
対の絶縁性基板の一方の表面に、液晶を電気的に制御す
る複数の表示電極および該表示電極を駆動する複数の薄
膜トランジスタ（ＴＰＴ）をそれぞれ少なくとも２素子
ずつ対応づけてマトリクス状に配置するとともに、表示
電極とＴＰＴの組よりなる各画素間に行方向に沿って延
在し、該ＴＰＴを駆動するためのスキャンバスを具備し
、且つ、前記各画素対応に配置されたＴＰＴをそれぞれ
２群に分け、それぞれの群を、それぞれに対応づけられ
た画素に隣接する画素に対応づけられた隣接ＴＦＴ群と
、ゲート電極およびソース電極同士を共通に接続し、ゲ
ート電極は対応するスキャンバスに導出し、ドレイン電
極は隣接する次位のスキャンバスに導出した構成におい
て、前記各画素対応の２群のＴＰＴのうち、一方のゲー
ト電極と当該画素に対応するスキャンバス間。
またはドレイン電極と隣接するスキャンバス間を結ぶ引
き出し線の所望部位に、電気的に非導通状態で且つ外部
より４通状態に変換可能な接続部を介在させた構成とす
る。
き出し線の所望部位に、電気的に非導通状態で且つ外部
より４通状態に変換可能な接続部を介在させた構成とす
る。
〔産業上の利用分野〕
本発明はアクティブマトリクス型液晶表示８に関する。
アクティブマトリクス型液晶表示装置は、ポケットＴＶ
等の用途において実用化が始まっており、更に表示容量
の大きなデイスプレィを実現するための開発が進められ
ている。大容量化に当たっては欠陥発生率を低減するこ
と、特に情報端末等に用いる場合、点欠陥をなくすこと
が重要課題となる。
等の用途において実用化が始まっており、更に表示容量
の大きなデイスプレィを実現するための開発が進められ
ている。大容量化に当たっては欠陥発生率を低減するこ
と、特に情報端末等に用いる場合、点欠陥をなくすこと
が重要課題となる。
本発明者らは欠陥発生率の低減に有効な方式として、ゲ
ート接続対向マトリクス方式とその冗長構成を、特願昭
６２−１８１９１４３号および特願昭６１−２１２６９
６号等にて提塞した。
ート接続対向マトリクス方式とその冗長構成を、特願昭
６２−１８１９１４３号および特願昭６１−２１２６９
６号等にて提塞した。
これは第８図（ａｌ、 （ｂｌに示す如く、１個の画素
に対して２つの薄膜トランジスタ（ＴＦＴＩ、ＴＦＴ２
）を配設したものである。即ら、２個のＴＰＴの一方（
図のＴＦＴＩ）と左隣の画素のＴＰＴ。
に対して２つの薄膜トランジスタ（ＴＦＴＩ、ＴＦＴ２
）を配設したものである。即ら、２個のＴＰＴの一方（
図のＴＦＴＩ）と左隣の画素のＴＰＴ。
また他方（図のＴＦＴ２）と右隣の画素のＴＰＴとを、
ゲート電極Ｇおよびドレイン電極りをそれぞれ共通に接
続してスキャンバスＳＢに接続し、ソース電極Ｓは対応
する画素の表示電極Ｅに接続した構成である。この構成
によって欠陥発生の素子の同定と、欠陥素子の切り離し
を可能としたものである。なお同図のＤＢはデータバス
である。
ゲート電極Ｇおよびドレイン電極りをそれぞれ共通に接
続してスキャンバスＳＢに接続し、ソース電極Ｓは対応
する画素の表示電極Ｅに接続した構成である。この構成
によって欠陥発生の素子の同定と、欠陥素子の切り離し
を可能としたものである。なお同図のＤＢはデータバス
である。
しかしこの構成では欠陥素子の同定には限界があった。
即ち、スキャンバスＳＢとの引き出し線りにおいて電圧
降下が生じ、隣接する２画素に表示異常が現れるような
短絡（Ｔ Ｐ Ｔのドレイン−ゲート間の短絡）の場合
は欠陥素子の同定が可能であるが、１画素のみの表示異
常（Ｔ Ｐ Ｔのソース・ゲート間の短絡）となる場合
は、その画素につながるいずれのＴＰＴが欠陥素子であ
るかが判別できなかった。このため有効な欠陥救済が行
えない場合があった。
降下が生じ、隣接する２画素に表示異常が現れるような
短絡（Ｔ Ｐ Ｔのドレイン−ゲート間の短絡）の場合
は欠陥素子の同定が可能であるが、１画素のみの表示異
常（Ｔ Ｐ Ｔのソース・ゲート間の短絡）となる場合
は、その画素につながるいずれのＴＰＴが欠陥素子であ
るかが判別できなかった。このため有効な欠陥救済が行
えない場合があった。
本発明は、ゲート接続対向マトリクス方式のアクティブ
マトリクス型液晶表示装置の欠陥素子を的確に同定でき
るようにして、欠陥救済を確実に行えるようにすること
を目的とする。
マトリクス型液晶表示装置の欠陥素子を的確に同定でき
るようにして、欠陥救済を確実に行えるようにすること
を目的とする。
本発明の原理を第１図により説明する。
本発明においてもスキャンバスＳ Ｂｌｌ、 Ｓ Ｂ、
、、。
、、。
０９．・１表示電極Ｅ、及びＴＦＴ （Ｔ、Ｔ’ ）は
従来と同様に配設する。しかし、上記ＴＰＴの一方（図
にはＴ）のみ隣接するスキャンバスＳＢ、。
従来と同様に配設する。しかし、上記ＴＰＴの一方（図
にはＴ）のみ隣接するスキャンバスＳＢ、。
と接続し、他方（Ｔｏ）は接続しないでお（。接続部Ｃ
゛はそのために設けたものであって、当該部分は素子完
成時には非４通で、レーザ光を照射する等により導通状
態に変換できる構造とし、パネル形成後必要に応じて接
続が可能な状態としてお（。
゛はそのために設けたものであって、当該部分は素子完
成時には非４通で、レーザ光を照射する等により導通状
態に変換できる構造とし、パネル形成後必要に応じて接
続が可能な状態としてお（。
上記スキャンバスと接続されたＴＰＴ （符号Ｔで示す
）が主動作ＴＰＴであり、接続されていないＴＰＴ （
符号Ｔ°で示す）は欠陥救済用ＴＰＴである。
）が主動作ＴＰＴであり、接続されていないＴＰＴ （
符号Ｔ°で示す）は欠陥救済用ＴＰＴである。
なお、図には接続部Ｃ゛をドレイン電＃ｆｇＤと隣接ス
キャンバスＳＢ、、、との間に描いであるが、これはゲ
ート電極Ｇとその画素に対応するスキャンバスＳＢ、間
に設けてもよいものであ°る。
キャンバスＳＢ、、、との間に描いであるが、これはゲ
ート電極Ｇとその画素に対応するスキャンバスＳＢ、間
に設けてもよいものであ°る。
上述した本発明の構成では、正常な画素では、各画素対
応に設けた複数個（図では２個）のＴＰＴのうら、隣接
スキャンバスＳＢ、、、、に接続された主動作ＴＰＴ
（Ｔ）が動作し、画素を駆動する。
応に設けた複数個（図では２個）のＴＰＴのうら、隣接
スキャンバスＳＢ、、、、に接続された主動作ＴＰＴ
（Ｔ）が動作し、画素を駆動する。
パネル形成後の表示試験で表示欠陥が検出された場合に
は、欠陥画素に接続するＴＰＴのうち、欠陥救済用ＴＰ
Ｔ （Ｔ’ ）は当初接続されていないので、主動作Ｔ
ＰＴ（Ｔ）が不良であることは明らかである。従って図
に引き出し線りのＸ印で示す位置にレーザ股射してこれ
を切断することにより、主動作ＴＰＴ （Ｔ）を隣接ス
キャンバスＳＢ１．、から切り離し、代わりに接続部Ｃ
’ （図の点線の丸で示す部位）にレーザ光を照射し
て導通状態に変換し、当初接続を行なっていなかった欠
陥救済用ＴＰＴを、スキャンバス（図の例では隣接スキ
ャンハスＳＢ、、、）と接続する。
は、欠陥画素に接続するＴＰＴのうち、欠陥救済用ＴＰ
Ｔ （Ｔ’ ）は当初接続されていないので、主動作Ｔ
ＰＴ（Ｔ）が不良であることは明らかである。従って図
に引き出し線りのＸ印で示す位置にレーザ股射してこれ
を切断することにより、主動作ＴＰＴ （Ｔ）を隣接ス
キャンバスＳＢ１．、から切り離し、代わりに接続部Ｃ
’ （図の点線の丸で示す部位）にレーザ光を照射し
て導通状態に変換し、当初接続を行なっていなかった欠
陥救済用ＴＰＴを、スキャンバス（図の例では隣接スキ
ャンハスＳＢ、、、）と接続する。
このように本発明の構成によれば、欠陥素子の同定の問
題を生じな（、確実に欠陥の救済を行うことが可能とな
る。
題を生じな（、確実に欠陥の救済を行うことが可能とな
る。
なお欠陥ＴＰＴの切り離しは、引き出し線りを切断する
のみでなく、欠陥ＴＰＴのゲート電極Ｇとスキャンバス
ＳＢ、との間を切断しても良い。
のみでなく、欠陥ＴＰＴのゲート電極Ｇとスキャンバス
ＳＢ、との間を切断しても良い。
以下本発明の実施例を図面により説明する。
まず本発明の一実施例を第２図〜第４図により説明する
。第２図は本発明を用いて作成したスタガード・型のａ
−３ｉ（アモルファスシリコン）薄膜トランジスタ（Ｔ
ＰＴ）を示す平面図である。
。第２図は本発明を用いて作成したスタガード・型のａ
−３ｉ（アモルファスシリコン）薄膜トランジスタ（Ｔ
ＰＴ）を示す平面図である。
本実施例では表示電極Ｅと符号Ｔ、Ｔ“で示す２個のＴ
ＰＴで１個の画素を構成する。各ＴＰＴのソース電極ｓ
、ｓ’ は表示電極已に接続し、ドレイン電極り、Ｄ’
は走査順位が次位の隣接するスキャンバスＳ、Ｂ、１
＋＋ に引き出し線りを介して導出する。また、各画素
とも複数（同図では２つ）のＴＰＴを２分し、図の左側
にＴで示す主動作ＴＰＴ （Ｔ）のゲート電極Ｇは、そ
の左側に隣接する画素の右側のＴＰＴ （Ｔ）のゲート
電極Ｇと共通接続し、図の右側にＴ”で示す欠陥救済用
ＴＰＴ （Ｔ’ ）のゲート電極Ｇ°は、右側に隣接す
る画素の左側のＴＦＴ （Ｔ’ ）のゲート電極Ｇ°と
共通接続し、当該画素に対応するスキャンバスＳＢ、に
接読部ｃ、ｃ’ を介して導出する。
ＰＴで１個の画素を構成する。各ＴＰＴのソース電極ｓ
、ｓ’ は表示電極已に接続し、ドレイン電極り、Ｄ’
は走査順位が次位の隣接するスキャンバスＳ、Ｂ、１
＋＋ に引き出し線りを介して導出する。また、各画素
とも複数（同図では２つ）のＴＰＴを２分し、図の左側
にＴで示す主動作ＴＰＴ （Ｔ）のゲート電極Ｇは、そ
の左側に隣接する画素の右側のＴＰＴ （Ｔ）のゲート
電極Ｇと共通接続し、図の右側にＴ”で示す欠陥救済用
ＴＰＴ （Ｔ’ ）のゲート電極Ｇ°は、右側に隣接す
る画素の左側のＴＦＴ （Ｔ’ ）のゲート電極Ｇ°と
共通接続し、当該画素に対応するスキャンバスＳＢ、に
接読部ｃ、ｃ’ を介して導出する。
上記２つの接続部ｃ、ｃ’ のうち、符号Ｔで示す主動
作ＴＰＴに接続する接続部Ｃは始めから導通しているが
、Ｔｏで示す欠陥救済用のＴＰＴのゲート電極Ｇ°につ
ながる接続部Ｃ′は、電極層間に絶縁膜３を介在させた
構造としておき、この部分で欠陥救済用ＴＰＴのゲート
電極Ｇ′を、スキャンバス５Ｂ１１と非導通としておく
。
作ＴＰＴに接続する接続部Ｃは始めから導通しているが
、Ｔｏで示す欠陥救済用のＴＰＴのゲート電極Ｇ°につ
ながる接続部Ｃ′は、電極層間に絶縁膜３を介在させた
構造としておき、この部分で欠陥救済用ＴＰＴのゲート
電極Ｇ′を、スキャンバス５Ｂ１１と非導通としておく
。
従って本実施例の完成時には、各画素とも主動作ＴＰＴ
（Ｔ）により駆動され、欠陥救済用ＴＦＴ （Ｔ’
）は非動作状態にある。
（Ｔ）により駆動され、欠陥救済用ＴＦＴ （Ｔ’
）は非動作状態にある。
このように形成しておいて、表示試験で点欠陥を検出し
た場合には、その表示不良画素の主動作ＴＰＴ （Ｔ）
のゲート電極Ｇとスキャンバスを結ぶ引き出し線りを、
レーザ照射により切断して主動作ＴＰＴ（Ｔ）を切り離
す一方、欠陥救済用ＴＦＴ （Ｔ’ ）のゲート電極Ｇ
′につながる接続部Ｃ′にレーザ照射を行なって、この
接続部Ｃ゛を導通状態とし、欠陥救済用ＴＰＴを主動作
ＴＰＴに転換する。
た場合には、その表示不良画素の主動作ＴＰＴ （Ｔ）
のゲート電極Ｇとスキャンバスを結ぶ引き出し線りを、
レーザ照射により切断して主動作ＴＰＴ（Ｔ）を切り離
す一方、欠陥救済用ＴＦＴ （Ｔ’ ）のゲート電極Ｇ
′につながる接続部Ｃ′にレーザ照射を行なって、この
接続部Ｃ゛を導通状態とし、欠陥救済用ＴＰＴを主動作
ＴＰＴに転換する。
第３図（ａｌ 〜（Ｃ１，（ｄｌ 〜（ｆｌ、 （ｇｌ
〜（１１は、上記ＴＰＴマトリクスの製造工程を示す
図で、それぞれ上記第２図のＡ−Ａ矢視部断面、Ｂ−Ｂ
矢視部断面。
〜（１１は、上記ＴＰＴマトリクスの製造工程を示す
図で、それぞれ上記第２図のＡ−Ａ矢視部断面、Ｂ−Ｂ
矢視部断面。
Ｃ−Ｃ矢視部断面を示す。
〔第３図（ａｔ、 ＜ｄ）、 （ｇｌｌ参照ゴテラス基
板５上凡そ５０（１人の厚さの［ＴＯＪＩＩと、Ｊゾさ
約３００人のｎ″ａ−３ｉ層の積層膜ｌを形成し、これ
をバターニングして、ソース電極Ｓ。
板５上凡そ５０（１人の厚さの［ＴＯＪＩＩと、Ｊゾさ
約３００人のｎ″ａ−３ｉ層の積層膜ｌを形成し、これ
をバターニングして、ソース電極Ｓ。
Ｓｏ ドレイン電極り、Ｄ’ 、及び引き出し線りを
形成する。
形成する。
〔第３図ｆｂ）、 （ａｌ’、 （ｈｌ参照〕次いでａ
−３ｉ層（動作半導体層）２とその上に凡そ３０００人
の厚さにＳｉＮ膜（ゲート絶縁膜）３をプラズマ化学気
相成長（Ｐ−ＣＶＤ）法により形成した後、パターニン
グを行う。
−３ｉ層（動作半導体層）２とその上に凡そ３０００人
の厚さにＳｉＮ膜（ゲート絶縁膜）３をプラズマ化学気
相成長（Ｐ−ＣＶＤ）法により形成した後、パターニン
グを行う。
本工程において、５ｉＮＩＩ％！３及びａ−’Ｓｉ層２
を、主動作ＴＰＴ （Ｔ）の接続部Ｃからは除去するが
、欠陥救済用ＴＦＴ （Ｔ’ ） の接続部Ｃ゛には残
留させる。
を、主動作ＴＰＴ （Ｔ）の接続部Ｃからは除去するが
、欠陥救済用ＴＦＴ （Ｔ’ ） の接続部Ｃ゛には残
留させる。
〔第３図（Ｃ１，（ｆｌ、 ｆｉｌ参照〕次いで厚さ約
５０００人のＡ７！からなるゲート電極層４を形成し、
ＴＦＴｉ板が完成する。
５０００人のＡ７！からなるゲート電極層４を形成し、
ＴＦＴｉ板が完成する。
以上のようにして得られた本実施例は、主動作ＴＰＴ
（Ｔ）のゲート電極Ｇと引き出し線りとの接続部Ｃは導
通しているが、欠陥救済用ＴＰＴ （Ｔ″）のゲート電
極Ｇ゛ と引き出し線りとの接続部Ｃ° は、積層１模
ｌとゲート電極層４との間にゲート絶縁膜３が介在し、
非導通としている。
（Ｔ）のゲート電極Ｇと引き出し線りとの接続部Ｃは導
通しているが、欠陥救済用ＴＰＴ （Ｔ″）のゲート電
極Ｇ゛ と引き出し線りとの接続部Ｃ° は、積層１模
ｌとゲート電極層４との間にゲート絶縁膜３が介在し、
非導通としている。
次に本発明を逆スタガード型ＴＰＴに通用した他の実施
例を、第４図〜第７図により説明する。
例を、第４図〜第７図により説明する。
第４図は上記他の実施例としての、ガラス基板５表面に
ゲート電極Ｇ、Ｇ’ を設けた逆スタガード型のＴＰＴ
の平面図である。
ゲート電極Ｇ、Ｇ’ を設けた逆スタガード型のＴＰＴ
の平面図である。
表示電極Ｅの左側の主動作ＴＰＴ （Ｔ）は接続部Ｃを
通じてスキャンバスＳＢ、、、、に接続すれ、右側の欠
陥救済用ＴＰＴ （Ｔ’ ）は接続部Ｃ”の部分でスキ
ャンバスＳＢ、、。、と絶縁膜３によって絶縁されてい
る。
通じてスキャンバスＳＢ、、、、に接続すれ、右側の欠
陥救済用ＴＰＴ （Ｔ’ ）は接続部Ｃ”の部分でスキ
ャンバスＳＢ、、。、と絶縁膜３によって絶縁されてい
る。
このＴＰＴマトリクスの製造方法を、上記第４図のＡ−
Ａ矢視部断面を示す第５図（ａｌ〜（ｆｌにより説明す
る。
Ａ矢視部断面を示す第５図（ａｌ〜（ｆｌにより説明す
る。
〔第５図（ａ）参照〕
ガラス基板５上に蒸着法により厚さ約１ｏｏｏ人のＴ
ｉ Ｉｌｕ ６を形成し、ゲート電極Ｇおよび接続部Ｃ
９Ｃ゛、スキャンパスラインＳ Ｂ、、 Ｓ Ｂ、１．
、、・・・のパターン形成を行う。
ｉ Ｉｌｕ ６を形成し、ゲート電極Ｇおよび接続部Ｃ
９Ｃ゛、スキャンパスラインＳ Ｂ、、 Ｓ Ｂ、１．
、、・・・のパターン形成を行う。
〔第５図（ｂｌ参照〕
次にＰ−ＣＶＤ法により、約３０００人の厚さのＳｉＮ
膜３からなるゲート絶縁膜、約１０００人のｊ７さのａ
−３ｉ膜２からなる動作半導体層、パシベーションｊ模
としての厚さ約１０００人のＳｉｎ、膜７を連続成膜す
る。
膜３からなるゲート絶縁膜、約１０００人のｊ７さのａ
−３ｉ膜２からなる動作半導体層、パシベーションｊ模
としての厚さ約１０００人のＳｉｎ、膜７を連続成膜す
る。
〔第５図（Ｃ）参照〕
次いで背面露光法により上記ゲート電極Ｇに自己整合し
たレジスト膜８と、更に、ＴＰＴの部分のみをマスキン
グする通常の露光により、ＴＰＴのチャネル部上にレジ
ス日１り８を形成し、これをマスクとし゛てＳｉＯ□膜
７の露出部をエツチング除去する。
たレジスト膜８と、更に、ＴＰＴの部分のみをマスキン
グする通常の露光により、ＴＰＴのチャネル部上にレジ
ス日１り８を形成し、これをマスクとし゛てＳｉＯ□膜
７の露出部をエツチング除去する。
〔同図第５図（ｄｌ参照〕
次いで上記レジスト膜８を残したまま、ソース・ドレイ
ン電極層としてｊ７さ約３００人のｎ’ ａＳｉ層と
、約１０００人の厚さ（７）Ｔｉ膜をＰ−ＣＶＤ法と蒸
着法により堆積し、この両者からなる電極膜９を形成し
、次いでリフトオフ法によりＴＰＴチャネル上部の電極
膜９を除去する。
ン電極層としてｊ７さ約３００人のｎ’ ａＳｉ層と
、約１０００人の厚さ（７）Ｔｉ膜をＰ−ＣＶＤ法と蒸
着法により堆積し、この両者からなる電極膜９を形成し
、次いでリフトオフ法によりＴＰＴチャネル上部の電極
膜９を除去する。
〔同図筒５図ｔｅｌ参照〕
次いでソース・ドレイン領域およびパスライン部を被覆
するレジスト膜（図示せず）を形成し、これをマスクと
して上記電極膜９．ａ−３ｉ層２及び５ｉＮＩＩ＃３の
不要部を除去して、素子分離を行うと同時に、接続部Ｃ
のゲート電極膜６を表出させる。
するレジスト膜（図示せず）を形成し、これをマスクと
して上記電極膜９．ａ−３ｉ層２及び５ｉＮＩＩ＃３の
不要部を除去して、素子分離を行うと同時に、接続部Ｃ
のゲート電極膜６を表出させる。
〔第５図（ｆｌ参照〕
次いで透明導電膜のＩＴＯＴｉ膜を形成して、表示電極
Ｅ、及び接続部Ｃの接続用電極を形成し、本実施例が完
成する。
Ｅ、及び接続部Ｃの接続用電極を形成し、本実施例が完
成する。
第６図に接続部Ｃ″の断面（第４図のＢ−Ｂ断面）の構
造を示す。接続部Ｃと異なり、引き出し線りを構成する
ゲート電極膜６と、ドレイン電極層である電極膜９は、
５ｉＮＩＩＷ３． ａ ３４層２を介して重ねた合
わせた構造となっている。このため、次位のスキャンバ
スＳＢ、、、と欠陥救済用ＴＰＴ（Ｔ’）のドレイン電
極層とは絶縁分離されている。
造を示す。接続部Ｃと異なり、引き出し線りを構成する
ゲート電極膜６と、ドレイン電極層である電極膜９は、
５ｉＮＩＩＷ３． ａ ３４層２を介して重ねた合
わせた構造となっている。このため、次位のスキャンバ
スＳＢ、、、と欠陥救済用ＴＰＴ（Ｔ’）のドレイン電
極層とは絶縁分離されている。
次に非導通の接続部Ｃ°を導通状態に変換する例として
、上記他の実施例の接続部Ｃ″にレーザ照射して導通さ
せる方法を、第７図ｆａｔ、 （ｂｌにより説明する。
、上記他の実施例の接続部Ｃ″にレーザ照射して導通さ
せる方法を、第７図ｆａｔ、 （ｂｌにより説明する。
同図（ａｌに示すように、ゲート電極膜６とソース・ド
レインの電極）１り９が、Ｓ ｉ Ｎ１１％３． ａ
−３４層２を介して重なっている部分にレーザを照射す
ると、被照射部のａ−３ｔ層２と５ｉＮＪ模３は溶融し
、同図（ｂｌに見られる如く、上層のドレインの電１へ
膜９と下層のゲート電極膜６とが接続して、この接続部
Ｃ° は導通状態となる。
レインの電極）１り９が、Ｓ ｉ Ｎ１１％３． ａ
−３４層２を介して重なっている部分にレーザを照射す
ると、被照射部のａ−３ｔ層２と５ｉＮＪ模３は溶融し
、同図（ｂｌに見られる如く、上層のドレインの電１へ
膜９と下層のゲート電極膜６とが接続して、この接続部
Ｃ° は導通状態となる。
」二足レーザとしては、ＹＡＧ−ＮｄガラスレーザにＱ
スイッチを付けたものを用いることができる。上記接続
を行うに際して、１７．５ｍ Ｊのダブルパルスを使用
し、２００μｍφのアパーチャと４０倍の対物レンズを
用いることにより、約５μｍφのレーザスポットが得ら
れ、１０μｍ角の接続部の加工を行うことができた。
スイッチを付けたものを用いることができる。上記接続
を行うに際して、１７．５ｍ Ｊのダブルパルスを使用
し、２００μｍφのアパーチャと４０倍の対物レンズを
用いることにより、約５μｍφのレーザスポットが得ら
れ、１０μｍ角の接続部の加工を行うことができた。
なお上記一実施例および他の実施例では、ゲート電極Ｇ
、Ｇ’ と対応するスキャンハス５Ｂｆｉ。
、Ｇ’ と対応するスキャンハス５Ｂｆｉ。
またはドレイン電極と隣接スキャンバスＳＢ、、、。
間の何れか一方にのみ接続部ｃ、ｃ’ を設けた例を説
明したが、これらは両方に設けてもよいことは言うまで
もない。
明したが、これらは両方に設けてもよいことは言うまで
もない。
また、製作当初導通状態の引き出し線りには、必ずしも
接続部Ｃを設ける必要はなく、引き出し”ｔｔ’ＲＬを
必要に応じて切断可能としてあればよい。
接続部Ｃを設ける必要はなく、引き出し”ｔｔ’ＲＬを
必要に応じて切断可能としてあればよい。
更に接、続部ｃ、ｃ’ の構造は特に限定する必要はな
く、外部からレーザ照射等によって切断あるいは接続可
能な構造であればよい。
く、外部からレーザ照射等によって切断あるいは接続可
能な構造であればよい。
以上説明した如く本発明によれば、従来困難とされてい
た大画面で点状の表示欠陥のないＴＰＴ駆動型液晶デイ
スプレィを、高歩留で作成することができる。
た大画面で点状の表示欠陥のないＴＰＴ駆動型液晶デイ
スプレィを、高歩留で作成することができる。
第１図は本発明の構成説明図、
第２図は本発明−実施例の構成説明図、第３図ｆＤ）〜
ｆｉ）は上記−実施例の製造方法説明図、第４図は本発
明の他の実施例の構成説明図、第５図（ａ）〜げ）は上
記他の実施例の製造方法説明図、 第６図は上記他の実施例の製造方法説明図、第７図ｆａ
）、 （ｂ）は非導通の接続部を導通状態に変換する方
法説明図、 第８図（ａ） 、 （ｂｌは従来の問題点説明図である
。 図において、 ■はＩＴＯ／ｎ″ａ−Ｓｉ積層膜、２は動作半導体層（
ａ−３ｔ層）、３はゲート絶縁膜（ＳｉＮＩＩＷ）、４
はゲート電極層、５はガラス基板、６はゲート電極膜（
Ｔｉ膜）、７はｓｔａｇ膜、８はレジスト膜、９はソー
ス・ドレインの電極膜（ｎ″ａ −Ｓ ｉ ／ Ｔ ｉ
膜）、Ｇ、Ｇ’ はゲート電極、Ｄ、Ｄ’ はドレイ
ン電極、ｓ、ｓ’ はソース電極、ｓＢ、、ＳＢ、、
、はスキャンバスを示す。
ｆｉ）は上記−実施例の製造方法説明図、第４図は本発
明の他の実施例の構成説明図、第５図（ａ）〜げ）は上
記他の実施例の製造方法説明図、 第６図は上記他の実施例の製造方法説明図、第７図ｆａ
）、 （ｂ）は非導通の接続部を導通状態に変換する方
法説明図、 第８図（ａ） 、 （ｂｌは従来の問題点説明図である
。 図において、 ■はＩＴＯ／ｎ″ａ−Ｓｉ積層膜、２は動作半導体層（
ａ−３ｔ層）、３はゲート絶縁膜（ＳｉＮＩＩＷ）、４
はゲート電極層、５はガラス基板、６はゲート電極膜（
Ｔｉ膜）、７はｓｔａｇ膜、８はレジスト膜、９はソー
ス・ドレインの電極膜（ｎ″ａ −Ｓ ｉ ／ Ｔ ｉ
膜）、Ｇ、Ｇ’ はゲート電極、Ｄ、Ｄ’ はドレイ
ン電極、ｓ、ｓ’ はソース電極、ｓＢ、、ＳＢ、、
、はスキャンバスを示す。
Claims (1)
- 対向配置した一対の絶縁性基板の一方の表面に、液晶を
電気的に制御する複数の表示電極（Ｅ）および該表示電
極を駆動する複数の薄膜トランジスタ（Ｔ、Ｔ′）をそ
れぞれ少なくとも２素子ずつ対応づけてマトリクス状に
配置するとともに、前記表示電極（Ｅ）と薄膜トランジ
スタ（Ｔ、Ｔ′）の組よりなる各画素間に行方向に沿っ
て延在し、該薄膜トランジスタを駆動するためのスキャ
ンバス（ＳＢ＿ｎ、ＳＢ＿ｎ＿＋＿１、・・・）を具備
し、且つ前記各画素対応に配置された薄膜トランジスタ
（Ｔ、Ｔ′）をそれぞれ２群に分け、それぞれの群を、
それぞれに対応づけられた画素に隣接する画素に対応づ
けられた隣接薄膜トランジスタ群と、ゲート電極（Ｇ、
Ｇ′）およびドレイン電極（Ｄ、Ｄ′）同士を共通に接
続し、ゲート電極（Ｇ、Ｇ′）は対応するスキャンバス
（ＳＢ＿ｎ）に導出し、ドレイン電極（Ｄ、Ｄ′）は隣
接する次位のスキャンバス（ＳＢ＿ｎ＿＋＿１）に導出
した構成において、前記各画素対応の２群の薄膜トラン
ジスタ（Ｔ、Ｔ′）のうち、一方（Ｔ′）のゲート電極
（Ｇ′）と当該画素に対応するスキャンバス（ＳＢ＿ｎ
）間、またはドレイン電極（Ｄ、Ｄ′）と隣接するスキ
ャンバス（ＳＢ＿ｎ＿＋＿１）間を結ぶ引き出し線（Ｌ
）の所望部位に、電気的に非導通状態で且つ外部より導
通状態に変換可能な接続部（Ｃ′）を介在させたことを
特徴とするアクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144152A JPH021823A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144152A JPH021823A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021823A true JPH021823A (ja) | 1990-01-08 |
Family
ID=15355424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144152A Pending JPH021823A (ja) | 1988-06-10 | 1988-06-10 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021823A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312239A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 集積回路の配線形成方法 |
| US5191451A (en) * | 1990-04-20 | 1993-03-02 | Sharp Kabushiki Kaisha | Active matrix display device having drain electrodes of the pair of tfts being symmetrically formed with respect to the central plane to prevent the flicker due to the different parasitic capacitances |
| US6893906B2 (en) | 1990-11-26 | 2005-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
-
1988
- 1988-06-10 JP JP63144152A patent/JPH021823A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312239A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 集積回路の配線形成方法 |
| US5191451A (en) * | 1990-04-20 | 1993-03-02 | Sharp Kabushiki Kaisha | Active matrix display device having drain electrodes of the pair of tfts being symmetrically formed with respect to the central plane to prevent the flicker due to the different parasitic capacitances |
| US7462515B2 (en) | 1990-11-13 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6893906B2 (en) | 1990-11-26 | 2005-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
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