JP2012003165A5 - - Google Patents

Description

上記の目的を達成するために、請求項１に記載の液晶表示素子は、ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、該半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、前記補助容量電極のうちの前記薄膜トランジスタの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う方向の長さが、前記ゲート電極の前記方向の長さよりも短く且つ前記エッチング防止層の前記方向の長さよりも長いことを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の液晶表示素子において、前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする。
請求項３に記載の発明は、請求項１又は２に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項４に記載の発明は、請求項１乃至３の何れか１項に記載の液晶表示素子において、前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記チャネル長方向に沿う方向において対称になるように配置されていることを特徴とする。

また、請求項５に記載の発明は、請求項１乃至４の何れか１項に記載の液晶表示素子において、前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする。
請求項６に記載の発明は、請求項１乃至５の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項７に記載の液晶表示素子は、共通電極と画素電極との間に配置された液晶層と、ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う方向の長さが、前記ゲート電極の前記方向の長さよりも短く且つ前記エッチング防止層の前記方向の長さよりも長いことを特徴とする。
請求項８に記載の発明は、請求項７に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項９に記載の発明は、請求項７又は８に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項１０に記載の発明は、請求項９に記載の液晶表示素子において、前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする。
請求項１１に記載の発明は、請求項７乃至１０の何れか１項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記チャネル長方向に沿う方向において対称になるように配置されていることを特徴とする。
請求項１２に記載の発明は、請求項７乃至１１の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
また、請求項１３に記載の液晶表示素子は、第１の方向に延伸するように配置された走査線と、ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、を備え、前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第１の方向に直交する第２の方向の長さが、前記ゲート電極の前記第２の方向の長さよりも短く且つ前記エッチング防止層の前記第２の方向の長さよりも長いことを特徴とする。
請求項１４に記載の発明は、請求項１３に記載の液晶表示素子において、前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする。
請求項１５に記載の発明は、請求項１３又は１４に記載の液晶表示素子において、前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする。
請求項１６に記載の発明は、請求項１３乃至１５の何れか１項に記載の液晶表示素子において、前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記第２の方向に沿う方向において対称になるように配置されていることを特徴とする。
請求項１７に記載の発明は、請求項１３乃至１６の何れか１項に記載の液晶表示素子において、前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする。
請求項１８に記載の発明は、請求項１３乃至１７の何れか１項に記載の液晶表示素子において、前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、前記エッチング防止層は、透光性の材料からなることを特徴とする。
請求項１９に記載の発明は、請求項１３乃至１８の何れか１項に記載の液晶表示素子において、前記薄膜トランジスタは、チャネル幅方向が前記第１の方向に沿うように配置されていることを特徴とする。
請求項２０に記載の発明は、請求項１９に記載の液晶表示素子において、前記ゲート電極は前記走査線の一部として設けられていることを特徴とする。

Claims (20)

1. ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
   前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
   を備え、
   前記薄膜トランジスタは、半導体層と、該半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、
   を有し、
   前記補助容量電極のうちの前記薄膜トランジスタの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う方向の長さが、前記ゲート電極の前記方向の長さよりも短く、且つ、前記エッチング防止層の前記方向の長さよりも長いことを特徴とする液晶表示素子。
2. 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項１に記載の液晶表示素子。
3. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項１又は２に記載の液晶表示素子。
4. 前記ゲート電極と前記エッチング防止層と前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記チャネル長方向に沿う方向において対称になるように配置されていることを特徴とする請求項１乃至３の何れか１項に記載の液晶表示素子。
5. 前記補助容量電極は、前記薄膜トランジスタのソース電極またはドレイン電極として成膜された導電層と画素電極として成膜された導電層との間の層として形成されていることを特徴とする請求項１乃至４の何れか１項に記載の液晶表示素子。
6. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
   前記エッチング防止層は、透光性の材料からなることを特徴とする請求項１乃至５の何れか１項に記載の液晶表示素子。
7. 共通電極と画素電極との間に配置された液晶層と、
   ソース電極及びドレイン電極の何れか一方が前記画素電極に接続された薄膜トランジスタと、
   前記共通電極と等しい電位に設定されるとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
   を備え、
   前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されたゲート電極と、を有し、
   前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記薄膜トランジスタにおけるチャネル長方向に沿う方向の長さが、前記ゲート電極の前記方向の長さよりも短く且つ前記エッチング防止層の前記方向の長さよりも長いことを特徴とする液晶表示素子。
8. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項７に記載の液晶表示素子。
9. 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項７又は８に記載の液晶表示素子。
10. 前記画素電極の方が前記共通電極よりも前記補助容量電極に近い側の層として配置されていることを特徴とする請求項９に記載の液晶表示素子。
11. 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記チャネル長方向に沿う方向において対称になるように配置されていることを特徴とする請求項７乃至１０の何れか１項に記載の液晶表示素子。
12. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
    前記エッチング防止層は、透光性の材料からなることを特徴とする請求項７乃至１１の何れか１項に記載の液晶表示素子。
13. 第１の方向に延伸するように配置された走査線と、
    ソース電極及びドレイン電極の何れか一方が画素電極に接続された薄膜トランジスタと、
    前記画素電極との間で補助容量を形成するとともに、少なくとも一部が前記薄膜トランジスタに重なるように配置された補助容量電極と、
    を備え、
    前記薄膜トランジスタは、半導体層と、前記半導体層に接するように配置された絶縁性材料からなるエッチング防止層と、前記エッチング防止層との間に前記半導体層が介在するように配置されるとともに前記走査線に接続されたゲート電極と、を有し、
    前記補助容量電極のうちの前記ゲート電極と重なる領域は、前記第１の方向に直交する第２の方向の長さが、前記ゲート電極の前記第２の方向の長さよりも短く且つ前記エッチング防止層の前記第２の方向の長さよりも長いことを特徴とする液晶表示素子。
14. 前記薄膜トランジスタよりも前記補助容量電極の方が液晶層に近い側に配置されていることを特徴とする請求項１３に記載の液晶表示素子。
15. 前記薄膜トランジスタは、逆スタガ型の薄膜トランジスタであることを特徴とする請求項１３又は１４に記載の液晶表示素子。
16. 前記ゲート電極、前記エッチング防止層及び前記補助容量電極は、前記薄膜トランジスタに対応する領域では、互いのエッジ間距離が、前記第２の方向に沿う方向において対称になるように配置されていることを特徴とする請求項１３乃至１５の何れか１項に記載の液晶表示素子。
17. 前記補助容量電極は、前記ソース電極または前記ドレイン電極として成膜された導電層と前記画素電極として成膜された導電層との間の層として配置されていることを特徴とする請求項１３乃至１６の何れか１項に記載の液晶表示素子。
18. 前記ゲート電極及び前記補助容量電極は遮光性の金属からなり、
    前記エッチング防止層は、透光性の材料からなることを特徴とする請求項１３乃至１７の何れか１項に記載の液晶表示素子。
19. 前記薄膜トランジスタは、チャネル幅方向が前記第１の方向に沿うように配置されていることを特徴とする請求項１３乃至１８の何れか１項に記載の液晶表示素子。
20. 前記ゲート電極は前記走査線の一部として設けられていることを特徴とする請求項１９に記載の液晶表示素子。