KR20070119235A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 저저항 배선 및 전극이 형성된 박막트랜지스터기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터기판은, 기판상에 형성된 제 1 버퍼층; 제 1 버퍼층 상에 형성되며 게이트 라인, 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 게이트 패턴; 게이트 패턴을 덮는 게이트 절연막 상에 형성되어 채널을 형성하는 반도체 패턴; 반도체 패턴 상에 형성되는 제 2 버퍼층; 제 2 버퍼층 상에 형성되며 데이터 라인, 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스 전극과 대향하는 드레인 전극 및 데이터 패드 하부전극을 포함하는 데이터 패턴; 데이터 패턴을 덮는 동시에 다수의 접촉홀이 형성된 보호막; 및 접촉홀을 통해 드레인 전극, 게이트 패드 하부 전극 및 데이터 패드 하부전극과 각각 접속되는 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 투명 전극패턴으로 구성된 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 2는 본 발명에 따른 박막 트랜지스터 기판을 Ⅰ-Ⅰ',Ⅱ-Ⅱ',Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도.
도 3은 도 2에 도시된 A영역의 확대 단면도.
도 4는 도 2에 도시된 B영역의 확대 단면도.
도 5a 및 도 5b는 본 발명에 따른 본 발명에 따른 제 1 버퍼층 및 게이트 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 6a 내지 도 6d는 본 발명에 따른 제 1 버퍼층 및 게이트 패턴을 형성하는 과정을 도시한 공정도.
도 7a 및 도 7b는 본 발명에 따른 반도체 패턴, 제 2 버퍼층 및 데이터 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 8a 내지 도 8i는 본 발명에 따른 반도체 패턴, 제 2 버퍼층 및 데이터 패턴을 형성하는 과정을 도시한 공정도.
도 9a 내지 도 9b는 본 발명에 따른 다수의 콘택홀을 갖는 보호막이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 10a 및 도10b는 본 발명에 따른 다수의 콘택홀을 갖는 보호막을 형성하는 과정을 도시한 공정도.
도 11a 및 도 11b는 본 발명에 따른 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 12a 및 도 12b는 본 발명에 따른 도전성 패턴을 형성하는 과정을 도시한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정표시장치 101 : 기판
110 : 제 1 버퍼층 110a : 제1 보호층
120 : 게이트 패턴 120a : 게이트 금속층
121 : 게이트 라인 123 : 게이트 전극
125 : 게이트 패드 127 : 게이트 패드 하부전극
129 : 게이트 패드 상부전극 130 : 게이트 절연막
140 : 반도체 패턴 142 : 활성층
144 : 오믹 접촉층 150 : 제 2 버퍼층
150a : 제 2 보호층 160 : 데이터 패턴
160a : 데이터 금속층 161 : 데이터 라인
163 :소스전극 164 : 드레인 전극
165 : 데이터 패드 167 : 데이터 패드 하부전극
169 : 데이터 패드 상부전극 170 : 보호막
171 : 제 1 접촉홀 172 : 제 2 접촉홀
173 : 제 3 접촉홀 174 : 제 4 접촉홀
180 : 화소전극 185 : 화소영역
190 : 스토리지 캐패시터 191 : 스토리지 전극
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로, 특히 저저항 배선 및 전극이 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
최근, 정보화 사회가 도래함에 따라 다양한 정보를 사용자에게 제공하는 전달매체로서의 역학을 수행하는 영상표시장치에 대한 중요성이 어느 때보다 강조되고 있다.
이러한 영상표시장치의 주류를 이루고 있었던 종래의 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있었고, 이러한 문제점을 해소하기 위해 다양한 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다.
평판표시소자에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로루미네센스(Electroluminescence : EL) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.
이 중에서 액정표시소자는 전자제품의 경박단소화 추세를 만족할 수 있고 양 산성이 향상되고 있어 많은 응용분야에서 음극선관 또는 브라운관을 빠른 속도로 대체하고 있다.
특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
상술한 바와 같은 통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정표시장치는 서로 대향하는 박막 트랜지스터 기판 및 컬러필터기판, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서 및 그 셀갭에 채워진 액정 등을 구비한다.
박막 트랜지스터 기판은 게이트 라인, 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인, 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 및 그들 위에 도포된 배향막으로 구성된다.
여기서, 박막 트랜지스터는 게이트 라인과 전기적으로 접속된 게이트 전극, 게이트 전극을 커버하는 게이트 절연막, 게이트 절연막 상에 형성되어 채널 및 오믹 저항을 형성하는 반도체층, 데이터 라인에 전기적으로 접속된 소스전극 및 채널 을 사이에 두고 소스전극과 대향하는 드레인 전극으로 구성된다.
컬러필터기판은 액정셀 단위로 형성된 칼라필터, 칼러필터간의 구분 및 외부광 반사를 위한 블랙 매트릭스, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 및 그들 위에 도포되는 배향막으로 구성된다.
여기서, 액정표시장치는 박막 트랜지스터 기판과 컬러필터기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
상술한 바와 같은 액정표시장치에 있어서, 액정표시장치를 구성하는 배선 및 전극은 재료단자가 낮은 저저항 금속인 구리(Cu) 등을 주로 이용하여 형성되었다
이때, 배선 및 전극을 구성하는 구리(Cu)는 전자 이동도는 양호한 반면에 기판과의 접착력이 떨어짐에 따라 배선 및 전극이 기판으로부터 박리되는 필링(Peeling) 현상이 발생한다는 문제점이 있었다.
또한, 구리(Cu)가 습기가 있는 외부환경에 노출되는 경우 산화현상으로 인하여 표면에 산화막이 발생됨에 따라 전기 전도성이 열화된다는 문제점이 또한 있었다.
따라서, 종래 액정표시장치는 상술한 바와 같은 문제점으로 인하여 구리(Cu) 등과 같은 저저항 금속을 이용하여 배선 및 전극을 형성하는 데 한계가 있었다.
상술한 바와 같은 종래의 문제점을 해소하기 위해, 본 발명은 저저항 금속으로 구성된 배선 및 전극이 형성된 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 발명은 기판상에 몰리-아연 합금으로 구성된 버퍼층을 형성한 후 배선 및 전극을 증착시킴으로써, 기판 및 절연막에 대한 배선 및 전극의 접착력을 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 발명은 버퍼층을 구성하는 아연금속이 배선 및 전극의 표면으로 확산되어 산화 방지용 보호층을 형성함으로써, 배선 및 전극의 산화를 방지하여 투명전극 및 단자전극과의 접촉저항을 낮출 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 발명은 기판상에 형성된 버퍼층을 통해 저저항 배선 및 전극을 형성함으로써 대면적화 및 고정세화 된 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치를 구성하는 박막 트랜지스터 기판(101)은, 기판(101)상에 형성된 제 1 버퍼층(110); 제 1 버퍼층(110) 상에 형성되며 게이트 라인(121), 게이트 라인(121)에 접속된 게이트 전극(123) 및 게이트 패드 하부 전극(127)을 포함하는 게이트 패턴(120); 게이트 패턴(120)을 덮는 게이트 절연막(130) 상에 형성되어 채널을 형성하는 반도체층(140); 반도체층(140) 상에 형성되는 제 2 버퍼층(150); 제 2 버퍼층(150) 상에 형성되며 데이터 라인(161), 데이터 라인(161)에 접속된 소스전극(163), 채널을 사이에 두고 소스 전극(163)과 대향하는 드레인 전극(164) 및 데이터 패드 하부전극(167)을 포함하는 데이터 패턴(160); 데이터 패턴(160)을 덮는 동시에 다수의 접 촉홀(171,172,173,174)이 형성된 보호막(170); 및 접촉홀을 통해 드레인 전극(164), 게이트 패드 하부 전극(127) 및 데이터 패드 하부전극(167)과 각각 접속되는 화소전극(180), 게이트 패드 상부전극(129) 및 데이터 패드 상부전극(169)을 포함하는 투명 전극패턴으로 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 박막 트랜지스터기판은, 게이트 라인(121); 및 게이트 절연막(130) 및 보호막(170)을 개재하여 게이트 라인(121)과 중첩적으로 형성되는 스토리지 전극(191)으로 구성된 스토리지 캐패시터(190)를 더 포함하되, 스토리지 전극(191)은 제 2 버퍼층(150) 상에 형성되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판을 구성하는 게이트 패(120)턴은 구리(Cu)를 포함하는 저저항 금속으로 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판을 구성하는 데이터 패턴(160)은 구리(Cu)를 포함하는 저저항 금속으로 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판을 구성하는 제 1 버퍼층(110)은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 한다.
본 발명에 따른 제 1 버퍼층(110) 상에 게이트 패턴(120)을 증착시에, 제 1 버퍼층(110)의 아연이 게이트 패턴(120)의 표면으로 확산되어 외부환경과의 접촉을 차단하는 제 1 보호층(110a)을 형성하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판을 구성하는 제 2 버퍼층(150)은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 한다.
본 발명에 따른 제 2 버퍼층(150) 상에 데이터 패턴(160)을 증착시에, 제 2 버퍼층(150)의 아연이 데이터 패턴(160)의 표면으로 확산되어 외부환경과의 접촉을 차단하는 제 2 보호층(150a)을 형성하는 것을 특징으로 한다.
본 발명에 따른 제 2 버퍼층(150) 상에 스토리지 전극(191)을 증착시에, 제 2 버퍼층(150)의 아연이 스토리지 전극(191)의 표면으로 확산되어 외부환경과의 접촉을 차단하는 제 2 보호층(150a)을 또한 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 기판(101)상에 제 1 버퍼층(110)을 형성하는 단계; 제 1 버퍼층(110) 상에 게이트 라인(121), 게이트 라인(121)에 접속된 게이트 전극(123) 및 게이트 패드 하부전극(127)을 포함하는 게이트 패턴(120)을 형성하는 단계; 게이트 패턴(120)을 덮는 게이트 절연막(130) 상에 채널을 구성하는 반도체 패턴(140)을 형성하는 단계; 반도체 패턴(140) 상에 제 2 버퍼층(150)을 형성하는 단계; 제 2 버퍼층(150) 상에 데이터 라인(161), 데이터 라인(161)에 접속된 소스전극(163), 채널을 개재하여 소스 전극(163)과 대향하는 드레인 전극(164) 및 데이터 패드 하부전극(167)을 포함하는 데이터 패턴(160)을 형성하는 단계; 데이터 패턴(160)을 덮는 동시에 다수의 접촉홀(171,172,173,174)을 구비하는 보호막(170)을 형성하는 단계; 및 접촉홀을 통해 드레인 전극(164), 게이트 패드 하부전극(127) 및 데이터 패드 하부전극(167)과 각각 접속되는 화소전극(180), 게이트 패드 상부전극(129) 및 데이터 패드 상부전극(169)을 포함하는 투명 전극패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설 명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구성 및 동작에 대해 설명한다. 여기서, 도 1은 본 발명에 따른 박막 트랜지스터 기판의 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ',Ⅱ-Ⅱ',Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 기판(101) 상에 형성된 제 1 버퍼층(110), 제 1 버퍼층(110) 상에 형성된 게이트 라인(121), 게이트 라인(121)을 덮는 게이트 절연막(130), 게이트 절연막(130) 상에 형성되는 제 2 버퍼층(150), 제 2 버퍼층(150) 상에 게이트 라인(121)과 교차되어 화소 영역(185)을 정의하는 데이터 라인(161), 게이트 라인(121) 및 데이터 라인(161)의 교차부마다 형성된 박막 트랜지스터(T), 게이트 절연막(130) 상에 형성된 박막 트랜지스터(T)를 덮는 보호막(170), 보호막(170)을 관통하는 콘택홀을 통해 박막 트랜지스터(T)에 접속되는 화소전극(180) 및 게이트 라인(121)과 화소전극(180)의 중첩부에 형성된 스토리지 캐패시터(190)를 포함한다.
그리고, 본 발명에 따른 박막 트랜지스터(T)는 게이트 라인(121)에 접속된 게이트 패드(165)와, 데이터 라인(161)에 접속된 데이터 패드(165)를 더 구비한다.
제 1 버퍼층(110)은 기판(101)상에 형성되고, 게이트 라인(121) 등을 구성하는 저저항 금속인 구리(Cu)와 비교하여 빠르게 산화되는 금속을 포함하는 몰리-아연 합급층(Mn-Zn alloy layer)으로 구성된다.
여기서, 제 1 버퍼층(110) 상에 게이트 라인(121) 등을 포함하는 게이트 패 턴(120)을 형성하기 위해 게이트 금속층을 증착하는 경우, 도 3에 도시된 바와 같이, 게이트 금속층을 증착시 발생되는 열에 의해 제 1 버퍼층(110)에 포함된 아연(Zn)은 게이트 금속층의 표면으로 확산된다.
이때, 게이트 금속층으로 확산되는 제 1 버퍼층에 포함된 아연(Zn)은 외부 환경으로부터 게이트 금속층을 블로킹하는 제 1 보호층(110a)을 형성한다.
게이트 라인(121)은 게이트 패드(165)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(T)를 구성하는 게이트 전극(123)으로 전달한다.
이때, 게이트 라인(121)은 저저항 금속인 구리(Cu)를 이용한 스퍼터링 등의 증착방식을 통해 제 1 버퍼층(110) 상에 형성된다.
여기서, 게이트 라인(121)의 표면은 스퍼터링 등의 증착 공정에서 발생 되는 열에 의해 제 1 버퍼층(110)으로부터 확산된 아연(Zn)에 의해 형성된 제 1 보호층(110a)으로 피복되고, 제 1 보호층(110a)은 게이트 라인(121)의 표면이 산화되는 것을 방지하는 역할을 수행한다.
제 2 버퍼층(150)은 게이트 절연막(130) 상에 형성되고, 데이터 라인(161)을 구성하는 저저항 금속인 구리(Cu)와 비교하여 빠르게 산화되는 금속을 포함하는 몰리-아연 합급층(Mn-Zn alloy layer)으로 구성된다.
여기서, 제 2 버퍼층(150) 상에 데이터 라인(161) 등을 포함하는 데이터 패턴(160)을 형성하기 위해 데이터 금속층을 증착하는 경우, 도 4에 도시된 바와 같이, 데이터 금속층을 증착시 발생되는 열에 의해 제 2 버퍼층(150)에 포함된 아 연(Zn)은 데이터 금속층의 표면으로 확산된다.
이때, 데이터 금속층으로 확산되는 제 2 버퍼층(150)에 포함된 아연(Zn)은 외부 환경으로부터 데이터 금속층을 블로킹하는 제 2 보호층(150a)을 형성한다.
데이터 라인(161)은 데이터 패드(165)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극의 온/오프에 연동하여 박막 트랜지스터(T)를 구성하는 소스전극(163) 및 드레인 전극(164)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(161)은 저저항 금속인 구리(Cu)를 이용한 스퍼터링 등의 증착방식을 통해 제 2 버퍼층(150) 상에 형성된다.
여기서, 데이터 라인(161)의 표면은 스퍼터링 등의 증착 공정에서 발생 되는 열에 의해 제 2 버퍼층(150)으로부터 확산된 아연(Zn)에 의해 형성된 제 2 보호층(150a)으로 피복되고, 제 2 보호층(150a)은 데이터 라인(161)의 표면이 산화되는 것을 방지하는 역할을 수행한다
박막 트랜지스터(T))는 게이트 라인(121)의 게이트 신호에 응답하여 데이터 라인(161)의 화소신호를 화소전극(180)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(121)에 접속된 게이트 전극(123), 데이터 라인(161)에 접속된 소스 전극(163), 채널을 사이에 두고 소스전극(163)과 대향하는 동시에 보호막(170)을 관통하는 제 1 콘택홀(171)을 통해 화소전극(180)에 접속된 드레인 전극(164)을 구비한다.
여기서, 박막 트랜지스터(T)는 게이트 절연막(130)을 사이에 두고 게이트 전 극(123)과 상호 중첩되면서 소스 전극(163)과 드레인 전극(164) 사이에 채널을 형성하는 활성층(142) 및 오믹 접촉층(144)으로 구성된 반도체 패턴(140)을 더 구비한다.
여기서, 활성층(142)은 데이터 패드 하부전극(165)과도 중첩되게 형성된다. 이때, 활성층(142) 상에는 소스 전극(163), 드레인 전극(164) 및 데이터 패드 하부전극(165)과의 오믹 접촉을 위한 오믹 접촉층(144)이 더 형성되어 있다.
이때, 게이트 라인(121)에 접속된 게이트 전극(123)은 그 표면이 제 1 버퍼 층(110)으로부터 확산된 아연(Zn)으로 형성된 제 1 보호층(110a)으로 피복되고, 제 1 보호층(110a)은 게이트 전극(123)의 표면이 산화되는 것을 방지하는 역할을 수행한다.
또한, 데이터 라인(161)에 전기적으로 접속된 소스전극(163) 및 채널을 사이에 두고 소스전극(163)과 대향하는 드레인 전극(164)의 표면은 제 2 버퍼층(150)으로부터 확산된 아연(Zn)으로 형성된 제 2 보호층(150a)으로 피복되고, 제 2 보호층(150a)은 소스 전극(163) 및 드레인 전극(164)의 표면이 산화되는 것을 방지하는 역할을 수행한다.
보호막(passivation)(170)은 게이트 절연막(130) 상에 형성된 박막 트랜지스터(T)를 덮는 동시에, 채널을 형성하는 활성층(142) 및 화소영역(185)을 후속 공정시에 발생 가능한 습기나 스크래치(scratch)로부터 보호하는 역할을 수행한다.
여기서, 보호막(170)은 질화실리콘 등의 무기절연물질, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절 연물질을 이용한 스퍼터링 또는 PECVD 방식에 의해 게이트 절연막(130) 상에 증착된다.
이때, 보호막(170)에는 마스크를 이용한 포토리소그래피 공정 및 식각공정을 통해 제 1 내지 제 4 콘택홀(171,172,173,174)이 형성된다. 여기서, 제 1 콘택홀(171)은 보호막(170)을 관통하여 드레인 전극(164)을 노출시키고, 제 2 콘택홀(172)은 보호막(170)을 관통하여 스토리지 전극(191)을 노출시키고, 제 3 콘택홀(173)은 보호막(170) 및 게이트 절연막(130)을 관통하여 게이트 패드 하부전극(125)을 노출시키며, 제 4 콘택홀(174)은 보호막(170)을 관통하여 데이터 패드 하부전극(167)을 노출시킨다.
화소 전극(180)은 보호막(170)을 관통하는 제 1 콘택홀(171)을 통해 박막 트랜지스터(T)의 드레인 전극(164)과 접속되어 화소 영역(185)에 형성된다. 이때, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 화소 전극(180)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
따라서, 화소 전극(180)과 공통전극 사이에 형성된 전계에 의해 기판 사이에 충진된 액정분자들이 유전 이방성에 의해 회전하게 되고, 액정분자들의 회전 정도에 따라 화소 영역(185)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(190)는 스토리지 전극(191)과 이전단의 게이트 라인(121)이 게이트 절연막(130) 및 보호막(170)을 사이에 두고 상호 중첩된 형상으로 구성되어 있다. 여기서, 스토리지 전극(191)은 보호막(170)에 형성된 제 2 콘택홀(172) 을 통해 화소 전극(180)과 전기적으로 접속되어 있다.
상술한 바와 같이 구성된 스토리지 캐패시터(190)는 화소 전극(180)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행한다.
게이트 패드(125)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(121)에 게이트 신호를 공급한다.
이러한 게이트 패드(125)는 게이트 라인(121)으로부터 연장되는 게이트 패드 하부 전극(127), 게이트 절연막(130) 및 보호막(170)을 관통하는 제 3 콘택홀(173) 및 제 3 콘택홀(173)을 통해 게이트 패드 하부전극(127)과 접속된 게이트 패드 상부전극(129)으로 구성된다.
이때, 게이트 패드 하부전극(127)은 그 표면이 제 1 버퍼층(110)으로부터 확산된 아연(Zn)으로 형성된 제 1 보호층(110a)으로 피복되고, 제 1 보호층(110a)은 게이트 패드 하부전극(125)의 표면이 산화되는 것을 방지하는 역할을 수행한다.
데이터 패드(165)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(161)에 데이터신호를 공급한다.
이러한 데이터 패드(165)는 데이터 라인(161)으로부터 연장되는 데이터 패드 하부전극(167), 보호막(170)을 관통하는 제 4 콘택홀(174) 및 제 4 콘택홀(174)을 통해 데이터 패드 하부전극(167)과 접속된 데이터 패드 상부전극(169)으로 구성된다.
이때, 데이터 패드 하부전극(167)은 그 표면이 제 2 버퍼층(150)으로부터 확 산된 아연(Zn)으로 형성된 제 2 보호층(150a)으로 피복되고, 제 2 보호층(150a)은 데이터 패드 하부전극(165)의 표면이 산화되는 것을 방지하는 역할을 수행한다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.
먼저, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 버퍼 금속층 및 게이트 패턴을 형성하는 과정에 대해 설명한다.
도 5a 및 도 5b에 도시된 바와 같이, 제 1 마스크 공정을 이용하여 기판(101)상에 제 1 버퍼층(110)과, 게이트 라인(121), 게이트 전극(123) 및 게이트 패드 하부 전극(127))을 포함하는 게이트 패턴(120)을 형성한다.
이를 보다 구체적으로 설명하면, 도 6a에 도시된 바와 같이, 기판(101)상에 몰리-아연 합급층(Mn-Zn alloy layer)으로 구성된 제 1 버퍼층(110)을 전면 형성한다.
이후, 도 6b에 도시된 바와 같이, 제 1 버퍼층(110) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층(120a)을 형성한다. 여기서, 게이트 금속층(120a)으로는 저항값이 낮은 구리(Cu) 등을 사용하나, 여기에 한정되는 것은 아니고 다른 저저항 금속들도 게이트 금속층(120a)을 형성시에 이용될 수 있다.
이때, 도 6c에 도시된 바와 같이, 스퍼터링 등의 증착 방식을 통해 게이트 금속층(120a)을 증착시 발생되는 열에 의해 제 1 버퍼층(110)을 구성하는 아연(Zn) 성분이 게이트 금속층(120a)의 표면으로 확산되어 외부 환경으로부터 게이트 금속층(120a)을 블로킹하는 제 1 보호층(110a)을 형성한다.
이후, 제 1 마스크를 이용한 포토리소그래피 공정 및 식각공정을 통해 제 1 보호층(120a), 게이트 금속층(120a) 및 제 1 버퍼층(120)에 대한 패터닝을 수행함으로써, 도 6d에 도시된 바와 같이, 게이트 라인(121), 게이트 라인(121)에 접속된 게이트 전극(123) 및 게이트 패드 하부전극(127)으로 구성된 게이트 패턴(120)을 형성한다.
상술한 바와 같이 기판(101)상에 제 1 버퍼층(110) 및 게이트 패턴(120)을 형성한 후, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 반도체 패턴(140), 제 2 버퍼층(150) 및 데이터 패턴(160)을 형성한다.
도 7a 및 도 7b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 기판(101)상에 게이트 절연막(130), 채널 형성을 위한 활성층(142) 및 오믹 접촉층(144)으로 구성된 반도체 패턴(140), 2 버퍼층(150) 및 데이터 패턴(160)을 형성한다.
이를 보다 구체적으로 설명하면, 도 8a에 도시된 바와 같이, 제 1 버퍼층(110) 및 게이트 패턴(120)이 형성된 기판(101) 상에 게이트 절연막(130)을 전면 증착시킨다. 여기서, 게이트 절연막(130)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 구성된다.
이후, 도 8b에 도시된 바와 같이, 게이트 절연막(130) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 활성층(142), 오믹 접촉층(144), 제 2 버퍼층(150) 및 데이터 금속층(160a)을 순차적으로 증착시킨다.
여기서, 활성층(142)은 비정질 실리콘층(134a)으로 구성되고, 오믹 접촉 층(144)은 n+ 비정질 실리콘층으로 구성되며, 제 2 버퍼층(150)은 제 1 버퍼층(110)과 동일한 몰리-아연 합급층(Mn-Zn alloy layer)으로 구성되어 있다.
이때, 도 8c에 도시된 바와 같이, 스퍼터링 등의 증착 방식을 통해 데이터 금속층(160)을 증착시에 발생되는 열에 의해 제 2 버퍼층(150)을 구성하는 아연(Zn) 성분이 데이터 금속층(160)의 표면으로 확산되어 외부 환경으로부터 데이터 금속층(160a)을 블로킹하는 제 2 보호층(150a)이 형성된다.
이후, 도 8d에 도시된 바와 같이, 데이터 금속층(160a) 상에 제 2 마스크를 이용한 포토리쏘그래피 공정을 통해 소정 형상의 포토레지스트 패턴을 형성한다. 이때. 제 2 마스크로는 박막 트랜지스터(T)의 채널 영역에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널 영역에 형성된 포토레지스트 패턴이 다른 영역보다 낮은 높이로 형성되도록 한다.
상술한 바와 같이 데이터 금속층(160a) 상에 포토레지스트 패턴(PR)을 형성한 후, 도 8e에 도시된 바와 같이, 포토레지스트 패턴(PR)에 의해 노출된 데이터 금속층(160a)을 습식 에칭(wet etching)을 통해 제거한다.
이후, 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정을 통해 채널 영역을 덮고 있는 포토레지스트 패턴(PR)을 제거함으로써, 도 8f에 도시된 바와 같이, 채널 영역에 형성된 데이터 금속층(160a)을 노출시킨다.
그 다음, 도 8g에 도시된 바와 같이, 노출된 데이터 금속층(160a)을 건식 에칭(dry etching)을 통해 제거함으로써, 데이터 라인(161), 데이터 라인(161)에 접 속된 소스전극(163) 및 채널 영역을 개재하여 소스전극(163)과 대향하는 드레인 전극(164), 데이터 패드 하부전극(167) 및 스토리지 전극(191)을 포함하는 데이터 패턴(160)을 형성한다.
이때, 데이터 패턴(160)을 구성하는 소스전극(163) 및 드레인 전극(164)이 분리됨에 따라 채널영역 상에 형성된 오믹 접촉층(144)이 외부로 노출된다.
이후, 노출된 오믹 접촉층(144)을 건식 에칭(dry etching)을 통해 제거함으로써, 도 8h에 도시된 바와 같이, 박막 트랜지스터(T)의 소스전극(163)과 드레인 전극(164) 사이에 채널을 형성하는 활성층(142)을 오픈시킨다.
그 다음, 도 8i에 도시된 바와 같이, 데이터 패턴(160) 상에 잔류하는 포토레지스트 패턴(PR)을 최종적으로 제거한다.
상술한 바와 같이 반도체 패턴(140), 제 2 버퍼층(150) 및 데이터 패턴(160)을 형성한 후, 본 발명에 따른 박막 트랜지스터 기판을 구성하는 보호막(170)을 형성한다.
도 9a 및 9b에 도시된 바와 같이, 제 3 마스크 공정을 이용하여 기판(101)상에 제 1 내지 제 4 콘택홀(171,172,173,174)이 형성된 보호막(170)을 형성한다.
이를 보다 구체적으로 설명하면, 도 10a에 도시된 바와 같이, 데이터 패턴(160)이 형성된 게이트 절연막(130) 상에 PECVD 등의 증착방식을 통해 보호막(170)을 전면 형성한다.
이후, 제 3 마스크를 이용하여 보호막(170)에 대한 포토리소그래피 공정 및 식각공정을 수행함으로써, 도 10b에 도시된 바와 같이, 보호막(170) 상에 제 1 내 지 제 4 콘택홀(171,172,173,174)이 형성된다.
여기서, 제 1 콘택홀(171)은 보호막(170)을 관통하여 드레인 전극(164)을 노출시키고, 제 2 콘택홀(172)은 보호막(170)을 관통하여 스토리지 전극(191)을 노출시키고, 제 3 콘택홀(173)은 보호막(150) 및 게이트 절연막(130)을 관통하여 게이트 패드 하부전극(127)을 노출시키고, 제 4 콘택홀(174)은 보호막(150)을 관통하여 데이터 패드 하부전극(167)을 노출시킨다.
상술한 바와 같이 다수의 콘택홀을 갖는 보호막(170)을 형성한 후, 본원 발명에 따른 박막 트랜지스터 기판을 구성하는 투명전극 패턴을 형성한다.
도 11a 및 11b에 도시된 바와 같이, 제 4 마스크 공정을 통해 보호막(170) 상에 화소전극(180), 게이트 패드 상부전극(129) 및 데이터 패드 상부전극(169)을 포함하는 투명전극 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이, 다수의 콘택홀이 형성된 보호막(170) 상에 스퍼터링 등의 증착방식을 통해 투명전극물질(ITO)을 전면 증착시킨다.
여기서, 투명전극물질로는 인듐주석산화물(Indum Tin Oxide : ITO) 이나 주석 산화물(TO) 또는 인듐아연 산화물(Indum Zinc Oxide : IZO) 등이 이용된다.
이후, 제 4 마스크를 이용한 포토리소그래피 공정과 식각공정을 통해 투명전극물질(ITO)에 대한 패터닝을 수행함으로써, 도 12b에 도시된 바와 같이, 보호막(170) 상에 화소전극(180), 게이트 패드 상부전극(129 및 데이터 패드 상부전극(169)을 포함하는 투명전극 패턴을 형성한다.
여기서, 화소전극(180)은 보호막(170)에 형성된 제 1 콘택홀(171)을 통해 박막 트랜지스터(T)의 드레인 전극(164)과 전기적으로 접속되는 동시에, 제 2 콘택홀(172)을 통해 스토리지 전극(191)과 전기적으로 접속된다.
또한, 게이트 패드 상부전극(129)은 보호막(170)에 형성된 제 3 콘택홀(173)을 통해 게이트 패드 하부전극(127)과 전기적으로 접속되며, 데이터 패드 상부전극(169)은 제 4 콘택홀(174)을 통해 데이터 패드 하부전극(167)과 전기적으로 접속된다.
상술한 바와 같이, 본 발명은 저저항 금속을 이용하여 배선 및 전극을 형성함으로써, 박막트랜지스터기판에 대한 대면적화 및 고정세화를 제공할 수 있다는 효과를 갖는다.
또한, 본 발명은 기판상에 몰리-아연 합금으로 구성된 버퍼층을 형성한 후 배선 및 전극을 증착시킴으로써, 기판 및 절연막에 대한 배선 및 전극의 접착력을 증가시킬 수 있다는 효과를 갖는다.
또한, 본 발명은 버퍼층을 구성하는 아연금속이 배선 및 전극의 표면으로 확산되어 산화 방지용 보호층을 형성함으로써, 배선 및 전극의 산화를 방지하여 투명전극 및 단자전극과의 접촉저항을 낮출 수 있다는 효과를 갖는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (27)
- 액정표시장치를 구성하는 박막 트랜지스터에 있어서,기판상에 형성된 제 1 버퍼층;상기 제 1 버퍼층 상에 형성되며 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 게이트 패턴;상기 게이트 패턴을 덮는 게이트 절연막 상에 형성되어 채널을 형성하는 반도체층;상기 반도체층 상에 형성되는 제 2 버퍼층; 및상기 제 2 버퍼층 상에 형성되며 데이터 라인, 상기 데이터 라인에 접속된 소스전극, 상기 채널을 사이에 두고 소스 전극과 대향하는 드레인 전극 및 데이터 패드 하부전극을 포함하는 데이터 패턴을 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터
- 제 1 항에 있어서,상기 게이트 라인;상기 게이트 절연막 및 보호막을 개재하여 상기 게이트 라인과 중첩적으로 형성되는 스토리지 전극으로 구성된 스토리지 캐패시터를 더 포함하되,상기 스토리지 전극은 상기 제 2 버퍼층 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 패턴을 덮는 동시에 다수의 접촉홀이 형성된 보호막; 및상기 접촉홀을 통해 드레인 전극, 게이트 패드 하부 전극 및 데이터 패드 하부전극과 각각 접속되는 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 투명 전극패턴을 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 패턴은 저저항 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 4 항에 있어서,상기 저저항 금속은 구리(Cu)인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 패턴은 저저항 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 저저항 금속은 구리(Cu)인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 제 1 버퍼층은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 제 1 버퍼층 상에 상기 게이트 패턴을 증착시에, 상기 제 1 버퍼층에 함유된 아연 이온이 게이트 패턴의 표면으로 확산되어 형성된 제 1 보호층을 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 제 2 버퍼층은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 제 2 버퍼층 상에 상기 데이터 패턴을 증착시에, 상기 제 2 버퍼층에 함유된 아연 이온이 데이터 패턴의 표면으로 확산되어 형성된 제 2 보호층을 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 제 2 버퍼층 상에 상기 스토리지 전극을 증착시에, 상기 제 2 버퍼층에 함유된 아연 이온이 스토리지 전극의 표면으로 확산되어 형성된 제 2 보호층을 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 액정표시장치를 구성하는 박막 트랜지스터 기판의 제조방법에 있어서기판상에 제 1 버퍼층을 형성하는 단계;상기 제 1 버퍼층 상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 덮는 게이트 절연막 상에 채널을 구성하는 반도체층을 형성하는 단계;상기 반도체층 상에 제 2 버퍼층을 형성하는 단계; 및상기 제 2 버퍼층 상에 데이터 라인, 상기 데이터 라인에 접속된 소스전극, 상기 채널을 개재하여 소스 전극과 대향하는 드레인 전극 및 데이터 패드 하부전극을 포함하는 데이터 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트 라인과 게이트 절연막 및 보호막을 개재하여 중첩적으로 형성되는 스토리지 전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하되,상기 스토리지 전극은 상기 제 2 버퍼층 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 데이터 패턴을 덮는 동시에 다수의 접촉홀을 구비하는 보호막을 형성하는 단계; 및상기 접촉홀을 통해 드레인 전극, 게이트 패드 하부 전극 및 데이터 패드 하부전극과 각각 접속되는 화소전극, 게이트 패드 상부전극 및 데이터 패드 상부전극을 포함하는 투명 전극패턴을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 제 1 버퍼층 상에 게이트 패턴을 증착시에, 상기 제 1 버퍼층에 함유된 금속 이온이 게이트 패턴의 표면으로 확산되어 제 1 보호층을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 제 2 버퍼층 상에 데이터 패턴을 증착시에, 상기 제 2 버퍼층에 함유된 금속 이온이 데이터 패턴의 표면으로 확산되어 제 2 보호층을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트 패턴은 저저항 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 18 항에 있어서,상기 저저항 금속은 구리(Cu)인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 13 항에 있어서,상기 데이터 패턴은 저저항 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제 20 항에 있어서,상기 저저항 금속은 구리(Cu)인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 16항에 있어서,상기 제 1 버퍼층은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 16 항에 있어서,상기 제 1 보호층을 형성하는 금속 이온은 상기 제 1 버퍼층에 함유된 아연이온인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 17 항에 있어서,상기 제 2 버퍼층은 몰리브덴-아연 합금(Mn-Zn alloy)인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 17 항에 있어서,상기 제 1 보호층을 형성하는 금속이온은 상기 제 2 버퍼층에 함유된 아연 이온인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 14 항에 있어서,상기 제 2 버퍼층 상에 상기 스토리지 전극을 증착시에, 상기 제 2 버퍼층에 함유된 금속이온이 스토리지 전극의 표면으로 확산되어 외부환경과의 접촉을 차단하는 제 2 보호층을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 26 항에 있어서,상기 제 2 보호층을 형성하는 금속 이온은 상기 제 2 버퍼층에 함유된 아연 이온인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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