JP3530205B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JP3530205B2 JP3530205B2 JP10548593A JP10548593A JP3530205B2 JP 3530205 B2 JP3530205 B2 JP 3530205B2 JP 10548593 A JP10548593 A JP 10548593A JP 10548593 A JP10548593 A JP 10548593A JP 3530205 B2 JP3530205 B2 JP 3530205B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- metal layer
- film
- forming
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
Description
装置)用に有効な薄膜トランジスタ及びその製造方法に
関する。
のスイッチング素子として広く使用される。
る。図1に示されるように、絶縁基板11上にゲート電
極用金属を全面にわたって蒸着しパターニングして基板
の一端にゲート電極12を形成し、基板の全面にわたっ
てゲート絶縁膜13を蒸着し、連続して非晶質シリコン
膜14をゲート絶縁膜上に蒸着した後、ゲート電極12
の上方部に非晶質シリコン膜のパターンを形成し、ゲー
ト絶縁膜13上に前記非晶質シリコン膜14から距離を
おいて画素電極用透明電極15を形成し、ついでドレイ
ン電極16を前記非晶質シリコン膜14および透明電極
15の一方上面と重なるようにゲート絶縁膜13上に形
成すると共に、ソース電極17は前記非晶質シリコン膜
14の他方の上面に重なるようにゲート絶縁膜13上に
形成し、基板上の全面にわたってTFTの保護膜として
非活性層18を形成することにより図1のTFTが製造
される。
(yield)を向上させるために、図2に示すように、2
重構造のゲート絶縁膜23−1、23−2を有するTF
Tおよび図3に示すように、2重構造のゲート電極23
−1、32−2を有するTFTが提案された。
としては、ガラス基板や石英基板を使用し、ゲート電極
22、32としては、Al,TA,Ti,Nbなどの金
属またはこれらの合金が使用され、第1ゲート絶縁膜2
3−1は、Al2O5やTa2O5などの透明な陽極酸化膜
(anodized film)を、第2ゲート絶縁膜23−2とし
ては窒化膜(SiN)や酸化膜(SiO2)などを使用
する。
絶縁膜を形成する工程を概略的に説明する。
金属をほぼ3000Åの厚さで全面にわたって蒸着した
後パターニングして金属パターン22を形成する。
金属パターン22のうち厚さ1500Å程のみ一部陽極
酸化して2000Åの厚さを有する第1ゲート絶縁膜2
3−1を形成する。このとき、陽極酸化されない金属パ
ターン22はゲート電極になり、その厚さはほぼ150
0Åである。
を形成した後、窒化膜や酸化膜のような第2ゲート絶縁
膜23−2を形成すれば、2重構造のゲート絶縁膜が形
成される。
酸化の技術を利用してゲート絶縁膜として透明な陽極酸
化膜を形成する場合において、陽極酸化の前に、図4
(a)のように初期の金属パターン22の厚さをD0と
して、陽極酸化後の絶縁膜に変換される金属パターン2
2の厚さをD1とし、陽極酸化されなくゲート電極とし
て使用される金属パターン22の厚さをD2とする場
合、陽極酸化の前の厚さD1の金属パターンが、陽酸化
後図4(b)のように陽極酸化膜23−1に変形され
る。
の時体積が膨張するので、その厚さが陽極酸化の前の金
属パターンの厚さ(D1)のままに維持することはな
く、体積膨張率をαとすると、陽極酸化膜23−1の後
さは、αD1になる。
i)は、Si=D1+D2であるが、陽極酸化後の最終段
差(Sf1)は、Sf1=D1+αD2になって、陽極酸化
後の段差はさらに増加することとなる。陽極酸化の時、
Alの体積膨張率は1.5、Taは2.5、Nbは2.
5になる。
縁膜を2重構造と形成する場合、陽極酸化による体積膨
張により、絶縁基板表面とゲート電極表面との高さの差
が増加することとなる。このような高い段差があると、
ゲート電極とソース/ドレイン電極との交叉部分におけ
る断線の発生率が増加する。
するために、ゲート絶縁膜として使用される透明な陽極
酸化膜は電流を流して陽極にして化学的反応を起こさせ
ることにより形成される。
には複数のゲート電極を全て連結した状態で陽極酸化膜
を形成する。
th)が非常に狭くなり、図5(a)に示すように、ゲー
ト電極のデザインや線欠陥(line defect)により線幅
が一定しない場合には、図5(b)に示すように、線幅
が減少する部分に、陽極酸化の時ゲート電極を通じて流
れる電流の集中が起こり、または絶縁基板とゲート電極
間との取付不良によりゲート電極が断線される場合があ
る。
膜を形成する場合には、このような断線問題を考慮し
て、ゲート電極の線幅および厚さを制限しなければなら
ないという問題点があった。
マトリックス液晶表示装置(activematrix LCD)の断面
図である。
下板60と、上板70および下板60と上板70との間
に封入された液晶80とからなる。このような液晶表示
装置を製造する方法は、下側の絶縁基板61上に図2で
説明したようなTFTを形成して下板60を作製する段
階と、下板60から距離をおいて上板70を作製する段
階とを含む。上板70は、上側の絶縁基板71のTFT
に対応する部分にブラックマトリックス72を形成し、
その後、基板全面にわたって上部の共通電極73を形成
して作製する。その後、下板60と上板70との間に液
晶80を注入する段階と、を含む。
ックマトリックス72を形成するので、上板と下板との
合着の時、合着公差によって開口率の減少を招来し、上
板70のブラックマトリックス72の光反射により下板
60のTFTに光が照射されてTFTの特性が低下され
る問題点があった。
酸化の際のゲート電極の微細な線幅の変化による断線問
題を解消し、線幅を細くすると開口率が改良させること
ができるTFT及びその製造方法を提供することにあ
る。
基板表面とゲート電極表面との高さの差を減してゲート
電極とソース/ドレイン電極とに重なる部分からの短絡
を防止させることができるTFTおよびその製造方法を
提供するにある。
めに、絶縁基板と;傾斜側面を有し、かつ予め定められ
た大きさの線幅を有する絶縁基板の一側上に形成された
金属層と;前記金属層より大きい線幅を有し、かつ前記
金属層を覆うように絶縁基板上に形成された第1絶縁膜
と;基板の全ての表面にわたって形成された第2絶縁膜
と;前記金属層の上部の第2絶縁膜上の一側に形成され
た非晶質シリコン膜と;前記第2絶縁膜の他側に形成さ
れた画素電極と;前記画素電極と非晶質シリコン膜の一
側の上面とに重なるように前記第2絶縁膜上に形成され
たドレイン電極と;前記非晶質シリコン膜の他側の上面
に重なるように前記第2絶縁膜上に形成されたソース電
極と;基板上の全ての表面を覆うように形成された保護
膜と;を含むTFTを提供する。
た大きさの線幅を有するように絶縁基板上の一側に金属
層を形成するステップと;前記第1金属層の線幅より2
倍以上の大きい線幅を有し、かつ前記第1金属層を覆う
ように絶縁基板上に形成された第2金属層を形成するス
テップと;第1絶縁膜を形成するステップと;第2絶縁
膜を基板の全ての面にわたって形成するステップと;前
記金属層上部の前記第2絶縁膜上の一側に、非晶質シリ
コン膜を形成するステップと;前記第2絶縁膜上の他側
に、画素電極を形成するステップと;前記画素電極およ
び非晶質シリコン膜の一側上面に重なるように前記第2
絶縁膜上にドレイン電極を形成し、前記非晶質シリコン
膜の他側の上面と重なるように前記第2絶縁膜上にソー
ス電極を形成するステップと;基板の全ての表面にわた
って保護膜を形成するステップと;を含むTFTの製造
方法を提供する。
チング素子として使用したアクティブマトリックス液晶
表示装置の等価回路図を図示したものである。
蓄積用コンデンサ2および液晶セル3が一つの単位画素
を構成し、このような単位画素マトリックス形態で配列
されている。
れている各単位画素を構成するTFTのゲート電極が、
一つのゲートライン(GL)に同様に連結されるゲート
電極を有するので、各ゲートラインに一定の電圧が印加
されると印加される電圧に応じてそれぞれのトランジス
タのソース端子とドレイン端子との間に流れる電流が調
節され、これにより液晶セル3が駆動される。
電荷蓄積用コンデンサ2の図示は省略された。
TFTの製造工程図で、陽極酸化の時、ゲート電極の微
細な線幅の変化により発生されるゲート電極の断線問題
を解消し、開口率を向上させたものである。
た線幅を有するゲート電極を覆うように前記ゲート電極
より大きい線幅を有する陽極酸化膜が第1ゲート絶縁膜
として絶縁基板上に形成された。
に、絶縁基板111上に陽極酸化されない金属をほぼ1
000Åの厚さで蒸着した後、予め定められた大きさの
線幅(WL1)を有するようにパターニングして第1ゲ
ート電極112−1を形成する。
属をその上にほぼ2000Åの厚さで蒸着した後、前記
第1ゲート電極112−1の線幅(WL1)より2倍以
上の大きい線幅を有するようにパターニングして第2ゲ
ート電極112−1を形成する。
i,Si,V,Nb,Hf又はZrのような金属を使用
する。
mの線幅(WL1)を有するようにパターニングし、第
2ゲート電極112−2が20μm程の線幅(WL1)
を有するようにパターニングするのが好ましい。
した後、図9(c)のように、第2ゲート電極112−
2を陽極酸化して透明な陽極酸化膜113−1に変換す
る。この陽極酸化膜113−1は、体積膨張によりその
厚さがほぼ3000Å程度増加する。
中、第2ゲート電極112−2が陽極酸化により、陽極
酸化膜に変換されて第1ゲート絶縁膜になるので、第1
ゲート電極112−1のみ実質的にゲート電極になる。
酸化されず、第2ゲート電極112−2のみ陽極酸化が
可能であるので、陽極酸化の時第1ゲート電極112−
1は保護される。従って、第1ゲート電極112−1に
おける線欠陥の発生が第2ゲート電極112−2の蒸着
により阻止される。
程の厚さで窒化膜や酸化膜のような第2ゲート絶縁膜1
13−2を基板の全面にわたって蒸着した後、非晶質シ
リコン膜114を基板の全面にわたって連続蒸着し、図
10(e)のように、第1ゲート電極112−1の上部
に非晶質シリコン膜114のパターンを形成する。
形成し、ドレイン電極116およびソース電極117を
形成すると、本発明のTFTが作製される。
断面図であり、図10(g)は図8のA−A’線に沿っ
た断面図である。
するTFTと図10(f)に示すTFTとの構造的な差
異点を説明するための図面である。
ト電極構造、図11(b)は陽極酸化前の本発明のTF
Tの構造、図11(c)は陽極酸化後のゲート構造を各
々示したものである。
TFTとの構造的な違いは、第2ゲート電極の部分と下
方の絶縁基板との直接的な接触面積の差である。すなわ
ち、図11(a)の従来のTFTは、ゲート電極が、線
幅がWL1である第1ゲート電極32−1と線幅WL2
である第2ゲート電極32−2からなって実際のゲート
電極の線幅はWL2になる。
陽極酸化前には図11(b)のように線幅がWL1であ
る第1ゲート電極112−1と線幅がWL2である第2
ゲート電極112−2とからなるが、陽極酸化により第
2ゲート電極112−2が全て陽極酸化膜に変換される
と、実質的なゲート電極の部分は、線幅がWL1である
第1ゲート電極になって、従来のTFTより開口率が増
加(線幅を細くすると開口率が改良すること)すること
になる。
るTFTの製造工程図である。
21上に陽極酸化の可能のAl,Ta,Ti,Si,
V,Nb,Hf,Zrまたはこれらの合金をゲート電極
用金属122として予め定められた厚さ(D0)で蒸着
する。予め定められた厚さ(D0)を有するゲート電極
用金属122のうち予め定められた厚さ(D1)だけ一
部を陽極酸化して図12(b)のようにαD1の厚さを
有する1次陽極酸化膜123−1に変換する。
られた線幅を有するゲートパターン形成層129を図1
2(c)のように形成し、図13(d)のように、一次
陽極酸化の時に変換されない厚さ(D2)を有するゲー
ト電極用金属122を2次陽極酸化する。
の下方部分を除外した、ゲート電極用金属122が全て
陽極酸化膜に変換されてαD1+αD2に厚さを有する第
1ゲート絶縁膜123’−1が形成される。
はゲート電極となり、ゲートパターン形成層129と同
一の線幅を有する。
Taのような単一の金属層、窒化膜や酸化膜のような単
一の絶縁膜の他に、単一の非晶質シリコン膜や感光性の
高分子化合物使用することができ、二重金属層、二重絶
縁膜または絶縁膜と膜非晶質シリコン膜との二重構造を
形成することもできる。
成層129を除去すれば、ゲートパターン形成層129
の下部は陽極酸化の時、体積が膨張されないので、第1
ゲート絶縁膜123−1はゲート電極122に対応する
部分がくぼみ(recess)の構造となる。
コン膜124、画素電極125およびドレイン電極12
6とソース電極127を形成すれば、図13(f)のよ
うに、本発明のTFTが完成される。
TFTの第1ゲート絶縁膜123'−1である陽極酸化
膜の厚さがαD1+αD2になるので最終段差Sf2=D
2(α−1)になる。
差(Sf1)は、Sf1=αD1+D2であるので体積膨
張率(α)が2未満である場合には、従来のTFTの最
終段差(Sf1)が発明のTFTの最終段差(Sf2)
より大きく、αが2以上である場合でも従来のTFTに
おいてαD1が増加するので、本発明のTFTの最終段
差(Sf2)より増加することとなる。
電極用金属122をほぼ3000Åの厚さで蒸着し、D
1=2000Å、D2=1000Åとすれば、Sf2=
500Å程、Sf1=4000Å程になる。
回にわたって陽極酸化してゲート電極を形成する代わり
に、金属層と絶縁層との2重構造として形成して1回の
陽極酸化によりゲート電極を形成することもできる。
るTFTの製造工程図である。
成層を別に形成せず、第2ゲート絶縁膜を利用して金属
層を陽極酸化する。
に陽極酸化の可能なゲート電極用金属132を予め定め
られた厚さ(D0)で基板の全面にわたって形成し、前
記ゲート電極用金属132をほぼD1の厚さのみ一部陽
極酸化してαD1の厚さを有する陽極酸化膜133−1
を図14(b)のように形成する。
Si,V,Nb,Hf,Zrまたはこれらの合金のいず
れかを使用する。
3−2を基板の全面にわたって形成し、次の工程により
形成されるゲート金属のパターンと同一の線幅を有する
ようにパターンを形成する。
電極133−2の下部を除去したゲート電極用金属13
2が、透明酸化膜に変化するのでαD1+D2の厚さを有
する陽極酸化膜133'−1が形成される。
に陽極酸化されずに残存する金属層132’はゲート電
極になる。
33−2を覆うように、非晶質シリコン膜134を形成
した後、図15(f)のように、画素電極135、ドレ
イン電極136およびソース電極137を形成すること
によりTFTを作製する。
の上部にゲートパターン形成層やゲート絶縁膜パターン
を形成した後、これを利用して金属層を陽極酸化するこ
とにより陽極酸化膜を形成する。
ト電極となり、陽極酸化膜はゲート絶縁膜となるので、
段差ない構造である。
るTFTの製造工程図です。
にゲート電極用金属142−1をほぼ2000Åないし
3000Åの厚さで蒸着した後パターニングして、第1
ゲート電極パターンを形成する。
金属として陽極酸化が可能な金属142−2を、図16
(b)のようにほぼ2000Åないし3000Åの厚さ
で蒸着し、第2ゲート電極用金属142−2を陽極酸化
して酸化膜143'−1を図16(c)のように形成す
る。
を塗布した後ホトエッチングして第1ゲート電極パター
ン142−1の上部感光膜149を除去する。前記感光
膜149のマスクのない露出された第1陽極酸化膜14
3'−1を除去して段差を除去し、感光膜149を除去
すると、図16(d)のような状態になる。感光膜14
9として、酸化物や窒化物が用いられる。
ート電極142−1の一部をさらに陽極酸化して第2陽
極酸化膜133''−1を形成する。これにより体積が膨
張し図17(e)のようにその上面の平面が第1ゲート
絶縁膜143−1となる。
ト絶縁膜143−2、非晶質シリコン膜144を連続蒸
着した後非晶質シリコン膜144のパターンを形成す
る。
た後ドレイン電極146およびソース電極147を形成
すれば、図17(g)のように、TFTが作製される。
の製造工程図である。
の代わりに保護膜159を使用したものである。
なAl,Ta,Ti,Si,V,Nb,Hf,Zrまた
はこれらの合金などのような金属152をほぼ2000
Åないし3000Åの厚さで蒸着した後、ゲート電極用
金属パターンを形成し、基板保護および陽極酸化時のゲ
ート電極の断線防止用絶縁膜159をほぼ3000Åな
いし4000Åの厚さで蒸着する。
感光膜パターンを形成した後、これをマスクとしてゲー
ト電極パターンの上部の前記絶縁膜159をエッチング
して段差を除去する。
ート電極の断線防止用に用いられる。また、該膜とし
て、酸化膜や窒化膜を用いる。
て第1ゲート絶縁膜153−1を形成する。
る。
るTFTの製造工程図である。
にブラックマトリックスとして利用される金属層169
を一定の厚さで蒸着する。
て図19(b)のように、陽極酸化膜170に変換す
る。
る第1ゲート電極用金属162−1を形成し、図20
(d)のように、第2ゲート電極用金属162ー2を蒸
着した後、後続工程により形成されるブラックマトリッ
クスパターンと同一の線幅を有するようようにパターン
を形成する。
せば、第2ゲート電極用金属162−2が全て陽極酸化
膜に変換されて第1ゲート絶縁膜163−1が形成さ
れ、前記陽極酸化されず残存する金属層169は第2ゲ
ート絶縁膜163−2の下部を除外し、みんな陽極酸化
膜と変換されて絶縁膜170′が形成される。
9'はブラックマトリックスとなる。以後の工程は上述
した実施例と同一である。
陽極酸化の後に形成された第1ゲート絶縁膜163−1
のパターンとブラックマトリックスパターンと同一の大
きさの線幅を有する。
ックマトリックスの平面構造を示したもので、図21
(a)はゲート配線が屈曲形状である場合、図21
(b)はゲート電極配線が直線形状である場合のブラッ
クマトリックスの構造図である。
の製造工程図である。
にマトリックス形成用金属層189を基板の全面にわた
って蒸着する。
2を陽極酸化して陽極酸化膜を形成することに変わり
に、第1絶縁膜190をその上に蒸着する。
蒸着した後、パターンを形成し、基板の全面にわたって
陽極酸化の可能な第2ゲート電極用金属182ー2を蒸
着した後、次の工程により形成されるブラックマトリッ
クスパターンと同一の大きさの線幅を有するパターンを
形成する。
182−2は全て陽極酸化され透明な陽極酸化膜と変換
されて第1ゲート絶縁膜183−1が形成される。
膜183−1の下部を除外し、全て陽極酸化され陽極酸
化膜と変換されて第2絶縁膜190'となり、陽極酸化
されずそのまま残存する金属層189'はブラックマト
リックスとして作用する。
る。
よび第2ゲート電極用金属は、全て陽極酸化の可能の金
属としてAl,Ta,Ti,Si,V,Hf,Zrまた
はこれらの合金を使用し、第1ゲート電極用金属は陽極
酸化が不可能な金属である。
使用される。
を採用した断面図である。
にブラックマトリックス609が形成されているので、
上板700は上側絶縁基板701上に透明電極702の
み形成されている。
陽極酸化の時、ゲート電極の微細な線幅の変化によるゲ
ート電極の短絡を防止することができ、開口率を向上
(線幅を細くすると開口率が改良すること)させること
ができる。
体積膨張による基板とゲート電極間の段差を減してゲー
ト電極とソース/ドレインとが重畳される部分における
短絡を防止し、これにより、TFT歩留まりを向上させ
ることができる。
上に薄膜トランジスタと共に形成するので、薄膜トラン
ジスタをLCDに採用する場合、上下板の合着工程時に
おける合着公差による開口率の減少を防止することがで
き、薄膜トランジスタへの光照射および反射によるその
特性低下を防止することによりLCDの特性を向上させ
ることができる。本発明の実施態様は、次のとおりであ
る。 1。 絶縁基板と;傾斜側面を有し、かつ予め定められ
た大きさの線幅を有する絶縁基板の一側上に形成された
金属層と;前記金属層より大きい線幅を有し、かつ前記
金属層を覆うように絶縁基板上に形成された第1絶縁膜
と;基板上の全ての表面にわたって形成された第2絶縁
膜と;前記金属層の上部の第2絶縁膜上の一側に形成さ
れた非晶質シリコン膜と;前記第2絶縁膜の他側に形成
された画素電極と;前記画素電極と非晶質シリコン膜の
一側の上面とに重なるように前記第2絶縁膜上に形成さ
れたドレイン電極と;前記非晶質シリコン膜の他側の上
面と重なるように前記第2絶縁膜上に形成されたソース
電極と;基板上の全ての表面を覆うように形成された保
護膜と;を含むことを特徴とする薄膜トランジスタ。 2。 金属層は、ゲート電極層として作用しかつ陽極酸
化されない金属層であることを特徴とする上記1記載の
薄膜トランジスタ。 3。 第1絶縁膜の線幅は、金属層の線幅より2倍以上
大きいことを特徴とする上記1記載の薄膜トランジス
タ。 4。 第1絶縁膜の線幅が20μmであり、金属層の線
幅が5μmであることを特徴とする上記3記載の薄膜ト
ランジスタ。 5。 第1絶縁膜は、第1ゲート絶縁膜として作用しか
つ透明な陽極酸化膜であることを特徴とする上記1記載
の薄膜トランジスタ。 6。 第2絶縁膜は、第2ゲート絶縁膜として作用しか
つ窒化膜または酸化膜のいずれかであることを特徴とす
る上記1記載の薄膜トランジスタ。 7。 傾斜側面を有し、かつ予め定められた大きさの線
幅を有するように絶縁基板上の一側に金属層を形成する
ステップと;前記第1金属層の線幅より2倍以上大きい
線幅を有し、かつ前記第1金属層を覆うように絶縁基板
上に第2金属層を形成するステップと;第1絶縁膜を形
成するステップと;第2絶縁膜を基板上の全ての面にわ
たって形成するステップと;前記金属層上部の前記第2
絶縁膜上の一側に、非晶質シリコン膜を形成するステッ
プと;前記第2絶縁膜上の他側に、画素電極を形成する
ステップと;前記画素電極と非晶質シリコン膜の一側上
面とに重なるように前記第2絶縁膜上にドレイン電極を
形成し、前記非晶質シリコン膜の他側の上面と重なるよ
うに前記第2絶縁膜上にソース電極を形成するステップ
と;基板上の全ての表面にわたって保護膜を形成するス
テップと;を含むことを特徴とする薄膜トランジスタの
製造方法。 8。 第2金属層として、陽極酸化が可能な金属層を使
用することを特徴とする上記7記載の薄膜トランジスタ
製造方法。 9。 第2ゲート電極として、Al,Ta,Ti,S
i,V,Nb,HfまたはZrのいずれかを使用するこ
とを特徴とする上記8記載の薄膜トランジスタの製造方
法。 10。 第1絶縁膜を、前記第2金属層を陽極酸化する
ことにより形成することを特徴とする上記8記載の薄膜
トランジスタの製造方法。 11。 第1金属層は、ゲート電極として作用しかつ陽
極酸化されない金属層であることを特徴とする上記7記
載の薄膜トランジスタ製造方法。 12。 第2絶縁膜は、第2ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する第7項記載の薄膜トランジスタの製造方法。 13。 絶縁基板と;傾斜側面を有し、絶縁基板の一側
上に形成された予め定められた大きさの線幅を有する金
属層と;前記金属層に対応する部分の上面がくぼみ構造
であり、かつ前記金属層を覆うように前記金属層より大
きい厚さを有する絶縁基板上に形成された第1絶縁膜
と;前記第1絶縁膜上に形成され、前記第1絶縁膜のく
ぼみ構造に対応する部分にくぼみ構造を有する第2絶縁
膜と;第2絶縁膜のくぼみ構造の上面に形成された非晶
質シリコン膜と;前記非晶質シリコン膜から一定距離を
おいて前記第2絶縁膜上に形成された画素電極と;前記
画素電極と非晶質シリコン膜の一側の上面とに重なるよ
うに前記第2絶縁膜上に形成されたドレイン電極と;前
記非晶質シリコン膜の他側の上面に重なるように前記第
2絶縁膜上に形成されたソース電極と;基板上の全ての
表面を覆うように形成された保護膜と;を含むことを特
徴とする薄膜トランジスタ。 14。 金属層は、ゲート電極層として作用しかつ陽極
酸化が可能な金属層であることを特徴とする上記13記
載の薄膜トランジスタ。 15。 金属層として、Al,Ta,Ti,Si,V,
Nb,Hf,Zrまたはこれらの合金のいずれかを使用
することを特徴とする上記13記載の薄膜トランジス
タ。 16。 第1絶縁膜は、第1ゲート絶縁膜として作用し
かつ陽極酸化膜であることを特徴とする上記13記載の
薄膜トランジスタ。 17。 第2絶縁膜は、第2ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する上記13記載の薄膜トランジスタ。 18。絶縁基板上に予め定められた厚さの金属層を形成
するステップと;前記金属層の一部を、1次陽極酸化す
ることにより、第1絶縁膜を形成するステップと;予め
定められた線幅を有するゲートパターン形成層を前記第
1絶縁膜上の一側に形成するステップと;前記金属層の
すべての部分を、2次陽極酸化することにより第2絶縁
膜を形成するとともにゲートパターン形成層の下部の絶
縁基板上にゲートパターン形成層と同一の線幅を有する
ゲート電極を形成するステップと;前記ゲートパターン
形成層を除去するステップと;前記第1絶縁膜上の全て
の表面上にわたって第3絶縁膜を形成するステップと;
前記ゲート電極上部の前記第3絶縁膜上の一側に非晶質
シリコン膜を形成するステップと;前記第3絶縁膜の他
側に画素電極を形成するステップと;前記画素電極と非
晶質シリコン膜の一側の上面とが重なるように前記第2
絶縁膜上にドレイン電極を形成し、前記非晶質シリコン
膜の他側上面に重なるように前記第2絶縁膜上にソース
電極を形成するステップと;基板上の全ての表面にわた
って保護膜を形成するステップと;を含むことを特徴と
する薄膜トランジスタの製造方法。 19。 金属層として,陽極酸化が可能なAl,Ta,
Ti,Si,V,Nb,Hf,Zrまたはこれらの合金
を使用することを特徴とする上記18記載の薄膜トラン
ジスタの製造方法。 20。 第1絶縁膜および第2絶縁膜は、第1ゲート絶
縁膜として作用しかつ陽極酸化膜であることを特徴とす
る上記18記載の薄膜トランジスタ製造方法。 21。 ゲートパターン形成層として、単一の金属層、
単一の絶縁層、または単一の非晶質シリコン層のいずれ
かを使用することを特徴とする上記18記載の薄膜トラ
ンジスタ製造方法。 22。 ゲートパターン形成層として、Cr層またはT
a層のいずれかを使用することを特徴とする上記21記
載の薄膜トランジスタの製造方法。 23。 ゲートパターン形成層として、窒化膜または酸
化膜のいずれかを使用することを特徴とする上記21記
載の薄膜トランジスタの製造方法。 24。 ゲートパターン形成層として、二重の金属層、
二重の絶縁層、金属層と絶縁層との二重層または非晶質
シリコン層と絶縁増との二重層のいずれかを使用するこ
とを特徴とする上記18記載の薄膜トランジスタの製造
方法。 25。 ゲートパターン形成層として、感光性の高分子
化合物を使用することを特徴とする上記18記載の薄膜
トランジスタの製造方法。 26。 絶縁基板と;絶縁基板の一側上に形成された予
め定められた大きさの線幅を有する金属層と;前記金属
層に対応する部分の上面がくぼみ構造であり、かつ前記
金属層を覆うように絶縁基板上に形成された前記金属層
より大きい厚さを有する第1絶縁膜と;前記金属層との
同一の線幅を有し、かつ前記第1絶縁膜上のくぼみ構造
になっている上面に形成された第2絶縁膜と;前記第2
絶縁膜を覆うように前記第1絶縁膜上の一側に形成され
た非晶質シリコン膜と;前記第1絶縁膜の他側に形成さ
れた画素電極と;前記画素電極と非晶質シリコン膜の一
側の上面とに重なるように前記第1絶縁膜上に形成され
たドレイン電極と;前記非晶質シリコン膜の他側の上面
と重なるように前記第1絶縁膜上に形成されたソース電
極と;基板上の全ての表面を覆うように形成された保護
膜と;を含むことを特徴とする薄膜トランジスタ。 27。絶縁基板上に予め定められた厚さの金属層を形成
するステップと;前記金属層の一部を、1次陽極酸化す
ることにより、第1絶縁膜を形成するステップと;前記
第1絶縁膜の一側に予め定められた線幅を有する第2絶
縁膜を形成するステップと;前記金属層を全て2次陽極
酸化することにより、第3絶縁膜を形成するとともに第
2絶縁膜の下部の絶縁基板上に前記第2絶縁膜と同一の
線幅を有するゲート電極を形成するステップと;前記第
2絶縁膜を覆うように非晶質シリコン膜を前記第1絶縁
膜上に形成するステップと;第1絶縁膜の他側に画素電
極を形成するステップと;前記画素電極と非晶質シリコ
ン膜の一側の上面とが重なるように前記第1絶縁膜上に
ドレイン電極を形成し、前記非晶質シリコン膜の他側の
上面と重なるように前記第1絶縁膜上にソース電極を形
成するステップと;基板上の全ての表面にわたって保護
膜を形成するステップと;を含むことを特徴とする薄膜
トランジスタの製造方法。 28。 絶縁基板と;絶縁基板の一側上に形成された予
め定められた大きさの線幅を有する金属層と;その上面
は平面であり、かつ前記金属層を覆うように絶縁基板上
に形成された前記金属層より大きい厚さを有する第1絶
縁膜と;前記金属層との同一の線幅を有し、かつ前記金
属層上の第1絶縁膜上の一側に形成された第2絶縁膜
と;前記第2絶縁膜を覆うように前記第1絶縁膜上に形
成された非晶質シリコン膜と;前記第1絶縁膜の他側に
形成された画素電極と;前記画素電極と非晶質シリコン
膜の一側の上面とに重なるように前記第1絶縁膜上に形
成されたドレイン電極と;前記非晶質シリコン膜の他側
の上面と重なるように前記第1絶縁膜上に形成されたソ
ース電極と;基板上の全ての表面を覆うように形成され
た保護膜と;を含むことを特徴とする薄膜トランジス
タ。 29。 金属層は、陽極酸化が可能な金属層であること
を特徴とする上記28記載の薄膜トランジスタ。 30。 金属層として、Al,Ta,Ti,Si,V,
Nb,Hf,Zrまたはこれらの合金を使用することを
特徴とする上記29記載の薄膜トランジスタ。 31。 第1絶縁膜は、第1ゲート絶縁膜として作用し
かつ透明な酸化膜であることを特徴とする上記28記載
の薄膜トランジスタ。 32。 第2絶縁膜は、第2ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する上記28記載の薄膜トランジスタ。 33。 傾斜側面を有し、かつ予め定められた大きさの
線幅を有する第1金属層を絶縁基板上の一側に形成する
ステップと;前記第1金属層を覆うように絶縁基板上に
第2金属層を形成するステップと;前記第2金属層を全
て陽極酸化することにより、第1絶縁膜を形成するステ
ップと;前記第1絶縁膜上に感光膜を塗布した後、ホト
エッチングにより第1金属層の上部の第1絶縁膜を露出
させるステップと;前記露出された第1絶縁膜を除去し
て第1金属層を露出させるステップと;露出された第1
金属層の一部を陽極酸化することにより、前記第1絶縁
膜の上面と同一の平面を有する第2絶縁膜およびゲート
電極を形成するステップと;前記感光膜を除去するステ
ップと;基板上の全面にわたって第3絶縁膜を形成する
ステップと;金属層の上部の第3絶縁膜上の一側に非晶
質シリコン膜を形成するステップと;前記第3絶縁膜上
の他側に、画素電極を形成するステップと;前記画素電
極と非晶質シリコン膜の一側の上面とに重なるように前
記第3絶縁膜上にドレイン電極を形成するステップと;
前記非晶質シリコン膜の他側の上面と重なるように前記
第3絶縁膜上にソース電極を形成するステップと;基板
上の全ての表面を覆うように保護膜を形成するステップ
と;を含むことを特徴とする薄膜トランジスタの製造方
法。 34。 第1絶縁膜および第2絶縁膜は、第1ゲート絶
縁膜として作用しかつすべて陽極酸化膜であることを特
徴とする上記33記載の薄膜トランジスタの製造方法。 35。 第3絶縁膜は、第1ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する上記33記載の薄膜トランジスタの製造方法。 36。 第2金属層として、Al,Ta,Si,V,N
b,Hf,Zrまたはこれらの合金のいずれかであるこ
とを特徴とする第33項記載の薄膜トランジスタの製造
方法。 37。 第2金属層を陽極酸化せずに、代わりに窒化膜
または酸化膜のいずれかを直接形成することにより第1
絶縁膜を形成することを特徴とする上記33記載の薄膜
トランジスタの製造方法。 38。 前記絶縁膜は、基板保護および陽極酸化の際の
ゲート電極の断線防止用であるとを特徴とする上記33
項記載の薄膜トランジスタの製造方法。 39。 第1金属層は、陽極酸化が可能な金属であるA
l,Ta,Ti,Si,V,Nb,HfまたはZrのい
ずれかであることを特徴とする第33項記載の薄膜トラ
ンジスタの製造方法。 40。 絶縁基板と;絶縁基板の一側上に形成された予
め定められた大きさの線幅を有する第1金属層と;その
上面は平面であり、かつ前記第1金属層を覆うように絶
縁基板上に形成された第1絶縁膜と;傾斜側面を有し、
前記第1金属層より小さい線幅を有し、かつ第1金属層
の上部の第1絶縁膜上に形成された第2金属層と;前記
第1金属層と同一の線幅を有し、かつ前記第2金属層を
覆うように前記第1絶縁膜上に形成された第2絶縁膜
と;基板上の全面にわたって形成された第3絶縁膜と;
第2絶縁膜の上部の前記第3絶縁膜の一側に形成された
非晶質シリコン膜と;第3絶縁膜の他側に形成された画
素電極;前記画素電極と非晶質シリコン膜の一側の上面
とに重なるように前記第3絶縁膜上に形成されたドレイ
ン電極と;前記非晶質シリコン膜の他側の上面と重なる
ように前記第3絶縁膜上に形成されたソース電極と;基
板上の全ての表面を覆うように形成された保護膜と;前
記第2金属層の上部の保護膜上に形成された光遮蔽層
と;を含むことを特徴とする薄膜トランジスタ。 41。 第1金属層は、ブラックマトリックスであるこ
とを特徴とする上記40記載の薄膜トランジスタ。 42。 第1金属層が、陽極酸化が可能な金属であるこ
とを特徴とする上記40記載の薄膜トランジスタ。 43。 第1金属層が、Al,Ta,Ti,Si,V,
Nb,Hf,Zrまたはこれらの合金のいずれかである
ことを特徴とする上記42記載の薄膜トランジスタ。 44。 第1絶縁膜は、陽極酸化膜であることを特徴と
する上記40記載の薄膜トランジスタ。 45。 第3絶縁膜は、第2ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する上記40記載の薄膜トランジスタ。 46。 第2金属層は、ゲート電極として作用しかつ陽
極酸化されない金属であることを特徴とする第40項記
載の薄膜トランジスタ。 47。 絶縁基板上に第1金属層を形成するステップ
と;前記第1金属層の一部を陽極酸化することにより、
第1金属層上に第1絶縁膜を形成するステップと;前記
第1絶縁膜の一側上に予め定められた線幅を有する第2
金属層を形成するステップと;前記第2金属層より大き
い線幅を有し、かつ前記第2金属層を覆うように第1絶
縁膜上に、第3金属層を形成するステップと;第3金属
層を陽極酸化することにより、第2絶縁膜を形成すると
ともに、第1金属層をの一部を2次陽極酸化することに
より、第2絶縁膜下部を除外した部分に第3絶縁膜を形
成するステップと;基板上の全面にわたって第4絶縁膜
を形成するステップと;前記第2絶縁膜より小さく、第
2金属層より線幅が大きい非晶質シリコン膜を前記第2
絶縁膜上部の第4絶縁膜の一側上に形成するステップ
と;第4絶縁膜の他側上に、画素電極を形成するステッ
プと;前記画素電極と非晶質ソシリコン膜の一側の上面
とに重畳なるように前記第4絶縁膜上にドレイン電極を
形成するステップと;前記非晶質シリコン膜の他側の上
面に重なるように前記第4絶縁膜上にソース電極を形成
するステップと;基板上の全ての表面を覆うように保護
膜を形成するステップと;前記残存する第1金属層上部
の保護膜上に、光遮蔽層を形成するステップと;を含む
ことを特徴とする薄膜トランジスタ製造方法。 48。 第1金属層の一部を陽極酸化することにより第
1金属層上に第1絶縁膜を形成することに代わりに、窒
化膜または酸化膜のいずれかを直接第1絶縁膜として形
成することを特徴とする上記47記載の薄膜トランジス
タの製造方法。 49。 第2金属層は、ゲート電極として作用しかつ陽
極酸化されない金属であることを特徴とする上記47記
載の薄膜トランジスタの製造方法。 50。 第3絶縁膜は、第1ゲート絶縁膜として作用し
かつ陽極酸化膜であることを特徴とする上記47記載の
薄膜トランジスタの製造方法。 51。 第4絶縁膜は、第2ゲート絶縁膜として作用し
かつ窒化膜または酸化膜のいずれかであることを特徴と
する上記47記載の薄膜トランジスタの製造方法。 52。 第1金属層および第2金属層は、陽極酸化の可
能な金属であるAl,Ta,Ti,Si,V,Nb,H
f,Zrまたはこれらの合金のいずれかであることを特
徴とする第47項記載の薄膜トランジスタの製造方法。
の断面構造図である。
構造図である。
を示す図である。
る断線発生を説明するための図である。
である。
である。
図である。
トの構造のTFTとの開口率を比較説明するための図で
ある。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
図である。
造図である。
図である。
LCDの断面構造図である。
ト電極 113−1 陽極酸化膜、 113−2 第2ゲート絶
縁膜 114 非晶質シリコン膜、 115 画素電極 116 ドレイン電極、 117 ソース電極 32−1 第1ゲート電極、 32−2 第2ゲート電
極
Claims (5)
- 【請求項1】 絶縁基板上にある厚さの金属層を形成す
るステップと; 前記金属層を、1次陽極酸化することにより、第1絶縁
膜を形成するステップと; 前記第1絶縁膜の一部分の上にある線幅を有する第2絶
縁膜を形成するステップと; 前記金属層を2次陽極酸化することにより、第3絶縁膜
を形成するとともに第2絶縁膜 の下部の絶縁基板上に前記第2絶縁膜と同一の線幅を有
するゲート電極を形成するステップと; 前記第2絶縁膜を覆うように非晶質シリコン膜を前記第
1絶縁膜上に形成するステップと; 第1絶縁膜の他の部分の上に画素電極を形成するステッ
プと; 前記画素電極一部分の上面及びその画素電極一部分と向
かい合っている前記非晶質シリコン膜の一部分の上面の
両方に重なるように前記第1絶縁膜上にドレイン電極を
形成するステップ及び前記非晶質シリコン膜の他の部分
の上面と重なるように前記第1絶縁膜上にソース電極形
成するステップ; 得られた構造体の全ての表面にわたって保護膜を形成す
るステップと; を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項2】 傾斜側面を有し、かつある大きさの線幅
を有する第1の金属層を絶縁基板上の一部分の上に形成
するステップと; 前記第1金属層を覆うように絶縁基板上に第2金属層を
形成するステップと; 前記第2金属層を陽極酸化することにより、第1絶縁膜
を形成するステップと; 前記第1絶縁膜上にホトレジスト膜を塗布した後、前記
ホトレジスト膜をホトエッチングにより第1金属層の上
部に配置された第1絶縁膜を露出させるステップと; 前記露出された第1絶縁膜を除去して第1金属層を露出
させるステップと; 露出された第1金属層の一部を陽極酸化することによ
り、前記第1絶縁膜の上面と同一の平面を有する第2絶
縁膜およびゲート電極を形成するステップと; 得られた構造体の上部の全面にわたって第3絶縁膜を形
成するステップと; 金属層の上部の第3絶縁膜上の一部分の上に非晶質シリ
コン膜を形成するステップと; 前記第3絶縁膜上の他の部分の上に、画素電極を形成す
るステップと; 前記画素電極一部分の上面及びその画素電極一部分と向
かい合っている前記非晶質シリコン膜の一部分の上面の
両方に重なるように前記第3絶縁膜上に形成されたドレ
イン電極と; 前記非晶質シリコン膜の他の部分の上面と重なるように
前記第3絶縁膜上に形成されたソース電極と; 得られた構造体の上部の全ての表面を覆うように保護膜
を形成するステップと; を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項3】 絶縁基板と; 絶縁基板の一部分上に形成されたある大きさの線幅を有
する第1金属層と; その上面は平面であり、かつ前記第1金属層を覆うよう
に絶縁基板上に形成された第1絶縁膜と; 傾斜側面を有し、前記第1金属層より小さい線幅を有
し、かつ第1金属層の上部の第1絶縁膜上に形成された
第2金属層と; 前記第1金属層と同一の線幅を有し、かつ前記第2金属
層を覆うように前記第1絶縁膜上に形成された第2の絶
縁膜と; 得られた構造体の全面にわたって形成された第3絶縁膜
と; 第2の絶縁膜の上部の前記第3絶縁膜の一部分上に形成
された非晶質シリコン膜と; 第3絶縁膜の他の部分上に形成された画素電極; 前記画素電極一部分面に面する非晶質シリコン膜の一部
分の上面及び前記画素電極の一部分面の上面の両方とに
重なるように前記第3絶縁膜上に形成されたドレイン電
極及び前記非晶質シリコン膜の他の部分の上面と重なる
ように前記第3絶縁膜上に形成されたソース電極と; 得られた構造体の全ての表面を覆うように形成された保
護膜と; 前記第2金属層の上部の保護膜上に形成された光遮蔽層
と; を含むことを特徴とする薄膜トランジスタ。 - 【請求項4】 絶縁基板上に第1金属層を形成するステ
ップと; 前記第1金属層を陽極酸化することにより、第1金属層
上に第1絶縁膜を形成するステップと; 前記第1絶縁膜の一部分上にある線幅を有する第2金属
層を形成するステップと; 前記第2金属層より大きい線幅を有し、かつ前記第2金
属層を覆うように第1絶縁膜上に、第3金属層を形成す
るステップと; 第3金属層を一次陽極酸化することにより、第2絶縁膜
を形成するとともに、第2絶縁膜の下に配置されない第
1金属層を2次陽極酸化することにより、第3絶縁膜を
形成するステップと; 得られた構造体の全面にわたって第4絶縁膜を形成する
ステップと; 前記第2絶縁膜より小さく、第2金属層より線幅が大き
い非晶質シリコン膜を前記第2絶縁膜上部の第4絶縁膜
の一部分上に形成するステップと; 第4絶縁膜の他の部分上に、画素電極を形成するステッ
プと; 前記画素電極一部分の上面及びその画素電極一部分と向
かい合っている前記非晶質シリコン膜の一部分の上面の
両方に重なるように前記第4絶縁膜上にドレイン電極を
形成するステップ及び前記非晶質シリコン膜の他の部分
の上面と重なるように前記第4絶縁膜上にソース電極形
成するステップ; 得られた構造体の全ての表面を覆うように保護膜を形成
するステップと; 前記残存する第1金属層上部の保護膜上に、光遮蔽層を
形成するステップと; を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項5】 第1金属層の一部を陽極酸化することに
より第1金属層上に第1絶縁膜を形成することに代わり
に、窒化膜または酸化膜のいずれかを直接第1絶縁膜と
して形成することを特徴とする請求項4記載の薄膜トラ
ンジスタの製造方法。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920007604A KR930024189A (ko) | 1992-05-04 | 박막트랜지스터의 제조방법 | |
| KR92-7604 | 1992-05-04 | ||
| KR92-8880 | 1992-05-25 | ||
| KR1019920008880A KR930024210A (ko) | 1992-05-25 | 박막트랜지스터 구조 및 그 제조방법 | |
| KR92-9085 | 1992-05-27 | ||
| KR1019920009085A KR930024172A (ko) | 1992-05-27 | 1992-05-27 | 박막트랜지스터 구조 및 제조방법 |
| KR92-9155 | 1992-05-28 | ||
| KR1019920009155A KR930023755A (ko) | 1992-05-28 | 1992-05-28 | 액정표시소자 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125086A JPH06125086A (ja) | 1994-05-06 |
| JP3530205B2 true JP3530205B2 (ja) | 2004-05-24 |
Family
ID=27482942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10548593A Expired - Lifetime JP3530205B2 (ja) | 1992-05-04 | 1993-05-06 | 薄膜トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5409851A (ja) |
| JP (1) | JP3530205B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495121A (en) * | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP3637069B2 (ja) * | 1993-03-12 | 2005-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5627089A (en) * | 1993-08-02 | 1997-05-06 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor using APCVD |
| US5831694A (en) * | 1995-06-14 | 1998-11-03 | Hitachi, Ltd. | TFT panel for high resolution- and large size- liquid crystal display |
| KR100225098B1 (ko) * | 1996-07-02 | 1999-10-15 | 구자홍 | 박막트랜지스터의 제조방법 |
| US5612235A (en) * | 1995-11-01 | 1997-03-18 | Industrial Technology Research Institute | Method of making thin film transistor with light-absorbing layer |
| KR100419086B1 (ko) * | 1996-04-12 | 2004-05-20 | 삼성전자주식회사 | 박막트랜지스터액정표시장치 |
| KR100241721B1 (ko) * | 1996-08-26 | 2000-02-01 | 구본준 | 액정표시소자 및 그 제조방법 |
| US5796121A (en) * | 1997-03-25 | 1998-08-18 | International Business Machines Corporation | Thin film transistors fabricated on plastic substrates |
| US5917645A (en) * | 1997-03-28 | 1999-06-29 | Daewoo Electronics Co., Ltd. | Thin film actuated mirror array in an optical projection system and method for manufacturing the same |
| KR100654158B1 (ko) * | 1999-10-25 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| KR101035914B1 (ko) * | 2004-07-30 | 2011-05-23 | 엘지디스플레이 주식회사 | 평판 표시 소자 및 그의 제조방법 |
| CN1313876C (zh) * | 2005-01-19 | 2007-05-02 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的像素结构的制造方法 |
| US20080135891A1 (en) * | 2006-12-08 | 2008-06-12 | Palo Alto Research Center, Incorporated | Transistor Device Formed on a Flexible Substrate Including Anodized Gate Dielectric |
| WO2009075161A1 (ja) * | 2007-12-12 | 2009-06-18 | Idemitsu Kosan Co., Ltd. | パターン化結晶質半導体薄膜、薄膜トランジスタの製造方法、及び電界効果型トランジスタ |
| US8013339B2 (en) * | 2009-06-01 | 2011-09-06 | Ishiang Shih | Thin film transistors and arrays with controllable threshold voltages and off state leakage current |
| WO2011114404A1 (ja) * | 2010-03-19 | 2011-09-22 | シャープ株式会社 | アクティブマトリクス基板 |
| US9601591B2 (en) | 2013-08-09 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| EP3556362A1 (en) * | 2018-04-16 | 2019-10-23 | Ecole Polytechnique Federale De Lausanne (Epfl) | Sting inhibitors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2118774B (en) * | 1982-02-25 | 1985-11-27 | Sharp Kk | Insulated gate thin film transistor |
| US5231039A (en) * | 1988-02-25 | 1993-07-27 | Sharp Kabushiki Kaisha | Method of fabricating a liquid crystal display device |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| NL8801379A (nl) * | 1988-05-30 | 1989-12-18 | Imec Inter Uni Micro Electr | Werkwijze voor het vervaardigen van een dunne-filmtransistor en een dergelijke dunne-filmtransistor. |
| US5266825A (en) * | 1989-10-18 | 1993-11-30 | Hitachi, Ltd. | Thin-film device |
| EP0457596B1 (en) * | 1990-05-17 | 1995-12-06 | Sharp Kabushiki Kaisha | Process for fabricating a thin film transistor |
| JPH04167439A (ja) * | 1990-10-30 | 1992-06-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-05-04 US US08/056,773 patent/US5409851A/en not_active Expired - Lifetime
- 1993-05-06 JP JP10548593A patent/JP3530205B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-23 US US08/376,923 patent/US5598011A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5598011A (en) | 1997-01-28 |
| US5409851A (en) | 1995-04-25 |
| JPH06125086A (ja) | 1994-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3530205B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6809785B2 (en) | Semipermeable liquid crystal display device and manufacturing method thereof | |
| JP3625598B2 (ja) | 液晶表示装置の製造方法 | |
| US7022557B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US6800872B2 (en) | Active matrix thin film transistor | |
| US20010040649A1 (en) | Manufacturing method of a liquid crystal display | |
| US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
| US6859252B2 (en) | Active matrix substrate and manufacturing method thereof | |
| KR100322970B1 (ko) | 프린지 필드 구동 액정표시 장치의 제조방법 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| US5194136A (en) | Process for making a display panel | |
| TWI281999B (en) | LCD device and manufacturing method thereof | |
| KR100238206B1 (ko) | 박막트랜지스터 액정 표시장치및 그 제조방법 | |
| JP3387981B2 (ja) | 薄膜トランジスタマトリクス装置の製造方法 | |
| JP2873119B2 (ja) | アクティブマトリックス基板の製造方法 | |
| US7170573B2 (en) | Array substrate for transflective liquid crystal display device and method for manufacturing the same | |
| JP2005017669A (ja) | 液晶表示装置とその製造方法 | |
| JP4427842B2 (ja) | 半導体装置及び表示装置 | |
| JP2005106881A (ja) | 液晶表示装置とその製造方法 | |
| JPH06160905A (ja) | 液晶表示装置およびその製造方法 | |
| JP3123231B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 | |
| JP2005157016A (ja) | 液晶表示装置とその製造方法 | |
| JP3104356B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
| JPH0553139A (ja) | 薄膜トランジスタ素子アレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |