本願発明の実施形態について、以下に説明する。
まず、基板上に下地絶縁膜を形成した後、第1のフォトリソグラフィ工程によって所望の形状の半導体層を形成する。
次いで、半導体層を覆う絶縁膜(ゲート絶縁膜を含む)を形成する。絶縁膜上に第1の導電膜と第2の導電膜を積層形成する。これらの積層膜を第2のフォトリソグラフィ工程により第1のエッチング処理を行い、第1の導電層及び第2の導電層からなるゲート電極と、画素部のソース配線と、端子部の電極とを形成する。なお、本発明においては、先にゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
次いで、第2のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、半導体にn型を付与する不純物元素(リン等)を添加して自己整合的にn型の不純物領域(高濃度)を形成する。
次いで、第2のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、エッチング条件を変えて第2のエッチング処理を行い、テーパー部を有する第1の導電層(第1の幅)と第2の導電層(第2の幅)を形成する。なお、第1の幅は第2の幅より大きく、ここでの第1の導電層と第2の導電層からなる電極がnチャネル型TFTのゲート電極(第1のゲート電極)となる。
次いで、レジストマスクを除去した後、前記第2の導電層をマスクとし、前記第1導電層のテーパ−部を通過させて半導体層にn型を付与する不純物元素を添加する。ここで、第2の導電層の下方にはチャネル形成領域が形成され、第1の導電層の下方にはチャネル形成領域から離れるにつれて不純物濃度が徐々に増加する不純物領域(低濃度)を形成する。
この後、画素部のTFTのオフ電流を低減するためにテーパー部を選択的に除去する。図17に示すマスクを重ねた状態でドライエッチング処理を行って画素部のゲート電極のテーパー部のみを除去すればよい。特に、テーパー部を選択的に除去しなくともよいが、除去しない場合は、図11に示したように、トリプルゲート構造としてオフ電流を低減することが望ましい。
次いで、第3のフォトリソグラフィ法によりnチャネル型TFTを形成する領域を覆うようにマスクを形成し、第3のドーピング処理を行う。この第3のドーピング処理では、半導体にp型を付与する不純物元素(ボロン)を添加してp型の不純物領域(高濃度)を形成する。
次いで、各半導体層に添加した不純物元素の活性化を行った後、メッキ処理(電解メッキ法)を行い、画素部のソース配線の表面と、端子部の電極の表面に金属膜を形成する。メッキ法は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、前記ゲート電極より低抵抗な材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。銅は電気抵抗が非常に低いため本発明のソース配線の表面を覆う金属膜に最適である。このように本発明では画素部のソース配線を低抵抗な金属材料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
また、メッキ法において形成される金属膜の膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。
本発明においては、表面に形成された金属膜をも含めてソース配線と呼ぶ。
次いで、層間絶縁膜の形成を行い、透明導電膜の形成を行う。次いで、透明導電膜を第4のフォトリソグラフィ法によりパターニングを行い、画素電極を形成する。次いで、第5のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達するコンタクトホールとを形成する。
次いで、低抵抗な金属材料からなる導電膜を形成し、第6のフォトリソグラフィ工程によりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極と不純物領域とを接続する電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第1のゲート電極または第2のゲート電極と電気的に接続されている。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域(ソース領域)と電気的に接続されている。また、画素電極に接続する電極は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域(ドレイン領域)と電気的に接続されている。
こうして、合計6回のフォトリソグラフィ工程、即ち、6枚のマスク数で画素TFT(nチャネル型TFT)を有する画素部と、CMOS回路を有する駆動回路とを備えた素子基板を形成することができる。なお、ここでは透過型の表示装置を作製する例を示したが画素電極に反射性の高い材料を用い、反射型の表示装置を作製することも可能である。反射型の表示装置を作製する場合は、反射電極をゲート配線と同時に形成することができるため、5枚のマスク数で素子基板を形成することができる。
また、ここではゲート電極と同時に画素部のソース配線、端子部の電極を作成した例を示したが、別々に形成してもよい。例えば、各半導体層に不純物元素を添加した後、ゲート電極を保護する絶縁膜を形成し、各半導体層に添加した不純物元素の活性化を行い、さらに絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料(代表的にはアルミニウム、銀、銅を主成分とする材料)からなる画素部のソース配線と、端子部の電極とを同時に形成してもよい。こうして得られた画素部のソース配線と端子部の電極とをメッキ処理する。また、マスク数を低減するために、印刷法により画素部のソース配線を形成してもよい。
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
ここでは、同一基板上に画素部(nチャネル型TFT)と、画素部の周辺に設ける駆動回路のCMOS回路を構成するTFT(nチャネル型TFT及びpチャネル型TFT)を同時に作製する方法について図1〜図10を用いて説明する。
まず、本実施例ではコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板100を用いる。なお、基板100としては、透光性を有していれば特に限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
次いで、基板100上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜101を形成する。本実施例では下地膜101として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地膜101の一層目としては、プラズマCVD法を用い、SiH4、NH3、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101aを10〜200nm(好ましくは50〜100nm)形成する。本実施例では、膜厚50nmの酸化窒化シリコン膜101a(組成比Si=32%、O=27%、N=24%、H=17%)を形成した。次いで、下地膜101のニ層目としては、プラズマCVD法を用い、SiH4及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では、膜厚100nmの酸化窒化シリコン膜101b(組成比Si=32%、O=59%、N=7%、H=2%)を形成した。
次いで、下地膜上に半導体層102〜105を形成する。半導体層102〜105は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層102〜105の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施例では、プラズマCVD法を用い、55nmの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化(500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層102〜105を形成した。
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98%として行えばよい。
次いで、半導体層102〜105を覆うゲート絶縁膜106を形成する。ゲート絶縁膜106はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により115nmの厚さで酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
次いで、図1(A)に示すように、ゲート絶縁膜106上に膜厚20〜100nmの第1の導電膜107aと、膜厚100〜400nmの第2の導電膜107bとを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜107aと、膜厚370nmのW膜からなる第2の導電膜107bを積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%または99.99%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができた。
なお、本実施例では、第1の導電膜107aをTaN、第2の導電膜107bをWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスク108a〜112aを形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4、CCl4などを代表とする塩素系ガスまたはCF4、SF6、NF3などを代表とするフッ素系ガス、またはO2を適宜用いることができる。ここでは、松下電器産業(株)製のICPを用いたドライエッチング装置(Model E645−□ICP)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのWに対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/minであり、TaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、Wのテーパー角は、約26°となる。
この後、レジストからなるマスク108a〜112aを除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°とすればよい。
こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層113〜117(第1の導電層113a〜117aと第2の導電層113b〜117b)を形成する。(図1(B))ここでのチャネル長方向における第1の導電層の幅は、上記実施の形態に示した第1の幅に相当する。
図示しないが、ゲート絶縁膜となる絶縁膜106のうち、第1の形状の導電層113〜117で覆われない領域は10〜20nm程度エッチングされ薄くなった領域が形成される。
そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する。(図1(C))ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1015/cm2とし、加速電圧を60〜100keVとして行う。本実施例ではドーズ量を1.5×1015/cm2とし、加速電圧を80keVとして行った。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いた。この場合、導電層113〜116がn型を付与する不純物元素に対するマスクとなり、自己整合的にn型の不純物領域(高濃度)118〜121が形成される。不純物領域118〜121には1×1020〜1×1021/cm3の濃度範囲でn型を付与する不純物元素を添加する。
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う。
ここでは、エッチング用ガスにSF6とCl2とO2とを用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル型の電極に700WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを25秒行った。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング処理でのWに対するエッチング速度は227.3nm/min、TaNに対するエッチング速度は32.1nm/minであり、TaNに対するWの選択比は7.1であり、絶縁膜106であるSiONに対するエッチング速度は33.7nm/minであり、TaNに対するWの選択比は6.83である。このようにエッチングガス用ガスにSF6を用いた場合、絶縁膜106との選択比が高いので膜減りを抑えることができる。
この第2のエッチング処理により第2の導電層(W)のテーパー角は70°となった。この第2のエッチング処理により第2の導電層122b〜126bを形成する。一方、第1の導電層は、ほとんどエッチングされず、第1の導電層122a〜126aを形成する。また、第2のエッチング処理によりレジストからなるマスク108a〜112aは、レジストからなるマスク108b〜112bに形状が変形する。(図1(D))図示しないが、実際には、第1の導電層の幅は、第2のエッチング処理前に比べて約0.15μm程度、即ち線幅全体で0.3μm程度後退する。また、ここでのチャネル長方向における第2の導電層の幅が実施の形態に示した第2の幅に相当する。
なお、第1の導電層122aと第2の導電層122bとで形成された電極は、後の工程で形成されるCMOS回路のnチャネル型TFTのゲート電極となり、第1の導電層125aと第2の導電層125bとで形成された電極は、後の工程で形成される保持容量の一方の電極となる。
また、上記第2のエッチング処理において、CF4とCl2とO2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行えばよい。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2とO2とを用いる場合のWに対するエッチング速度は124.62nm/min、TaNに対するエッチング速度は20.67nm/minであり、TaNに対するWの選択比は6.05である。従って、W膜が選択的にエッチングされる。また、この場合、絶縁膜106のうち、第1の形状の導電層122〜126で覆われない領域は50nm程度エッチングされ薄くなった領域が形成される。
次いで、レジストからなるマスクを除去した後、第2のドーピング処理を行って図2(A)の状態を得る。ドーピングは第2の導電層122b〜125bを不純物元素に対するマスクとして用い、第1の導電層におけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてP(リン)を用い、ドーピング条件をドーズ量1.5×1014/cm2、加速電圧90keV、イオン電流密度0.5μA/cm2、フォスフィン(PH3)5%水素希釈ガス、ガス流量30sccmにてプラズマドーピングを行った。
こうして、第1の導電層と重なる不純物領域(低濃度)127〜136を自己整合的に形成する。この不純物領域127〜136へ添加されたリン(P)の濃度は、1×1017〜1×1019/cm3であり、且つ、第1の導電層におけるテーパー部の膜厚に従って濃度勾配を有している。なお、第1の導電層のテーパー部と重なる半導体層において、第1の導電層におけるテーパー部の端部から内側に向かって不純物濃度(P濃度)が次第に低くなっている。即ち、この第2のドーピング処理により濃度分布が形成される。また、不純物領域(高濃度)118〜121にも不純物元素がさらに添加され、不純物領域(高濃度)137〜145を形成する。
なお、本実施例ではテーパ−部の幅(チャネル長方向の幅)は少なくとも0.5μm以上であることが好ましく、1.5μm〜2μmが限界である。従って、膜厚にも左右されるが濃度勾配を有する不純物領域(低濃度)のチャネル長方向の幅も1.5μm〜2μmが限界となる。また、ここでは、不純物領域(高濃度)と不純物領域(低濃度)とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と不純物領域(低濃度)との明確な境界もない。
次いで、後に画素部以外をマスク146で覆ったまま、第3のエッチング処理を行う。マスク146としては、金属板、ガラス板、セラミック板、セラミックガラス板を用いればよい。このマスク146の上面図を図16に示した。この第3のエッチング処理では、マスク146で重なっていない領域の第1の導電層のテーパー部を選択的にドライエッチングして、半導体層の不純物領域と重なる領域がなくなるようにする。第3のエッチング処理は、エッチングガスにWとの選択比が高いCl3を用い、ICPエッチング装置を用いて行う。本実施例では、Cl3のガス流量比を80(sccm)とし、1.2Paの圧力でコイル型の電極に350WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを30秒行った。基板側(試料ステージ)にも50WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第3のエッチングにより、第1の導電層124c、126cが形成される。(図2(B))
本実施例では第3のエッチング処理を行う例を示したが、第3のエッチング処理を行う必要がなければ、特に行う必要はない。
次いで、第3のフォトリソグラフィ法により形成したレジストからなるマスク147によって、後にnチャネル型TFTの活性層となる半導体層を覆い、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型(n型)とは逆の導電型(p型)を付与する不純物元素が添加されたp型不純物領域(高濃度不純物領域及び低濃度不純物領域)148〜150を形成する。なお、テーパ−部を通過させてドープするため、p型の低濃度不純物領域は、n型の低濃度不純物領域と同様の濃度勾配を有している。(図2(C))第1の導電層を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加してp型不純物領域148〜150を形成する。本実施例では、p型不純物領域148〜150はジボラン(B2H6)を用いたイオンドープ法で形成する。なお、第1のドーピング処理及び第2のドーピング処理によって、不純物領域にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が2×1020〜2×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。
また、第2のエッチング処理で膜減りしない条件、例えばSF6をエッチングガスに用いた場合、ボロンのドーピングを容易とするため、第3のドーピング処理の前に絶縁膜207を薄膜化するエッチング(CHF3ガスを用いた反応性イオンエッチング法(RIE法))を行ってもよい。
次いで、図2(D)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
また、図示しないが、この活性化処理により不純物元素が拡散してn型の不純物領域(低濃度)と不純物領域(高濃度)との境界がほとんどなくなる。
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を用いてもよい。
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやYAGレーザー等のレーザー光を照射することが望ましい。
次いで、画素部のソース配線126の表面及び端子部の電極表面にメッキ処理を施す。図7(A)にメッキ処理行った直後の上面図を示し、図7(B)にその断面図を示す。図7中、400は端子部、401は外部端子と接続される電極を示している。また、図7は、簡略化のため、駆動回路部のTFTを一つ示し、画素部においてはソース配線126のみを示した。本実施例では、銅メッキ液(EEJA製:ミクロファブ Cu2200)を用いてメッキ処理を行った。また、このメッキの際、図10にその一例を示したように、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、ダミーパターンでショートリングを形成してもよい。
次いで、画素のソース配線を覆う第1の層間絶縁膜155を形成する。第1の層間絶縁膜155としてはシリコンを主成分とする無機絶縁膜を用いればよい。
次いで、第1の層間絶縁膜155上に有機絶縁物材料から成る第2の層間絶縁膜156を形成する。本実施例では膜厚1.6μmのアクリル樹脂膜を形成した。
次いで、第2の層間絶縁膜上に透明導電膜からなる画素電極147をフォトマスクを用いてパターニングした。画素電極147とする透明導電膜は、例えばITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等を用いればよい。
次いで、フォトマスクを用いて第2絶縁膜を選択的にエッチングして、各不純物領域(137、138、149、150、151、153、144)に達するコンタクトホールと、画素部のソース配線126に達するコンタクトホールと、ゲート電極124に達するコンタクトホールと、電極125bに達するコンタクトホールを形成する。
次いで、不純物領域(137、138、149、150)とそれぞれ電気的に接続する電極157〜160及び駆動回路のソース配線と、不純物領域144及び不純物領域153と電気的に接続する電極150、163と、ソース領域となる不純物領域151と画素部のソース配線126とを電気的に接続する電極(接続電極)161と、ゲート電極124と電気的に接続するゲート配線162と、電極125bと電気的に接続する容量配線169を形成する。
また、画素電極147は、画素電極147と接して重なる電極163によって画素TFT206の不純物領域153と電気的に接続され、画素電極147と接して重なる電極150によって保持容量207の不純物領域144と電気的に接続される。
また、本実施例では画素電極を形成した後に電極150、163を形成した例を示したが、コンタクトホールを形成し、電極を形成した後、その電極と重なるように透明導電膜からなる画素電極を形成してもよい。
また、保持容量207の一方の電極として機能する不純物領域135、136、144、145には、それぞれp型を付与する不純物元素が添加されている。
保持容量207は、絶縁膜106を誘電体として、容量配線169と接続された電極125a、125bと、半導体層とで形成している。
以上の様にして、nチャネル型TFT203及びpチャネル型TFT204からなるCMOS回路202を含む駆動回路201と、nチャネルTFTからなる画素TFT206及び保持容量207とを有する画素部205とを同一基板上に形成することができる。(図3(B))本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図5に示す。なお、図3(B)に対応する部分には同じ符号を用いている。図3(B)中の鎖線A−A’は図4中の鎖線A―A’で切断した断面図に対応している。また、図3(B)中の鎖線B−B’は図5中の鎖線B―B’で切断した断面図に対応している。また、図4は画素のソース配線126を形成した直後の上面図を示している。
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極147の端部をソース配線126と重なるように配置形成させている。
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を6枚とすることができた。
こうして得られたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図6を用いる。
図3(B)の状態のアクティブマトリクス基板を得た後、図3(B)のアクティブマトリクス基板上に配向膜301を形成しラビング処理を行う。なお、本実施例では配向膜301を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
次いで、対向基板300を用意する。この対向基板には、着色層302、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。このカラーフィルタと遮光層とを覆う平坦化膜304を設けた。次いで、平坦化膜304上に透明導電膜からなる対向電極305を画素部に形成し、対向基板の全面に配向膜306を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材307で貼り合わせる。シール材307にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料308を注入し、封止剤(図示せず)によって完全に封止する。液晶材料308には公知の液晶材料を用いれば良い。そして、アクティブマトリクス基板または対向基板を所望の形状に分断する。ここでメッキ処理のために設けられたダミーパターンを分断する。
図8(A)に分断後の上面図を示し、点線D−D’で切断した断面図を図8(B)に示す。図8中、400は端子部、401は外部端子と接続される電極を示している。また、図8は、簡略化のため、駆動回路部のTFTを一つ示し、画素部においてはソース配線126のみを示した。また、電極401は、配線157〜160と電気的に接続されている。端子部400においては、メッキ処理された電極401の一部が露呈し、ITOからなる透明導電膜404が形成されている状態となっている。
さらに、公知の技術を用いて偏光板309等を適宜設けた。そして、公知の技術を用いて端子部のうち露呈している部分にFPCを貼りつけた。図8(C)にFPC405の接着後の断面図を示した。
こうして得られた液晶モジュールの構成を図9の上面図を用いて説明する。なお、図6と対応する部分には同じ符号を用いた。
図9で示す上面図は、画素部、駆動回路、FPC(フレキシブルプリント配線板:Flexible Printed Circuit)311を貼り付ける外部入力端子309、外部入力端子と各回路の入力部までを接続する配線310などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板300とがシール材307を介して貼り合わされている。
ゲート配線側駆動回路201aと重なるように対向基板側に遮光層303aが設けられ、ソース配線側駆動回路201bと重なるように対向基板側に遮光層403bが形成されている。また、画素部205上の対向基板側に設けられたカラーフィルタ302は遮光層と、赤色(R)、緑色(G)、青色(B)の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色(R)
の着色層、緑色(G)の着色層、青色(B)の着色層の3色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
ここでは、カラー化を図るためにカラーフィルタ302を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
また、カラーフィルタにおいて隣り合う画素の間には遮光層303が設けられており、表示領域以外の箇所を遮光している。また、駆動回路を覆う領域にも遮光層を設けてもよい。駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
また、外部入力端子にはベースフィルムと配線から成るFPC411が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のICを用いてもよい。
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。この液晶モジュールを組み込んで、バックライト310、導光板311を設け、カバー312で覆えば、図6に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー312と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。
本発明は、画素部のソース配線を駆動回路のソース配線と異なる工程で形成することを特徴としている。本実施例では従来との相違点について図10を用い詳しく説明する。なお、図10において、簡略化のため画素部のソース配線91は3本、ゲート配線92は3本のみ示した。また、画素部のソース配線91は互いに平行な帯状でその間隔は画素ピッチに等しい。
なお、図10はデジタル駆動を行うためのブロック構成である。本実施例では、ソース側駆動回路93、画素部94及びゲート側駆動回路95を有している。
なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称である。
ソース側駆動回路93は、シフトレジスタ93a、ラッチ(A)93b、ラッチ(B)93c、D/Aコンバータ93d、バッファ93eを設けている。また、ゲート側駆動回路95は、シフトレジスタ95a、レベルシフタ95b、バッファ95cを設けている。また、必要であればラッチ(B)93cとD/Aコンバータ93dとの間にレベルシフタ回路を設けてもよい。
また、本実施例において、図10に示すように、ソース側駆動回路93と画素部94の間にコンタクト部が存在している。これは、ソース側駆動回路のソース配線と画素部のソース配線91が異なるプロセスで形成されるためである。本発明では画素部のソース配線は、ゲート電極と同じ材料を用いた配線に対してメッキ処理を行って低抵抗な材料で覆うためにソース側駆動回路のソース配線とは異なるプロセスで形成している。
また、メッキ処理を行うために画素部のソース配線は全て同電位となるように配線パターンで繋がれ、メッキ処理用の電極が設けられている。また、端子部も同様に配線パターンで繋がれて、メッキ処理用の電極が設けられている。図10では、メッキ処理用の電極を別々に設けたが、さらに配線パターンで接続して一つの電極で一度にメッキ処理してもよい。また、図10中の点線が基板の分断ラインとなっており、メッキ処理後に切断する箇所を示している。
また、画素部94は複数の画素を含み、その複数の画素に各々TFT素子が設けられている。また、画素部94は、ゲート側駆動回路と接続しているゲート配線92が互いに平行に多数設けられている。また、端子部もゲート電極と同じ材料を用いた電極に対してメッキ処理を行って低抵抗な材料で覆うことが望ましい。
なお、画素部94を挟んでゲート側駆動回路95の反対側にもゲート側駆動回路を設けても良い。
また、アナログ駆動させる場合は、ラッチ回路の代わりにサンプリング回路を設ければよい。
なお、本実施例は実施例1と組み合わせることができる。
実施例1ではテーパー部を選択的にエッチングする例を示したが、本実施例はエッチングしない例を示す。なお、画素部が異なるだけであるので図11では画素部のみを図示した。
本実施例は、実施例1の図2(B)の第3のエッチング処理を行わない例である。図11(A)において、画素TFT709のゲート電極は、図11(A)と同様に透明導電膜からなる画素電極700を形成する。
図11(A)は、実施例1とゲート電極の構造が異なっており、第1の導電層707、708はテーパー部を有している。従って、第1の導電層707は絶縁膜を挟んで不純物領域と重なっている。
なお、テーパー部を有する第1の導電層707、708は、実施例1の第1の導電層124aに相当する。
また、図11(B)は、トリプルゲート構造とした例である。図11(B)において、第1の導電層804は絶縁膜を挟んで不純物領域803、805と重なり、第1の導電層807は絶縁膜を挟んで不純物領域806、808と重なり、第1の導電層810は絶縁膜を挟んで不純物領域809、811と重なる。
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極の幅を細くする、例えば1.5μmとすることによってさらにオフ電流を低減してもよい。
なお、本実施例は実施例1または実施例2と自由に組み合わせることができる。
実施例1では透過型の液晶表示装置に用いるアクティブマトリクス基板の作製例を示したが、本実施例は反射型の例を示す。なお、画素部が異なるだけであるので図12では画素部のみを図示した。
基板としては、ガラス基板、石英基板、プラスチック基板を用いることができる。さらに、本実施例は、反射型であるので特に限定されず、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものも用いることができる。
図12は、実施例1に従って、メッキ処理してソース配線1401を得て、第2の層間絶縁膜を形成した後、フォトマスクを用いてパターニングし、コンタクトホールを形成し、各電極及びゲート配線、画素電極1406を形成した例である。画素電極1406は、不純物領域1405と電気的に接続する。これらの電極及び画素電極1406の材料は、AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性に優れた材料を用いる。なお、図12において、画素TFT1402は、ダブルゲート構造であり、ゲート電極1403、1404と絶縁膜を間に挟んで重なるチャネル形成領域を2つ有している。
図12の構造を得る作製方法では、画素電極とゲート配線を同時に作製することができるので、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚とすることができた。
本実施例では、実施例1とは異なる工程でソース配線を形成する例を図13に示す。
図13(A)は、画素部のソース配線903のメッキを行った後、層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、端子部900のメッキを行う例である。
まず、駆動回路部のゲート電極902と同一工程で端子部の電極901を形成する。この電極と同じ工程でソース配線903を形成する。まず、画素部のソース配線903だけを選択的にメッキ処理を行う。その後、層間絶縁膜を形成し、コンタクトホールを形成する。このコンタクトホールを形成する際に端子部900の電極901の一部が露呈するようにする。次いで、端子部の電極901の露呈した領域のみをメッキ処理してメッキ膜904を形成する。その後、引き出し配線やソース配線やドレイン配線を形成する。以降の工程は実施例1に従って図13(A)に示す構造を形成すればよい。
ただし、半導体層に含まれる不純物元素の活性化はメッキ膜904の形成前に行うことが好ましい。
また、実施例1と同様に、メッキの際、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、これらのダミーパターンでショートリングを形成してもよい。
図13(B)は、図13(A)とは異なる工程でメッキを行う一例を示す。本実施例では、ゲート電極1002を形成すると同時にソース配線1003を形成しない例である。
ゲート電極1002を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素の活性化を行い、絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料(代表的にはアルミニウム、銀、銅を主成分とする材料)からなる画素部のソース配線1003と、端子部の電極1001とを同時に形成する。このように本発明では画素部のソース配線を低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることができる。また、マスク数を低減するために、印刷法によりソース配線を形成してもよい。
次いで、メッキ処理(電解メッキ法)を行い、画素部のソース配線1003の表面と、端子部の電極1001の表面に金属膜を形成する。以降の工程は実施例1に従って図13(B)に示す構造を形成すればよい。
図13(C)は、図13(A)とは異なる工程でソース配線の形成を行う一例を示す。
本実施例では、印刷法によりソース配線を形成する。画素のソース配線の位置精度を向上させるために導電層を設けた。
本実施例では、ゲート電極と同じ工程で、導電層905a、905bを形成した。次いで、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高抵抗化を抑えた。次いで、導電層の間を埋めるように、印刷法を用いてソース配線を形成した。また、ソース配線に沿って導電層を設けることによって印刷法(スクリーン印刷)で発生しやすい断線を防ぐことができる。以降の工程は実施例1に従って図13(C)に示す構造を形成すればよい。
スクリーン印刷は、例えば金属粒子(Ag、Al等)を混ぜたペースト(希釈剤)またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
以上のように様々な方法で画素部のソース配線を形成することができる。
なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。
実施例1ではトップゲート構造のTFTを示したが、本発明はTFT構造に限らず適用することができる。本実施例ではボトムゲート構造の画素TFT1502の例を図14に示す。
まず、基板上に、ゲート電極1503、ソース配線を形成した後、ゲート絶縁膜を形成する。次いで、ゲート絶縁膜を挟んでゲート電極と重なるように半導体膜を形成する。次いで、半導体膜のうち、チャネル形成領域となる部分に絶縁層を選択的に形成し、ドーピングを行う。次いで、活性化処理を行った後、半導体膜とゲート絶縁膜を選択的に除去する。その際、ソース配線を覆っていた絶縁膜を除去して表面を露呈させる。次いで、ソース配線の表面にメッキ処理を行って低抵抗化させたソース配線1501を形成する。
次いで、層間絶縁膜を形成し、ITOからなる画素電極1504を形成し、コンタクトホールを形成する。次いで、画素TFT1502のソース領域とソース配線1501とを接続する電極と、ゲート電極と接続するゲート配線と、画素TFT1502のドレイン領域と画素電極1504とを接続する電極を形成する。
こうして画素TFT1502を完成させる。
なお、本実施例は実施例1乃至5のいずれか一と自由に組み合わせることができる。
本実施例では、実施例1とは異なる工程でソース配線を形成する例を図15に示す。
図15は、層間絶縁膜を形成した後、層間絶縁膜上にITOからなる画素電極1600を形成し、ソース配線1601を形成した例である。
本実施例において、ソース配線はスクリーン印刷法で形成し、そのソース配線と画素TFT1602のソース領域とを接続する接続電極が設けられている。
スクリーン印刷は、例えば金属粒子(Ag、Al、Cu等)を混ぜたペースト(希釈剤)またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
本実施例ではソース配線を銅で形成し、接続電極、ゲート配線をTi/Al/Tiの三層積層で形成した。
なお、本実施例は実施例1乃至4のいずれか一と自由に組み合わせることができる。
本実施例では、トリプルゲート構造とした場合において、画素の上面図の一例を図17に示す。
図17中、1201は半導体層、1202はゲート電極、1203は容量電極、1204はソース配線、1205はゲート配線、1206は容量電極と接続された容量配線、1207は半導体層とソース配線とを接続する電極、1209は画素電極、1208は半導体層と画素電極とを接続する電極である。
本実施例において、半導体層1201を覆う絶縁膜上に同一工程でゲート電極1202と容量電極1203を形成する。ソース配線1204はこれらの電極と同じ工程または別の工程で形成する。本実施例では、半導体層の不純物元素の添加やその活性化処理の後、別の工程でゲート絶縁膜上に形成し、表面にメッキ処理を行って配線の低抵抗化を図った。また、本実施例において、ゲート電極1202、容量電極1203、ソース配線1204を覆う層間絶縁膜上にゲート配線1205、容量配線1206、電極1207、1208を同一工程で形成する。
また、層間絶縁膜上に形成された透明導電膜からなる画素電極1209と一部接して重ねて電極1208が設けられている。また、図17に示したように上面から見て、電極1208は、電極1207との間に容量配線1206が配置されている。
ゲート電極1202はゲート絶縁膜を間に挟んで半導体層1201と3箇所で重なっており、トリプルゲート構造となっている。ゲート電極近傍の断面図は、図11(b)とほぼ同一であるのでここでは説明を省略する。
図11(b)では、画素部の容量を画素TFTとは異なる半導体層で形成した例であったが、図17では、画素TFTの半導体層の一部で容量を形成している。また、容量を稼ぐために絶縁膜の厚さを80nm程度にまで薄くしてもよい。
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極1202の幅を細くする、例えば1.5μmとすることによってさらにオフ電流を低減してもよい。
なお、本実施例は実施例1乃至7のいずれか一と自由に組み合わせることができる。
本実施例では、実施例1における熱処理として、PPTA(Plural Pulse Thermal Annealing)を用いた例を示す。
PPTAとは、光源(ハロゲンランプ、メタルハライドランプ、高圧水銀ランプ、高圧ナトリウムランプ、キセノンランプ等)による加熱と、処理室内への冷媒(窒素、ヘリウム、アルゴン、クリプトン、キセノン等)の循環による冷却のサイクルを複数回繰り返し行う熱処理である。光源の一回あたりの発光時間は0.1〜60秒、好ましくは0.1〜20秒であり、光を複数回照射する。なお、光源はその電源と制御回路により、半導体膜の保持期間が0.5〜5秒となるようにパルス状に点灯させる。
PPTAにより、実際の加熱時間を短縮して半導体膜に選択的に吸収される光を片面側または両面側に設けられた光源から照射することにより、基板自体はそれほど加熱されることなく、半導体膜のみを選択的に加熱(昇温速度100〜200℃/秒)する。また、基板の温度上昇を抑えるために冷媒で周囲から冷却(降温速度50〜150℃/秒)する。
実施例1における熱処理のうち、活性化に用いた例を以下に示す。
図2(D)に示す活性化において、PPTAにより活性化を行う。パルス光はタングステンハロゲンランプを光源として基板の片面側または両面側から照射する。このとき、タングステンハロゲンランプの点滅に同期してHeの流量を増減させ、半導体膜を選択的に加熱する。
このPPTAにより不純物元素が活性化するとともに、半導体層に含まれる結晶化に用いた金属元素をチャネル形成領域から不純物領域にゲッタリングすることができる。なお、不純物領域には、リンだけでなく、p型を付与する不純物元素が添加されているとより効果的である。従って、第1のドーピングの後、p型を付与するボロンを添加する工程を追加することが好ましい。また、PPTAの処理室を13.3Pa以下の減圧状態として、酸化や汚染を防止してもよい。
なお、本実施例は実施例1乃至8のいずれか一と自由に組み合わせることができる。
本発明を実施して形成された駆動回路や画素部は様々なモジュール(アクティブマトリクス型液晶モジュール、アクティブマトリクス型ECモジュール)に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図18、図19に示す。
図18(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を表示部2003に適用することができる。
図18(B)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205に適用できる。
図18(C)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402に適用することができる。
図19(A)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003に適用することができる。
図19(B)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は対角が10〜50インチの表示部3103に適用することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例1〜9のどのような組み合わせからなる構成を用いても実現することができる。