JPH0349237A - 薄膜トランジスタアレイおよびその製造方法 - Google Patents
薄膜トランジスタアレイおよびその製造方法Info
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- JPH0349237A JPH0349237A JP1184381A JP18438189A JPH0349237A JP H0349237 A JPH0349237 A JP H0349237A JP 1184381 A JP1184381 A JP 1184381A JP 18438189 A JP18438189 A JP 18438189A JP H0349237 A JPH0349237 A JP H0349237A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えば液晶表示装置のスイッチング素子、フ
ォトセンサー素子等に用いられる薄膜トランジスタアレ
イに係わり、特に大面積の液晶表示装置に用いる薄膜ト
ランジスタアレイに関するものである。
ォトセンサー素子等に用いられる薄膜トランジスタアレ
イに係わり、特に大面積の液晶表示装置に用いる薄膜ト
ランジスタアレイに関するものである。
〈従来技術〉
液晶表示素子等の駆動に用いられる薄膜トランジスタア
レイは、ラップトツブパソコン、ワードプロセッサ等の
液晶表示のＯＡ機器、液晶テレビの普及に伴い、低コス
ト化、大面積化、高密度化へ向けて活発な開発が行なわ
れている。
レイは、ラップトツブパソコン、ワードプロセッサ等の
液晶表示のＯＡ機器、液晶テレビの普及に伴い、低コス
ト化、大面積化、高密度化へ向けて活発な開発が行なわ
れている。
薄膜トランジスタアレイは、その構造から、トップゲー
ト構造（スタガード構造とも言う）と逆スタガード構造
に大別されるが、トランジスタ特性に影響を与える各層
の界面を重視する非晶質シリコン薄膜トランジスタアレ
イは、逆スタガード構造を採用している。しかし、トッ
プゲート構造の薄膜トランジスタアレイは、逆スタガー
ド構造と比べて、製造工程は簡略化できるため、特性の
優れたトップゲート構造の薄膜トランジスタアレイの素
材の選択と製造方法の開発が望まれる。
ト構造（スタガード構造とも言う）と逆スタガード構造
に大別されるが、トランジスタ特性に影響を与える各層
の界面を重視する非晶質シリコン薄膜トランジスタアレ
イは、逆スタガード構造を採用している。しかし、トッ
プゲート構造の薄膜トランジスタアレイは、逆スタガー
ド構造と比べて、製造工程は簡略化できるため、特性の
優れたトップゲート構造の薄膜トランジスタアレイの素
材の選択と製造方法の開発が望まれる。
また、従来の薄膜トランジスタアレイは、ソース電極・
ソース電極配線部およびドレイン・画素ｉ極に透明感ｔ
ｉりを使用し、製造工程の簡略化を図っているが、大面
積の薄膜トランジスタアレイの際は、配線部の抵抗がＥ
！１１！）ランジスタアレイの駆動の大きな障害となっ
ている。
ソース電極配線部およびドレイン・画素ｉ極に透明感ｔ
ｉりを使用し、製造工程の簡略化を図っているが、大面
積の薄膜トランジスタアレイの際は、配線部の抵抗がＥ
！１１！）ランジスタアレイの駆動の大きな障害となっ
ている。
〈発明が解決しようとする課題〉
本発明は、上記の問題点に鑑み、工程が容易で、大面積
が製造可能なトップゲート構造の薄膜トランジスタアレ
イを提供する目的でなされたものである。
が製造可能なトップゲート構造の薄膜トランジスタアレ
イを提供する目的でなされたものである。
く課題を解決するための手段〉
透明導電膜をガラス基板上に成膜した後に、薄膜トラン
ジスタアレイのドレイン・画素電極、ソース電極・ソー
ス電極配線部のパターンのレジスト膜を印刷し、エツチ
ングすることによりパターニングし、該ソース電極・ソ
ース電極配線部に、Ｎｉ、ＣｕまたはＡｕである金属膜
をメッキし、その後、非晶質シリコン、多結晶シリコン
５微結晶シリコン、セレン化カドミウムもしくは硫化カ
ドミウムから選択された半導体層、および窒化シリコン
、酸化シリコンもしくは窒化シリコンまたは酸化シリコ
ンである第１層と、Ｔａ、０．の第２層を積層した２重
構造からなる絶縁層、およびＡｌもしくはＷ−Ｓｉの導
電膜を形成し、該導電膜上にゲート電極・ゲート電極配
線部のパターンからなるレジスト膜を印刷し、エツチン
グすることにより、ゲート電極・ゲート電極配線部を形
成し、該ゲート電極・ゲート電極配線部をマスクとして
、絶縁層、半導体層をエツチングしてパターニングする
ことを特徴とする薄膜トランジスタアレイの製造方法で
あり、 また、透明導電膜からなるソース電極・ソース電極配線
部、ドレイン・画素電極に、無電解メッキにより、５０
Å〜１０００人のＮｉメッキの被覆を施し、ソース電極
・ソース電極配線部に電流を流し、該ソース電極・ソー
ス電極配線部に電気メッキにより５００Å〜１０，００
０人のＮｉ、ＣｕまたはＡｕによるメッキ金属膜を形成
し、後にドレイン・画素電極上のＮｉメッキをエツチン
グにより除去する製造方法である。
ジスタアレイのドレイン・画素電極、ソース電極・ソー
ス電極配線部のパターンのレジスト膜を印刷し、エツチ
ングすることによりパターニングし、該ソース電極・ソ
ース電極配線部に、Ｎｉ、ＣｕまたはＡｕである金属膜
をメッキし、その後、非晶質シリコン、多結晶シリコン
５微結晶シリコン、セレン化カドミウムもしくは硫化カ
ドミウムから選択された半導体層、および窒化シリコン
、酸化シリコンもしくは窒化シリコンまたは酸化シリコ
ンである第１層と、Ｔａ、０．の第２層を積層した２重
構造からなる絶縁層、およびＡｌもしくはＷ−Ｓｉの導
電膜を形成し、該導電膜上にゲート電極・ゲート電極配
線部のパターンからなるレジスト膜を印刷し、エツチン
グすることにより、ゲート電極・ゲート電極配線部を形
成し、該ゲート電極・ゲート電極配線部をマスクとして
、絶縁層、半導体層をエツチングしてパターニングする
ことを特徴とする薄膜トランジスタアレイの製造方法で
あり、 また、透明導電膜からなるソース電極・ソース電極配線
部、ドレイン・画素電極に、無電解メッキにより、５０
Å〜１０００人のＮｉメッキの被覆を施し、ソース電極
・ソース電極配線部に電流を流し、該ソース電極・ソー
ス電極配線部に電気メッキにより５００Å〜１０，００
０人のＮｉ、ＣｕまたはＡｕによるメッキ金属膜を形成
し、後にドレイン・画素電極上のＮｉメッキをエツチン
グにより除去する製造方法である。
さらにいえば、半導体層とソース電極、ドレイン電極と
の接触部位にｎ°半導体層を介在させて、半導体層と１
ｉ極との界面抵抗を低下させること、あるいは、半導体
層が非晶質シリコンからなる場合、チャネル部をレーザ
ーアニールで結晶化させ、電界効果移動度を向上させる
ことも含まれる。
の接触部位にｎ°半導体層を介在させて、半導体層と１
ｉ極との界面抵抗を低下させること、あるいは、半導体
層が非晶質シリコンからなる場合、チャネル部をレーザ
ーアニールで結晶化させ、電界効果移動度を向上させる
ことも含まれる。
本発明の薄膜トランジスタアレイを、第１図および第２
図を用いて詳細に説明する。
図を用いて詳細に説明する。
構造は、第１図に示したようなトップゲート構造の薄膜
トランジスタアレイであり、ドレイン・画素電極２およ
びソース電極３を同時にパターニングした後に、外部端
子まで配線されているソース電極３にメッキ処理を行い
、メッキ金属膜４を被覆する。この被覆された金属膜に
より、ソース１を極配線部を低抵抗化し、大面積での駆
動を可能とする。また、本発明の薄膜トランジスタアレ
イの平面図を第２図に示す。
トランジスタアレイであり、ドレイン・画素電極２およ
びソース電極３を同時にパターニングした後に、外部端
子まで配線されているソース電極３にメッキ処理を行い
、メッキ金属膜４を被覆する。この被覆された金属膜に
より、ソース１を極配線部を低抵抗化し、大面積での駆
動を可能とする。また、本発明の薄膜トランジスタアレ
イの平面図を第２図に示す。
さらに、第３図（ａ）〜（ｅ）を用いて、本発明の薄膜
トランジスタアレイの製造方法の一実施例を工程順に説
明する。
トランジスタアレイの製造方法の一実施例を工程順に説
明する。
ガラス基板等の透明基４１ｉ ２１上に、スパッタリン
グ法あるいはＥＢ蒸着法等のＦｉｔ ８Ｍ形成法で透明
導電膜２２を成膜後、スクリーン印刷あるいはオフセン
ト印刷等、印刷法にてドレイン・画素電極２４およびソ
ース電極２５のパターンからなるレジスト膜２３を印刷
する〔第３図（ａ）参照〕、その後、透明導電膜２２を
エツチングすることにより、ドレイン・画素電極２４お
よびソース’ｔｉ２５をパターニングし、ソース１１１
極２５および第２図に示したような、ソース電極・ソー
ス電極配線部１２にメッキ金属膜２６を被覆する〔第３
図℃）参照〕、その後半導体、絶縁体、導電膜を連続的
に成膜する〔第３図（Ｃ）参照〕。
グ法あるいはＥＢ蒸着法等のＦｉｔ ８Ｍ形成法で透明
導電膜２２を成膜後、スクリーン印刷あるいはオフセン
ト印刷等、印刷法にてドレイン・画素電極２４およびソ
ース電極２５のパターンからなるレジスト膜２３を印刷
する〔第３図（ａ）参照〕、その後、透明導電膜２２を
エツチングすることにより、ドレイン・画素電極２４お
よびソース’ｔｉ２５をパターニングし、ソース１１１
極２５および第２図に示したような、ソース電極・ソー
ス電極配線部１２にメッキ金属膜２６を被覆する〔第３
図℃）参照〕、その後半導体、絶縁体、導電膜を連続的
に成膜する〔第３図（Ｃ）参照〕。
導電膜上にゲート電極のパターンからなるレジスト膜３
０を印刷し〔第３図（ｄ）参照〕、導電膜をエツチング
することによりゲート電極２９をパターニングする。そ
して８亥ゲート電極２９をマスクとして、半導体層２７
．絶縁層２８をエツチングしてパターニングする〔第３
図（（至）参照〕。
０を印刷し〔第３図（ｄ）参照〕、導電膜をエツチング
することによりゲート電極２９をパターニングする。そ
して８亥ゲート電極２９をマスクとして、半導体層２７
．絶縁層２８をエツチングしてパターニングする〔第３
図（（至）参照〕。
以上により、本発明の薄膜トランジスタアレイが製造さ
れる。
れる。
また、本発明の薄膜トランジスタアレイは、ソース電極
・ソース電極配線部、ドレイン・画素電極およびゲート
電極・ゲート電極配線部のパターンを印刷法にて形成す
るため、微細な位置合せが困難であるが、多少アライメ
ントがずれても、チャネル長、チャネル幅が変化しない
第２図のような構造であれば問題とならない、また、印
刷法では、５０μ以下の微細なパターン形成は困難であ
るため、半導体層が電界効果移動度が低い非晶質シリコ
ンの場合は、チャネル長が５０μ以上では作動は不可能
に近いが、チャネル部にレーザーアニルをｆテい、非晶
質シリコンを結晶化させて、電界効果移動度を高くする
ことで作動する。
・ソース電極配線部、ドレイン・画素電極およびゲート
電極・ゲート電極配線部のパターンを印刷法にて形成す
るため、微細な位置合せが困難であるが、多少アライメ
ントがずれても、チャネル長、チャネル幅が変化しない
第２図のような構造であれば問題とならない、また、印
刷法では、５０μ以下の微細なパターン形成は困難であ
るため、半導体層が電界効果移動度が低い非晶質シリコ
ンの場合は、チャネル長が５０μ以上では作動は不可能
に近いが、チャネル部にレーザーアニルをｆテい、非晶
質シリコンを結晶化させて、電界効果移動度を高くする
ことで作動する。
く作用〉
本発明の構造を有する薄膜トランジスタアレイを本発明
の製造方法で製作すると、マスク、ｎ光。
の製造方法で製作すると、マスク、ｎ光。
現像等のリソグラフィー工程を必要とせず、レジスト膜
の印刷とエツチングのみで、各層のパターニングができ
る。
の印刷とエツチングのみで、各層のパターニングができ
る。
また、透明導電膜からなるソース電極・ソース電極配線
部に金属をメッキすることにより、配線抵抗を十分に低
減でき、大面積の薄膜トランジスタアレイの駆動が可能
である。
部に金属をメッキすることにより、配線抵抗を十分に低
減でき、大面積の薄膜トランジスタアレイの駆動が可能
である。
〈実施例１〉
低膨張ガラス（コーニング７０５９ 米国コーニング
社製）基板上に、スパッタリング法を用いて透明ｉ電膜
としてＩＴＯ（日本鉱業社製）を２，０００人成膜し、
その後スクリーン印刷によりドレイン・画素電極および
ソース電極・ソース電極配線部のパターンからなるレジ
スト１１５Ｊ （Ｍｌ？−５００アサヒ化学■製）を印
刷した。その後、塩化第二鉄と塩酸の混合溶液でＩＴＯ
をエツチングして、ドレイン・画素電極およびソース電
極・ソース電極配線部を作製した。その後、ソース電極
配線部に電流を流し、電気ニッケルメッキを行い、ソー
ス電極・ソース電極配線部にニッケルを被覆した。
社製）基板上に、スパッタリング法を用いて透明ｉ電膜
としてＩＴＯ（日本鉱業社製）を２，０００人成膜し、
その後スクリーン印刷によりドレイン・画素電極および
ソース電極・ソース電極配線部のパターンからなるレジ
スト１１５Ｊ （Ｍｌ？−５００アサヒ化学■製）を印
刷した。その後、塩化第二鉄と塩酸の混合溶液でＩＴＯ
をエツチングして、ドレイン・画素電極およびソース電
極・ソース電極配線部を作製した。その後、ソース電極
配線部に電流を流し、電気ニッケルメッキを行い、ソー
ス電極・ソース電極配線部にニッケルを被覆した。
次に、絶縁層の窒化シリコン、半導体層の多結晶シリコ
ンをＰ−ＣＶＤ法を用いて成膜し、続いてＥＢｙ着法に
よりＡ１を蒸着した。そしてスクリーン印刷によりゲー
ト電極・ゲート電極配線部のパターンをレジスト膜（Ｍ
Ｒ−５００アサヒ化学■製）を印刷し、Ａｌをリン酸、
酢酸、硝酸の混合溶液でエツチングすることにより、ゲ
ート電極・ゲート電極配線部をパターニングした。この
Ａｌのゲート電極・ゲート電極配線部をマスクとして、
絶縁層、半導体層をＳＦ４．Ｈ！を用いたドライエツチ
ングにてパターニングすることにより、薄膜トランジス
タアレイを作製した。
ンをＰ−ＣＶＤ法を用いて成膜し、続いてＥＢｙ着法に
よりＡ１を蒸着した。そしてスクリーン印刷によりゲー
ト電極・ゲート電極配線部のパターンをレジスト膜（Ｍ
Ｒ−５００アサヒ化学■製）を印刷し、Ａｌをリン酸、
酢酸、硝酸の混合溶液でエツチングすることにより、ゲ
ート電極・ゲート電極配線部をパターニングした。この
Ａｌのゲート電極・ゲート電極配線部をマスクとして、
絶縁層、半導体層をＳＦ４．Ｈ！を用いたドライエツチ
ングにてパターニングすることにより、薄膜トランジス
タアレイを作製した。
本薄膜トランジスタアレイは、良好なトランジスタ特性
を示した。このようにマスクおよび露光等のリソグラフ
ィー工程なしに良好な特性を示す薄膜トランジスタアレ
イの作製が可能となった。
を示した。このようにマスクおよび露光等のリソグラフ
ィー工程なしに良好な特性を示す薄膜トランジスタアレ
イの作製が可能となった。
〈実施例２〉
ガラス基板上に、ＥＢ蒸着法を用いて、ＩＴＯをｉ 、
ｓｏｏ人成膜し、その抜水なしオフセット印刷により
、レジスト膜（フラッシュドライ 東洋インキ■製）を
印刷した。このレジスト膜をマスクとして、ＩＴＯをエ
ツチングし、ドレイン電極・画素電極およびソース電極
・ソース電極配線部を形成した。その後、実施例１と同
様にソース電極・ソース電極配線部にニッケルをメッキ
し被覆した。
ｓｏｏ人成膜し、その抜水なしオフセット印刷により
、レジスト膜（フラッシュドライ 東洋インキ■製）を
印刷した。このレジスト膜をマスクとして、ＩＴＯをエ
ツチングし、ドレイン電極・画素電極およびソース電極
・ソース電極配線部を形成した。その後、実施例１と同
様にソース電極・ソース電極配線部にニッケルをメッキ
し被覆した。
次に絶縁層の窒化シリコン、半導体層の非晶質シリコン
を連続してＰ−ＣＶＤ法を用いて成膜した。成膜した非
晶質シリコンのトランジスタのチャネル部をレーザーア
ニールし、粒径の大きい多結晶シリコンとし、その後Ｗ
−３ｔをＥＢ蒸着した０次に、水なしオフセット印刷に
より、ゲート電極・ゲート電極配線部のパターンをレジ
スト膜（フラッシュドライ 東洋インキ■製）を印刷し
、ＣＦ ４０ ｇを用いたドライエツチングにて、ゲー
ト電極・ゲート電極配線部、半導体層、絶縁層をエツチ
ングして、薄膜トランジスタアレイを作製した。
を連続してＰ−ＣＶＤ法を用いて成膜した。成膜した非
晶質シリコンのトランジスタのチャネル部をレーザーア
ニールし、粒径の大きい多結晶シリコンとし、その後Ｗ
−３ｔをＥＢ蒸着した０次に、水なしオフセット印刷に
より、ゲート電極・ゲート電極配線部のパターンをレジ
スト膜（フラッシュドライ 東洋インキ■製）を印刷し
、ＣＦ ４０ ｇを用いたドライエツチングにて、ゲー
ト電極・ゲート電極配線部、半導体層、絶縁層をエツチ
ングして、薄膜トランジスタアレイを作製した。
本薄膜トランジスタアレイは、チャネル長、チャネル幅
共に５０μｍで、電界効果移動度が１００Ｃ■１／Ｖ−
Ｓと良好なトランジスタ特性を示した。
共に５０μｍで、電界効果移動度が１００Ｃ■１／Ｖ−
Ｓと良好なトランジスタ特性を示した。
〈実施例３〉
実施例１と同様な工程で、ガラス基板上にＩＴＯからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、パターニングされたＩＴＯを
ＩＴＯリダクタ−（オクノ化学工業製）により、活性化
処理を行い、ＩＴＯ−３ＡＬ （オクノ化学工業製）に
よりプリデイプ後、ＩＴＯキャタリスト（オクノ化学工
業製）。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、パターニングされたＩＴＯを
ＩＴＯリダクタ−（オクノ化学工業製）により、活性化
処理を行い、ＩＴＯ−３ＡＬ （オクノ化学工業製）に
よりプリデイプ後、ＩＴＯキャタリスト（オクノ化学工
業製）。
ＩＴＯ−３ＡＬ、３５％塩酸の溶液に浸漬し、触媒付与
を行い、ＩＴＯアクセレーター（オクノ化学工業製）に
より触媒活性化した後に、ＩＴＯ−７０（オクノ化学工
業製）溶液に浸漬し、ＩＴＯ上のみに無電解ニッケルメ
ッキによりＮｉを５００人の厚さでメッキした。その後
、ワット浴を用いて、ソース電極・ソース電極配線部に
電流を流し、Ｎｌを３，０００人電気メッキした。そし
て、ドレイン・画素電極上のＮｉをＮＦＩａＯＨ，ＮＨ
ｎｃｌ、ＮａｃｌＯｚとの混合溶液でエツチング除去し
た。
を行い、ＩＴＯアクセレーター（オクノ化学工業製）に
より触媒活性化した後に、ＩＴＯ−７０（オクノ化学工
業製）溶液に浸漬し、ＩＴＯ上のみに無電解ニッケルメ
ッキによりＮｉを５００人の厚さでメッキした。その後
、ワット浴を用いて、ソース電極・ソース電極配線部に
電流を流し、Ｎｌを３，０００人電気メッキした。そし
て、ドレイン・画素電極上のＮｉをＮＦＩａＯＨ，ＮＨ
ｎｃｌ、ＮａｃｌＯｚとの混合溶液でエツチング除去し
た。
その後は実施例１と同様な工程で、薄膜トランジスタア
レイを作製した。
レイを作製した。
本薄膜トランジスタアレイのソース電極・ソース電極配
線部の抵抗は、ＩＴＯのみの時に比較して、十分に低く
、大面積の薄膜トランジスタアレイの駆動が可能であっ
た。
線部の抵抗は、ＩＴＯのみの時に比較して、十分に低く
、大面積の薄膜トランジスタアレイの駆動が可能であっ
た。
〈実施例４〉
実施例２と同様な工程で、ガラス基板上にＩＴＯからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後パターニングされたＩＴＯ上に
、Ｎ＋メッキの接着性を向上させるためにメルプレート
ＩＴＯコンデイショ−３−−４７８Ａ、 Ｂ （メル
テックス社製）の客演に浸漬した０次にメルプレートＩ
ＴＯセンシタイザ−４５０（／ルテックス社製）溶液に
浸漬し、触媒付与し、エアプレードアクチベータ４４ｏ
＜メルテックス社り 、Ｉ Ｎ−Ｎ ａ ＯＨ溶液に浸
漬し、活性化処理した後に、メルプレートＩ Ｔｏ
Ｎ Ｉ −８６６Ａメ／ｌｚ ７” ｌｚ−トＩＴＯＮ
ｉ−８６６Ｂ（メルテックス社製）の混合溶液により、
無電解ニッケルメッキを５００人の厚さをＩＴＯ上に選
択的に行った。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後パターニングされたＩＴＯ上に
、Ｎ＋メッキの接着性を向上させるためにメルプレート
ＩＴＯコンデイショ−３−−４７８Ａ、 Ｂ （メル
テックス社製）の客演に浸漬した０次にメルプレートＩ
ＴＯセンシタイザ−４５０（／ルテックス社製）溶液に
浸漬し、触媒付与し、エアプレードアクチベータ４４ｏ
＜メルテックス社り 、Ｉ Ｎ−Ｎ ａ ＯＨ溶液に浸
漬し、活性化処理した後に、メルプレートＩ Ｔｏ
Ｎ Ｉ −８６６Ａメ／ｌｚ ７” ｌｚ−トＩＴＯＮ
ｉ−８６６Ｂ（メルテックス社製）の混合溶液により、
無電解ニッケルメッキを５００人の厚さをＩＴＯ上に選
択的に行った。
その後、ピロリン酸銅浴を用（１て、液温５５°Ｃ５陽
極、陰極の電流密度を、４Ａ／ｄポとして、゛ノース電
極・ソース電極配線部に電流を流し、Ｃｕを２．０００
人メッキした。そしてドレイン・画素電極上のＮｉをエ
ツチングにより除去した。
極、陰極の電流密度を、４Ａ／ｄポとして、゛ノース電
極・ソース電極配線部に電流を流し、Ｃｕを２．０００
人メッキした。そしてドレイン・画素電極上のＮｉをエ
ツチングにより除去した。
その後、実施例２と同様な工程を取り、薄膜トランジス
タアレイを作製した。
タアレイを作製した。
本薄膜トランジスタアレイのソース電極・・ソース電極
配線部の抵抗は低く、大面積での駆動に適したものであ
った。
配線部の抵抗は低く、大面積での駆動に適したものであ
った。
〈実施例５〉
実施例１と同様な工程で、ガラス基板上にＴＴＯからな
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、実施例４と同様に無電解ニッ
ケルメッキをＩＴＯ上に選択的に行い、５００人のＮｉ
をＩＴＯ上に積層した。
るドレイン・画素電極およびソース電極・ソース電極配
線部を形成した。その後、実施例４と同様に無電解ニッ
ケルメッキをＩＴＯ上に選択的に行い、５００人のＮｉ
をＩＴＯ上に積層した。
そして、ソース電極・ソース電極配線部に電流を流し、
Ａｕを１，０００人メッキした。その後、ドレイン・画
素電極上のＮｉをエツチングした。Ａｕの被覆された、
ソース電極・ソース電極配線部は、前記のエツチングで
は、侵食されない。
Ａｕを１，０００人メッキした。その後、ドレイン・画
素電極上のＮｉをエツチングした。Ａｕの被覆された、
ソース電極・ソース電極配線部は、前記のエツチングで
は、侵食されない。
次に、絶縁層のＴａ、Ｏ，をスパッタリング法で、また
、酸化シリコンをＰ−ＣＶＤ法で各々２．０００人成膜
し、その後、半導体層の微結晶シリコンをＰ−ＣＶＤ法
を用いて成膜した。続いてＥＢ蒸着法によりＡｌを蒸着
した。そしてスクリーン印刷により、レジスト膜を印刷
し、Ａｌをエツチングすることにより、ゲート電橿・ゲ
ート電極配線部をパターニングした。このＡｌのゲート
電橋・ゲート電極配線部をマスクとして、絶縁層、半導
体層をドライエツチングでパターニングすることにより
、薄膜トランジスタアレイを作製した。
、酸化シリコンをＰ−ＣＶＤ法で各々２．０００人成膜
し、その後、半導体層の微結晶シリコンをＰ−ＣＶＤ法
を用いて成膜した。続いてＥＢ蒸着法によりＡｌを蒸着
した。そしてスクリーン印刷により、レジスト膜を印刷
し、Ａｌをエツチングすることにより、ゲート電橿・ゲ
ート電極配線部をパターニングした。このＡｌのゲート
電橋・ゲート電極配線部をマスクとして、絶縁層、半導
体層をドライエツチングでパターニングすることにより
、薄膜トランジスタアレイを作製した。
本薄膜トランジスタアレイは、良好なトランジスタ特性
を示し、欠陥の少ないものであった。
を示し、欠陥の少ないものであった。
〈実施例６〉
ガラス基板上に、ＥＢ蒸着法を用いて、ＩＴＯを成膜し
、その後、スクリーン印刷により、レジスト膜を印刷し
た。その後、ＴＴＯをエツチングし、ドレイン・画素電
極およびソース電極・ソース１極配線部を形成した。そ
の後、実施例４と同様に、ソース電極・ソース電極配線
部にＮｉおよびＣｕをメッキした。
、その後、スクリーン印刷により、レジスト膜を印刷し
た。その後、ＴＴＯをエツチングし、ドレイン・画素電
極およびソース電極・ソース１極配線部を形成した。そ
の後、実施例４と同様に、ソース電極・ソース電極配線
部にＮｉおよびＣｕをメッキした。
その後、常圧ＣＶＤ法で酸化シリコンからなる絶縁層を
、また、ＥＢｉ着法で、硫化カドミウムからなる半導体
層を作製した。その後、ＥＢ蒸着法にてＷ−Ｓｉを成膜
した０次に、スクリーン印刷により、レジスト膜を印刷
し、このレジスト膜をマスクとして、ＣＦ、、Ｏ！を用
いたドライエツチングによりＷ−Ｓｉ、硫化カドミ’）
ム、ｆｌｌ化シリコンをパターニングして、薄膜トラン
ジスタアレイを作製した。
、また、ＥＢｉ着法で、硫化カドミウムからなる半導体
層を作製した。その後、ＥＢ蒸着法にてＷ−Ｓｉを成膜
した０次に、スクリーン印刷により、レジスト膜を印刷
し、このレジスト膜をマスクとして、ＣＦ、、Ｏ！を用
いたドライエツチングによりＷ−Ｓｉ、硫化カドミ’）
ム、ｆｌｌ化シリコンをパターニングして、薄膜トラン
ジスタアレイを作製した。
本薄膜トランジスタアレイは、欠陥が少なく、良好なト
ランジスタ特性を示した。
ランジスタ特性を示した。
〈発明の効果〉
以上述べたように、本発明の薄膜トランジスタアレイは
、ソース電極・ソース電極配線部の低抵抗化により、大
面積のトランジスタアレイの駆動が可能となる。また、
印刷法によりレジスト膜のパターンを形成するため、リ
ソグラフィー等の煩雑な工程や、大面積の露光装置の必
要がないので、大面積で欠陥の少ない薄膜トランジスタ
アレイの作製が容易にできる。
、ソース電極・ソース電極配線部の低抵抗化により、大
面積のトランジスタアレイの駆動が可能となる。また、
印刷法によりレジスト膜のパターンを形成するため、リ
ソグラフィー等の煩雑な工程や、大面積の露光装置の必
要がないので、大面積で欠陥の少ない薄膜トランジスタ
アレイの作製が容易にできる。
以上の大面積の薄膜トランジスタアレイを使用して、大
画面の液晶パネルの作製が実現できる。
画面の液晶パネルの作製が実現できる。
第１図は本発明による薄膜トランジスタアレイの一実施
例を示す断面図であり、第２図は本発明による薄膜トラ
ンジスタアレイの一実施例を示す平面図である。第３図
（ａ）〜（ｅ）は、本発明の薄３９ トランジスタアレ
イの製造方法の一実施例を工程順に示す説明図である。 １、透明基板 ２．ドレイン・画素電極３．ソー
ス電極 ４．メッキ金属膜１半導体Ｎ ６
．絶縁層 ７、ゲート電極 ８．液晶 ９、対向電捲 １０．ガラス基板１１、 ドレ
イン・画素電極 １２、 ソース電極・ソース電極配線部１３、ゲート電
極・ゲート電極配線部 ２１、ガラス基板 ２２．透明導電膜２３．３０、レ
ジストｌＩ＊ ２４． ドレイン・画素電極２５、
ソース電極 ２Ｇ、メッキ金属膜２７、半導体層 ２
８．絶縁層 ２９．ゲート電極時 許 出 願
人 凸版印刷株式会社 代表者 鈴木和夫 第３図（ａ） 第３図（ｂＪ 第３図ＬＣ） 第３図（ｄ） 第１図 第２図 第３図Ｌｅ）
例を示す断面図であり、第２図は本発明による薄膜トラ
ンジスタアレイの一実施例を示す平面図である。第３図
（ａ）〜（ｅ）は、本発明の薄３９ トランジスタアレ
イの製造方法の一実施例を工程順に示す説明図である。 １、透明基板 ２．ドレイン・画素電極３．ソー
ス電極 ４．メッキ金属膜１半導体Ｎ ６
．絶縁層 ７、ゲート電極 ８．液晶 ９、対向電捲 １０．ガラス基板１１、 ドレ
イン・画素電極 １２、 ソース電極・ソース電極配線部１３、ゲート電
極・ゲート電極配線部 ２１、ガラス基板 ２２．透明導電膜２３．３０、レ
ジストｌＩ＊ ２４． ドレイン・画素電極２５、
ソース電極 ２Ｇ、メッキ金属膜２７、半導体層 ２
８．絶縁層 ２９．ゲート電極時 許 出 願
人 凸版印刷株式会社 代表者 鈴木和夫 第３図（ａ） 第３図（ｂＪ 第３図ＬＣ） 第３図（ｄ） 第１図 第２図 第３図Ｌｅ）
Claims (13)
- （１）ドレイン・画素電極、ソース電極・ソース電極配
線部を透明導電膜で形成した後に、半導体層、絶縁層を
順次構築し、上部にゲート電極・ゲート電極配線部を形
成するトップゲート構造の薄膜トランジスタアレイにお
いて、ソース電極・ソース電極配線部が金属で表面をメ
ッキした透明導電膜であることを特徴とする薄膜トラン
ジスタアレイ。 - （２）透明導電膜をガラス基板上に成膜した後に、ドレ
イン・画素電極、ソース電極・ソース電極配線部のパタ
ーンからなるレジスト膜を印刷し、エッチングすること
によりパターニングし、該ソース電極・ソース電極配線
部に、Ｎｉ、ＣｕまたはＡｕであるメッキ金属膜を設け
、その後半導体層、絶縁層およびＡｌもしくはＷ−Ｓｉ
の導電膜を形成し、該導電膜上にゲート電極・ゲート電
極配線部のパターンからなるレジスト膜を印刷し、エッ
チングすることによりゲート電極・ゲート電極配線部を
形成し、該ゲート電極・ゲート電極配線部をマスクとし
て、絶縁層、半導体層をエッチングによりパターニング
することを特徴とする薄膜トランジスタアレイの製造方
法。 - （３）半導体層が非晶質シリコン、多結晶シリコン、微
結晶シリコン、セレン化カドミウムもしくは硫化カドミ
ウムである請求項（１）に記載の薄膜トランジスタアレ
イ。 - （４）半導体層が非晶質シリコン、多結晶シリコン、微
結晶シリコン、セレン化カドミウムもしくは硫化カドミ
ウムである請求項（２）に記載の薄膜トランジスタアレ
イの製造方法。 - （５）絶縁層が窒化シリコン、酸化シリコンである請求
項（１）に記載の薄膜トランジスタアレイ。 - （６）絶縁層が窒化シリコン、酸化シリコンである請求
項（２）に記載の薄膜トランジスタアレイの製造方法。 - （７）絶縁層が窒化シリコンまたは酸化シリコンである
第１層と、Ｔａ＿２Ｏ＿５の第２層を積層した２重構造
である請求項（１）に記載の薄膜トランジスタアレイ。 - （８）絶縁層が窒化シリコンまたは酸化シリコンである
第１層と、Ｔａ＿２Ｏ＿５の第２層を積層した２重構造
である請求項（２）に記載の薄膜トランジスタアレイの
製造方法。 - （９）半導体層とソース電極、ドレイン電極との接触部
位にｎ＾＋半導体層を介在した請求項（１）および（３
）に記載の薄膜トランジスタアレイ。 - （１０）半導体層とソース電極、ドレイン電極との接触
部位にｎ＾＋半導体層を介在した請求項（２）および（
４）に記載の薄膜トランジスタアレイの製造方法。 - （１１）半導体層が非晶質シリコンの場合、チャネル部
をレーザーアニールで結晶化させる請求項（１）および
（３）に記載の薄膜トランジスタアレイ。 - （１２）半導体層が非晶質シリコンの場合、チャネル部
をレーザーアニールで結晶化させる請求項（２）および
（４）に記載の薄膜トランジスタアレイの製造方法。 - （１３）透明導電膜であるソース電極・ソース電極配線
部、ドレイン・画素電極に無電解メッキにより、５０Å
〜１０００ÅのＮｉメッキの被覆を施し、ソース電極・
ソース電極配線部に電流を流し、該ソース電極・ソース
電極配線部に電気メッキにより５００Å〜１０、０００
ÅのＮｉ、ＣｕまたはＡｕであるメッキ金属膜を形成し
、後にドレイン・画素電極上のＮｉメッキをエッチング
により除去する請求項（２）に記載の薄膜トランジスタ
アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18438189A JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18438189A JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349237A true JPH0349237A (ja) | 1991-03-04 |
| JP2778133B2 JP2778133B2 (ja) | 1998-07-23 |
Family
ID=16152198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18438189A Expired - Lifetime JP2778133B2 (ja) | 1989-07-17 | 1989-07-17 | 薄膜トランジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778133B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06194688A (ja) * | 1992-10-09 | 1994-07-15 | Fujitsu Ltd | 薄膜トランジスタマトリクス装置及びその製造方法 |
| EP0922991A2 (en) * | 1997-11-18 | 1999-06-16 | Nec Corporation | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| KR100495701B1 (ko) * | 2001-03-07 | 2005-06-14 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치의 제조방법 |
| US7718346B2 (en) | 2004-08-02 | 2010-05-18 | Nec Lcd Technologies, Ltd. | Method of forming wiring pattern and method of manufacturing TFT substrate using the same |
| KR100959989B1 (ko) * | 2003-06-28 | 2010-05-27 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
-
1989
- 1989-07-17 JP JP18438189A patent/JP2778133B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06194688A (ja) * | 1992-10-09 | 1994-07-15 | Fujitsu Ltd | 薄膜トランジスタマトリクス装置及びその製造方法 |
| EP0922991A2 (en) * | 1997-11-18 | 1999-06-16 | Nec Corporation | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| US5990987A (en) * | 1997-11-18 | 1999-11-23 | Nec Corporation | Transverse electrical field LCD with islands having a pattern the same as the combined pattern of gate electrodes, gate bus lines and counter electrodes |
| EP0922991A3 (en) * | 1997-11-18 | 2001-01-10 | Nec Corporation | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| KR100495701B1 (ko) * | 2001-03-07 | 2005-06-14 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시장치의 제조방법 |
| KR100959989B1 (ko) * | 2003-06-28 | 2010-05-27 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| US7718346B2 (en) | 2004-08-02 | 2010-05-18 | Nec Lcd Technologies, Ltd. | Method of forming wiring pattern and method of manufacturing TFT substrate using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2778133B2 (ja) | 1998-07-23 |
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