KR0168692B1 - 반도체장치 제작방법 - Google Patents

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KR0168692B1 KR1019930013850A KR930013850A KR0168692B1 KR 0168692 B1 KR0168692 B1 KR 0168692B1 KR 1019930013850 A KR1019930013850 A KR 1019930013850A KR 930013850 A KR930013850 A KR 930013850A KR 0168692 B1 KR0168692 B1 KR 0168692B1
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미노루 미야자키
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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 겐큐쇼
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Abstract

본 발명은 기판을 의도적으로 가열하는 일 없이 0~100℃의 온도에서 절연 기판상에 스퍼터법등에 의해 ITO(Indium Tin Oxide)박막을 제작한 후에 수소 분위기 중에서 200℃보다 높은 온도에서 어닐하는 것을 특징으로 하는, 투명 도전막 제작방법이고, 또한 실온하에서 ITO 박막을 제작한 후 수소 분위기 중에서 어닐하기 전에 ITO 박막의 패터닝을 하는 것을 특징으로 하는 투명 도전막의 제작방법이며, 이 투명한 도전막을 갖는 반도체 장치 및 그의 제작방법이다.

Description

반도체장치 제작방법
제1도는 어닐(anneal)온도와 비저항(比抵抗)의 관계를 나타내는 그래프.
제2도 (a)~(c)는 투과율의 파장 의존성을 나타내는 그래프.
제3도는 에칭속도의 어닐온도 의존성을 나타내는 그래프.
제4도 (a) 및 (b)는 어닐시간을 변경했을 때의 투과율의 파장 의존성을 나타내는 그래프.
제5도 (a) 및 (b)는 투과율의 어닐시간 의존성을 나타내는 그래프.
제6도는 산소분압을 변경했을 때의 비저항의 어닐온도 의존성을 나타내는 그래프.
제7도는 스퍼터압(壓)을 변경했을 때의 비저항의 어닐온도 의존성을 나타내는 그래프.
제8도는 스퍼터 전류를 변경했을 때의 비저항의 어닐온도 의존성을 나타내는 그래프.
제9도(a)~(e)는 본 발명에 의한 액정 표시소자부의 제작공정의 예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기관 2 : 질화규소(또는 산화알루미늄)막
2 : 산화규소막 4 : 실리콘막
5 : 보호막 6 : 섬형상 반도체영역
7 : 게이트 산화막 8 : 게이트 전극
9 : 양극산화물층 10,11 : 불순물영역(소스, 드레인)
12 : 층간절연물 13 : 화소전극(ITO)
14 : 데이터측 전극·배선 15 : 화소측 전극
16 : 크롬(또는 질화티탄)막
본 발명은, 투명도전막인 ITO를 이용한 이미지 센서, 태양전지, 액정 디스플레이 등의 반도체장치와 그의 제작방법에 관한 것으로, 본 발명은 ITO의 저저항화를 목적으로 하는 것이고, 또한, 본 발명은 ITO를 투명도전막으로서 이용하는 반도체장치, 예를 들면, TFT(박막트랜지스터)와 ITO를 조합한 장치를 제작할 때의 공정의 간략화를 실현하는 것이다.
ITO(Indium Tin Oxide)는 그의 투명성, 전기전도성 때문에 태양전지, 액정 디스플레이, 이미지 센서 등 넓은 분야에서 이용되고 있다. 특히 이들 분야에서는 고투과율, 저저항이 요구되는 일이 많고, ITO의 제작방법으로서는 스퍼터법, 증착법(전자비임 증착법을 포함한다), CVD법(특히 플라즈마 CVD법), 스프레이법 등의 많은 제작방법이 이용되고 있다. 이 중에서도 특히 스퍼터법은 박막의 밀착성, 저저항성 투과율이 우수하여, 가장 일반적으로 이용되고 있다. 스퍼터법에는, 인가전력에 직류를 이용하는 DC 스퍼터법과, 고주파를 이용하는 RF 스퍼터법이 있는데, DC 스퍼터법쪽이 양산성(量産性)에 있어 뛰어나다, ITO막은 많은 용도에서 저항이 낮은 것이 바람직한데, 종래에는 저저항막을 얻기 위해 기판을 가열한 상태에서의 성막이나, 실온에서 성막한 후에 산소분위기중 또는 대기중에서 어닐하는 것이 자주 행해지고 있었다.
그러나, 기판을 가열한 상태에서 성막을 행하는 경우에 있어서는 이하와 같은 문제점이 있다. 우선 첫번째로, 가열시간과 냉각시간의 문제가 있다. 현재는 얀산성을 높이기 위해 택트타임을 짧게 하는 방향으로 진행하고 있는데 대하여, 이 방법에서는 성막할 때의 가열과 성막한 후의 냉각에 시간이 너무 걸려 실용적이 아니다.
두 번째로, 대량생산이 진행되는 현재는 스퍼터장치도 대형화하고 있는데, 대형으로 되면 될수록 가열된 기판의 온도분포를 균일하게 행하는 것이 곤란하게 된다. 기판이 균일하게 가열되지 않는 경우, 저항치의 고르지 못함이나 막 두께의 고루지 못함이 발생하여, 디바이스에 이용하는 것이 어렵다.
따라서, 통상은 성막시에 기판을 가열하는 방법은 행하지 않고 오로지 실온에서 성막후 대기중 또는 산소분위기중에서 어닐을 행하는 것에 의해 저저항의 ITO막을 얻는 것이 행해져 왔다.
그런데, 최근 특히 널리 이루어지고 있는 TFT 액티브 매트리스형 액정 디스플레이나 밀착형 이미지 센서에 TFT(박막트랜지스터)를 이용한 것이 있는데, 그의 제작방법으로서는, 절연기판상에 TFT 소자를 제작한 후 화소전극으로서 ITO를 제작한다. 이때, TFT의 드레인(소스)과 ITO가 접속된다. 일반적으로, 사용되는 TFT 반도체에는 결함이 많고, 전기특성은 양호한 것이 아니기 때문에, TFT를 제작한 후 수소분위기중에서 어닐 처리를 행하고, 그것에 의해 반도체의 채널부의 댕글링(dangling)결합을 감소시키는 일이 자주 행해지는데, ITO의 화소전극을 그 후에 형성하면, TFT 제작→수소 어닐 →실온 ITO 제작→대기(산소)중 어닐이라는 공정을 필요로 하였다.
그러나, TFT 액정디스플레이 등에 있어서, 전술한 바와 같이 TFT 소자를 제작한 후에 수소 어닐을 행하고, 다음, 실온에서 ITO를 제작하고, 그곳에 대기(산소 분위기)중에서 어닐을 행하고자 하면, 어닐을 2회 행하지 않으면 안되고, 또한 대기(산소분위기)중 어닐에 의해 TFT 소자의 성능이 저하되고 이동도의 저하나 응답 급준성(急峻性)의 저하 등의 문제가 발생하는 일도 있었다.
상기 문제점을 해결하기 위해, 본 발명은, 절연기판상에, 기판을 의도적으로 가열하는 일 없이, 구체적으로는 0~100℃의 온도로 스퍼터법(DC 스퍼터법, RF 스퍼터법), 전자비임 증착법, 플라즈마 CVD법, 이온 플레이팅법을 이용하여 ITO박막을 제작한 후에 수소분위기(농도 95% 이상)중에서 200℃보다 높은 온도, 바람직하게는 200~400℃, 더 바람직하게는 230~380℃에서 어닐하는 것을 특징으로 하는 반도체장치 제작방법이며, 또한, 실온하에서 ITO박막을 제작한 후 수소분위기중에서 어닐하기 전에 ITO박막의 패터닝을 하는 것을 특징으로 하는 반도체장치 제작방법이다. 또한, 상기의 어닐 공정에 있어서는 어닐의 시간을 0.5~30시간, 바람직하게는 1~5시간으로 한다. 물론, 어닐시간은 얻어지는 ITO막의 특성과 양산성, 비용 등에 걸맞게 선택된다.
또한, 액정전기광학장치, 밀착형 이미지 센서 등에서 TFT를 기판상에 제작한 경우에는, 절연기판상에 TFT를 형성한 후에 ITO박막을 제작하고, 그후, 상기 TFT와 상기 ITO박막을 수소분위기중에 담그는 것을 특징으로 하는 반도체장치 제작방법이며, 특히 TFT를 기판상에 설치하는 경우에는, ITO박막을 제작하는 공정과, TFT와 ITO박막을 수소분위기중에 담그는 공정과의 사이에 상기 ITO박막을 패터닝하는 공정을 가지는 것을 특징으로 하는 반도체장치 제작방법을 제안한다. 이 경우에 있어서도, TET와 ITO박막을 수소분위기중에 담글 때의 온도가 200℃보다 높은 온도, 바람직하게는 200~400℃, 더 바람직하게는 230~380℃의 경우 특히 우수한 결과가 얻어진다는 것을 주장하는 것이다.
특히 본 발명에서는, TFT로서는 반도체영역상에 게이트 전극이 형성된 톱 게이형 TFT를 이용한 경우에 현저한 특색을 끌어 낼 수 있다. 틉 게이트형 TFT에 있어서는, TFT를 형성한 후에 층간절연물을 형성하고, 그 후, 투명도전막을 선택적으로 형성하는 것이 행해진다. 종래에는, 층간절연물을 형성한 후, TFT와 투명도전막을 접속하는 금속전극·배선을 형성하고, 그후, 투명도전막을 형성하였다. 이것에 대하여, 본 발명이 더 특색을 발휘하는 구성은, 층간절연물을 형성한 후 투명도전막을 선택적으로 형성하고, 그후, 금속전극·배선을 형성하는 공정이며, 또한, 그와 같은 공정을 거쳐 제작된 반도체장치이다. 특히, 이 경우에는 그 전극·배선의 상면을 알루미늄을 주체로 하는 재료에 의하여 구성하고, ITO막에 접하는 하면에는 크롬이나 질화티탄 등의, ITO와 양호한 콘택트가 얻어지는 재료에 의하여 형성하는 것이 바람직하다.
이와 같은 구성에서, 상기와 같은 수소 어닐을 행하면, 외기에 접촉된 알루미늄의 수소가스에 대한 촉매작용에 의해 250~350℃의 저온에서도 수소를 활성화시킬 수 있고, 따라서, 후술하는 본 발명의 수소 어닐의 효과를 현저하게 촉진시킨다. 결과로서, 저저항에서 투명한 ITO막이 얻어진다. 400℃ 이하에서 같은 효과를 알루미늄을 이용하지 않고 얻기 위해서는, 수소 플라즈마를 사용하면 좋지만, 이를 위해서는 플라즈마 처리장치를 사용하지 않으면 안되고, 장치의 가격 뿐만 아니라 처리 능력에서 현저하게 제약을 받는다. 또한, ITO 피막 뿐만 아니라 TFT 등의 소자에 대해서도 플라즈마 손상이 크기 때문에 바람직하지 않다.
또한, 종래와 같이 층간절연물을 형성한 후, 금속전극·배선을 형성한 다음, ITO막을 형성하는 경우에 있어서는, 금속전극·배선의 재료로서는 적어도 ITO막에 접하는 부분(그 전극·배선의 상면)에는 알루미늄을 사용할 수 없고, 또한 알루미늄이 외기에 접촉하고 있지 않기 때문에 효과는 적게 된다. 그러나, 전혀 알루미늄을 사용하지 않는 방법에 비하면 충분한 효과를 얻을 수 있다. 동일하게, 그 금속전극·배선에 전혀 알루미늄을 이용하지 않아도 게이트 전극에 알루미늄을 이용하면 그것만으로 큰 효과가 얻어진다.
본 발명에 의한 작용에 대해서 설명한다. 기판온도를 0~100℃로 하여 DC 혹은 RF 스퍼터법으로 ITO를 성막한 후의 어닐처리의 결과를 제1도의 그래프에 나타낸다. 이 그래프의 횡축은 어닐온도, 종축은 막의 비저항(比抵抗)이다. 그리고, 어닐시간은 60분으로 하였다. 도면에서 알 수 있는 바와 같이, 어닐온도가 약200℃를 넘으면 수소(H2)분위기에서의 어닐쪽이 질소(N2)분위기에서의 어닐보다도 비저항의 값이 작게 되어 있는 것을 알 수 있다. 또한, N2분위기에서는 성막시의 비저항보다 어닐후의 비저항이 커져 있는 것에 대하여, H2분위기에서는 어닐후의 쪽이 낮은 값으로 되어 있다.
또한, 제2도에서 어닐온도와 광투고율의 관계에 대해서 설명한다. 이 경우에 있어서도 어닐시간은 60분이다. 제2도(a)에 나타낸 바와 같이, 150℃의 어닐에서는 N2분위기중과 H2분위기중 모두에서 투과율의 개선이 얻어져 있지 않은데 대하여, 제2도(b) 및 제2도(c)에 나타낸 바와 같이, 300℃ 및 400℃에서는 특히 단파장측에서는 어닐에 의해 광투과율이 개선되고, 큰 값이 얻어지며, 특히 H2어닐에서는 효과가 현저한 것을 알 수 있다.
또한, 제3도에는 어닐온도와 에칭속도의 관계를 나타낸다. 이 도면에서 알 수 있는 바와 같이 어닐온도가 약 200℃를 넘으면 H2, N2어느 쪽의 분위기중에서의 어닐 처리도 에칭속도가 대폭적으로 저하한다. 이 때문에, ITO의 패터닝 처리는 어닐 처리(200℃ 이상)전에 행하는 것이 바람직한 것을 알 수 있다.
제4도(a) 및 (b)에서는, H2분위기중에서의 어닐시간을 변화시킨 경우의 투과율에 대해서 나타낸다. 이 도면에서 알 수 있는 바와 같이 1시간 정도의 어닐에서 충분하게 효과를 얻고 있으며, 그 이상의 어닐을 행하여도 그 이상의 효과는 얻을 수 없다. 즉, 어닐시간은 1시간 정도로 충분하는 것을 알 수 있다.
투과율과 H2분위기중에서의 어닐시간의 관계를 제5도에 나타낸다. 제5도(a)의 150℃ 어닐에서는 장파장측 및 단파장측 모두에서 어닐에 의한 개선이 없고, 제5도(b)의 300℃ 어닐에서는 장파장측 및 단파장측 모두에서 어닐에 의한 개선이 보여진다. 어닐시간도 약 30분에서 효과가 얻어지고 있으며, 이 경우에도 1시간 정도의 어닐로 충분하다고 생각된다.
그런데, 본 발명은 이상 기술한 것 이외에도 또 다른 응용을 했기 때문에 그 점에 대해서 설명한다. 본 발명에서는 TFT 소자를 제작한 후에 ITO를 제작하는 경우, TFT소자 제작→ITO 제작→수소 어닐로 할 수 있고, 종래의 산소(대기)중에서의 어닐 공정을 삭제할 수 있다.
이하에 실시예를 통하여 본 발명을 더욱 상세하게 설명한다.
[실시예 1]
본 실시예에서는, 단순 매트릭스 액정 디스플레이(STN)를 제작하는 경우의 ITO 제작에 대한 예를 나타낸다.
연마된 300×200 사이즈의 소다라임 유리상에 나트륨 블록킹층으로서 CVD법에 의해 SiO2막을 200Å의 두께로 성막하였다. 그리고, DC 마그테트론 스퍼터법으로 ITO막을 제작하였다. 이때의 조건은, 배압(背壓) 7×10-6토르(Torr), 산소분압(分壓) 5×10-5토르, 스퍼터압(壓) 5×10-3토르, 스퍼터 전류 1.5 A이다. 제작된 막의 막 두께는 1500 Å, 시트(sheet)저항은 45 ohm, 비저항은 6.8×10-4ohm·㎝이었다. 이것을 시판되는 부식액(etchant)을 이용하여 패터닝을 행하여, 640개의 전극 패턴을 얻었다(SEG측). 또한, 480개의 전극 패턴을 얻었다(COM측). 이후, 수소분위기중에서 어닐을 행하였다. 이때의 조건은, 어닐온도 300℃, 어닐 시간 60분이다. 이 결과, 비저항이 3.0×10-4ohm·㎝, 시트저항이 20 ohm으로 되었다. 이렇게 하여 얻은 기판을 세정 후, 배향막으로서 폴리이미드를 인쇄법에 의해 도포하여, 500 Å의 폴리이미드 박막을 얻었다.
그리고, 폴리이미드 박막의 표면을 면포(綿布)를 이용하여 러빙(rubbing)을 행하여, COM측 기판상에 6미크론의 수지(樹脂) 스페이서를 산포하고, SEG측 기판상에 에폭시계 열경화 접착재를 스크린 인쇄에 의해 인쇄하고, 양자를 맞붙였다. 그리고, 액정을 주입하였다. 이어서, 편광판을 붙이고 회로를 접속하여 액정 디스플레이를 얻었다. 본 실시예와 같이 ITO막을 실온에서 성막하는 것에 의해 택트타임을 짧게 할 수 있고 양산성을 높일 수 있다. 또한, 실온 성막 때문에, 에칭 시간도 짧아지고, 거기에다 차후의 수소 어닐에 의해 시트저항을 작게 할 수 있었다. 이것은 인가하는 신호의 장애를 방지하기 때문에 대단히 중요한 일이다.
[실시예 2]
본 실시예에서는, 본 발명의 ITO막의 제작방법중에서, 또한 성막시의 산소분압, 스퍼터압, 스퍼터 전류에 대해서 언급해 둔다.
제6도에, 산소분압(스퍼터압에 대한 비로 나타낸다)에 의한 어닐온도와 비 저항과의 관계를 나타낸다. 또한, 어닐시간은 60분이고, 수소분위기이고, 스퍼터압은 3×10-3토르, 스퍼터 전류는 1.5A이다.
이 도면에서 알 수 있는 바와 같이, 산소분압이 바뀌는 것에 의해 막의 어닐 전의 저항은 크게 편차가 있으나, 200℃를 넘어 400℃까지의 온도에서 어닐하는 것에 의해 막의 저항치의 편차가 작아지는 것을 알 수 있다. 이것으로부터, 본 발명을 이용하는 것에 의해 ITO막 제작공정에 있어서 대단히 마진이 넓어진다고 할 수 있다.
또한, 제7도에 스퍼터압에 의한 어닐온도와 비저항과의 관계를 나타낸다. 어닐시간은 60분이고, 수소분위기이며, 산소분압은 3%, 스퍼터 전류는 1.5 A이다.
이 도면에서 알 수 있는 바와 같이, 스퍼터압이 바뀌는 것에 의해 막의 어닐전의 저항은 크게 편차가 있으나, 200℃를 넘어 400℃까지의 온도에서 어닐하는 것에 의해 3~6×10-3토르의 스퍼터압에서 성막한 막의 저항치가 낮고 또한 편차도 작게 되어 있는 것을 알 수 있다.
또한, 제8도에는 스퍼터 전류에 의한 어닐온도와 비저항과의 관계를 나타낸다. 어닐시간은 60분이고, 수소분위기이며, 산소분압은 3%, 스퍼터압은 3×10-3토르이다.
이 도면에서 알 수 있는 바와 같이, 200℃를 넘는 온도에서 어닐을 행하는 것에 의해 저항치가 작아져 있고, 또한, 스퍼터 전류에의 의존성도 작아져 있는 것을 알 수 있다. 따라서, 스퍼터 전류의 점에 있어서도 본 발명의 수소 어닐은 공정마진을 넓히는 것으로 기대할 수 있다.
[실시예 3]
본 실시예의 상세한 조건은 일본국 특허출원 평4-30220호와 거의 동일하기 때문에 특별하게는 상세히 기술하지 않는다. 먼저, 기판으로서 합성석영유리를 사용하고, 플라즈마 CVD법 또는 감압 CVD법으로 기초의 산화규소막을 두께 100~800㎚ 만큼 스퍼터법에 의하여 형성하였다. 그 위에 아모르퍼스 실리콘 피막을 플라즈마 CVD법에 의하여 20~100㎚ 만큼 형성하고, 600℃에서 12~72시간 질소 분위기중에서 어닐하여 결정화시켰다. 또한, 이것을 패터닝하여, 섬형상의 반도체영역(N채널 TFT용과 P채널 TFT용)을 형성하였다. 또한, 스퍼터법에 의하여 게이트 산화막을 두께 50~200㎚ 만큼 퇴적하였다.
다음에, 스퍼터링법 또는 전자비임 증착법에 의하여 알루미늄 피막을 형성하고 이것을 패터닝하여 게이트 전극·배선을 형성하였다. 이와 같이 하여 TFT의 외형을 정돈하였다.
또한, 전해용액중에서 게이트 전극·배선에 전류를 통하여 양극산화법에 의하여 산화알루미늄막을 형성하였다. 양극산화의 조건으로서는, 본 발명자 등의 발명인 일본국 특허출원 평4-30220호에 기술된 방법을 채용하였다.
다음에, 게이트 산화막에 전극 형성용의 구멍을 형성하고 크롬에 의해 배선을 형성하였다. 그리고, 전류를 통하였다. 이 때에는 전위차는 30~100 V, 바람직하게는 35~50 V로 하였다. 이와 같은 상황에서는 전류의 자기발열과 일렉트로마이그레이션 효과에 의하여 반도체영역이 어닐된다.
또한, 게이트 전극에는 부(-)의 전압을 인가하였다. 게이트 전극에는 -30~-100 V,바람직하게는 -35~-50 V의 전압을 인가하였다. 이 상태를 1시간 계속하였다. 또한, 게이트 전극에 부(-)의 전압을 인가하고 있는 사이에 기판의 뒷면으로부터 파장 300~350㎚의 자외광(파워 밀도는 예를 들어 100~300 mW/㎠을 조사(照射)하였다.
예를 들어, 반도체영역중에 나트륨 등의 가동 이온이 있었다 해도, 이와 같은 전압의 인가에 의하여 제거되어버린다. 또한, 이와 같은 전계의 존재에 의하여 자유로운 수소이온이 반도체영역중을 흐르게 되고, 반도체(실리콘)중의 댕글링(dangling)결합에 트랩되어 그 댕글링 결합을 종결시킨다. 이와 같은 효과는, 본 발명자 등의 발명인 일본국 특허공고 평3-19694호 공보에 기술되어 있다. 그러나, 그것에는 반도체내의 벌크의 결함을 개선하는 가능성은 나타나있지만, 절연게이트형 반도체소자(커패시터를 포함한다)에서는 중요하게 되는 게이트 절연막과 반도체영역의 계면의 개선에 대해서는 특별히 기술되어 있지 않았다. 전계의 인가만으로는 제거하는 것이 곤란한 결함에 대해서는 상기의 자외선 조사가 유효하다.
그후, 이온주입법에 의하여 N형 불순물영역(소스, 드레인)과 P형 불순물영역을 각각 형성하였다. 이 공정은 공지의 CMOS 기술을 사용하였다.
그후, 레이저 어닐을 행하고, 레이저 어닐후는 통상과 같이 산화규소의 스퍼터성막에 의해 층간절연물을 형성하며, 공지의 포토리소그래피 기술에 의해 전극용 구멍을 형성하여 반도체영역 또는 게이트 전극·배선의 표면을 노출시켜 최후로 제2의 금속피막(질화티탄 또는 크롬)을 선택적으로 형성하고, 이것을 전극·배선으로 하였다. 그후, ITO막을 제작하고 패터닝을 행한 후, 250~400℃의 수소분의기에서 30분~3시간, 본 실시예에서는 1시간 어닐을 행하고, 반도체영역에 수소를 첨가하여 격자결함(댕글링 결합 등)을 감소시키는 것과 아울러, ITO의 저항을 저하시켜 광투과율을 향상시켰다.
상술한 바와 같이 기판으로서 합성석영유리를 이용하였지만, 그 대신에 니혼덴기가리스샤(日本電氣硝子社)자 제품인 N-0 유리를 기판으로서 이용하여도 본 실시예를 실시할 수 있다.
[실시예 4]
본 발명에 의해 액티브 매트릭스를 형성한 예를 제9도에 나타낸다. 기판(1)으로서는 코닝 7059 유리기판(두께 1.1 ㎜, 300×400 ㎜)을 사용하였다. 이 기판상에 플라즈마 CVD법으로 전면(全面)에 두께 5~50 ㎚, 바람직하게는 5~20 ㎚의 질화규소막(2)을 형성하였다. 이와 같이 기판을 질화규소 또는 산화알루미늄의 피막으로 코팅하여 이것을 블록킹층으로 하는 기술은 일본국 특허출원 평3-238710호 및 평 3-238714호에 기술되어 있다.
이어서, 하지막(下地膜)으로서 두께 100~300 ㎚의 산화규소막(3)을 형성하였다. 이 산화규소막의 형성방법으로서는, 산소분위기중에서의 스퍼터법이나 TEOS를 플라즈마 CVD법으로 분해·퇴적한 막을 450~650℃에서 어닐해도 좋다.
그후, 플라지마 CVD법이나 LPCVD법에 의하여 아모르퍼스상태의 실리콘막(4)을 30~150 ㎚, 바람직하게는 50~100 ㎚ 퇴적하고, 또한, 플라즈마 CVD법에 의하여 보호막(5)으로서 두께 20~100 ㎚, 바람직하게는 50~70 ㎚의 산화규소 또는 질화규소막을 형성하였다. 그리고, 파장 400 ㎚ 이하의 펄스 레이저광, 예를 들면 KrF 레이저광(파장 248 ㎚)을 조사하여, 이 실리콘막(4)의 결정성을 개선시켰다.
이때에는 레이저광의 에너지 밀도는 200~350 mJ/㎠가 바람직하다. 또한, 쇼트수도 1~20회가 바람직하다. 여기까지의 공정을 제9도(a)에 나타낸다. 이와 같은 레이저광에 의한 결정성 개선 대신에, 기판을 600℃에서 24~72시간 어닐하여 결정화시켜도 좋다.
다음에, 보호막을 제거하여 실리콘막을 섬형상의 영역(6)으로 패터닝하고, 이어서, TEOS를 플라즈마 CVD법으로 분해·퇴적한 막을 450~650℃에서 어닐하는 방법이나 산소분위기중에서의 스퍼터법에 의하여 게이트 산화막(7)을 형성하였다. 특히 전자(前者)의 방법을 채용하는 경우에는, 본 공정의 온도에 의하여 기판에 비틀림이나 오르라짐이 발생하여, 나중의 마스크 맞춤이 곤란하게 될 우려가 있기 때문에, 대면적 기판을 다루는 경우에는 충분히 주의하지 않으면 안 된다. 또한, 스퍼터법에서는 기판온도는 150℃ 이하로 할 수 있지만, 막중의 댕글링 결합 등을 줄여, 고정전하의 영향을 감소시키기 위해 수소중에서 300~450℃, 바람직하게는 350~400℃의 어닐을 하는 것이 바람직하다.
그후, 두께 200 ㎚~5 ㎛의 알루미늄막을 전자비임 증착법에 의하여 형성하고 이것을 패터닝하여 제9도(b)에 나타낸 바와 같이 게이트 전극(8)을 형성하였다. 또한, 기판을 전해용액에 담그고 게이트 전극에 전류를 통하여 그 주위에 양극 산화물층(9)을 형성하였따. 또한, 이 양극산화의 상세한 조건은 본 발명자 등의 발명인 일본국 특허출원 평4-30220호, 평 4-38637호 및 4-54322호에 나타나 있다. 본 실시예에서는 양극산화막의 두께는 200~230 ㎚으로 하였다.
그후, 이온도핑법에 의해 TFT의 섬형상 실리콘막중에 게이트 전극부(즉, 게이트 전극과 그 주위에 양극산화막)을 마스크로 하여 자기정합적으로 불순물을 주입하였다. 이때에는, 포스핀(PH3)을 도핑가스로 하여 인을 주입하였다. 인의 도즈량은 2~8×1015㎝-2로 하였다. 불순물영역을 P형으로 하기 위해서는 도핑가스로서 디보란(B2H6)을 이용하면 좋다.
그후, 제9도(c)에 나타낸 바와 같이 KrF 엑시머 레이저(파장 248 ㎚, 펄스폭 20 nsec)를 조사하여, 상기 불순물영역의 도입에 의하여 결정성이 열화(劣化)된 부분의 결정성을 개선시켰다. 레이저의 에너지 밀도는 200~400 mJ/㎠, 바람직하게는 250~300 mJ/㎠로 하였다. 이 결과, N형의 불순불영역(10,11)이 형성되었다. 이 영역의 시트저항은 200~800Ω/?이었다.
그후, 제9도(d)에 나타낸 바와 같이 산화규소에 의해 층간절연물(12)을 형성하고, 또한, 화소전극(13)을 ITO에 의해 형성하였다. ITO 성막은 DC 스퍼터법을 이용하여 기판을 가열하지 않은 상태에서 행하였다. 플라즈마에 의한 가열 때문에 기판온도는 50~100℃에 도달하고 있었지만, 기판을 강제적으로 냉각하는 것에 의해 50℃ 이하로 해도 좋다. ITO 성막후, 이것을 화소전극의 형상으로 패터닝하였다. 그후, 콘택트 홀을 형성하고, 스퍼터법에 의하여 두께 5~50 ㎚의 크롬막과 두께 200~1000 ㎚의 알루미늄막을 연속적으로 형성하였다. 그리고, 이 다층막을 패터닝하여 제9도(e)에 나타낸 바와 같이 데이터측 전극·배선(14) 및 화소측 전극(15)을 형성하고, 이중에서 한쪽의 전극(15)은 ITO막에도 접속하도록 하였다. 이 도면에서 알 수 있는 바와 같이, 이 전극(15)의 ITO막, 즉, 화소전극(13)에 접하는 부분은 크롬막(금속층)(16)으로 되어 있기 때문에, 콘택트가 양호하였다. 그 금속층으로서는 크롬 대신에 질화티탄을 이용하여도 동일하게 양호한 콘택트가 얻어진다. 또한, 크롬 또는 질화티탄은 저항이 큰데 대하여, 상층의 알루미늄은 저항이 작기 때문에 전체로서의 배선저항은 낮게 억제된다.
이 상태에서 기판을 99.9%의 대기압 수소중에 두고 250~400℃, 대표적으로는 350℃에서 30~60분간 어닐하여 실리콘의 수소화 및 ITO막(13)의 수소 어닐을 완료하였다.
이상 기술한 바와 같이 본 발명은 종래의 ITO 제작방법에는 전혀 없었던 새로은 실온성막 후의 수소 어닐이라고 하는 방법을 이용하는 것에 의하여, 양산성을 높이고, 저저항, 고투과율의 투명도전막을 얻을 수 있는 것과 아울러, 패터닝 특성도 양호한 막을 얻는다. 또한, TFT 소자와 동시에 제작하는 경우에는 공정 수를 절감 할 수 있어 더욱 양산성이 증대한다.

Claims (17)

  1. 규소를 포함하는 1쌍의 불순물영역을 가진 박막트랜지스터를 기판상에 제공하는 공정과, 상기 박막트랜지스터의 상기 불순물영역들중 하나에 전기접속되고 0℃~100℃의 온도에서 스퍼터링함으로써 형성되는, 전기광학장치의 투명한 도전성 산화물 전극을 상기 기판 위에 형성하는 공정, 및 상기 전극의 전기전도성을 증가시키기 위해 수소가스중에서 200℃~400℃의 온도로 상기 전극을 가열하는 공정을 포함하고, 여기서, 상기 불순물영역들중 상기 하나와 상기 투명한 도전성 산화물 전극 사이의 직접접촉을 방지하기 위해 상기 불순물영역들중 상기 하나와 상기 투명한 도전성 산화물 전극 사이에, 티탄을 포함하는 도전층이 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  2. 제1항에 있어서, 상기 가열이 250℃~380℃의 온도로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  3. 제1항에 있어서, 상기 가열전에 상기 전극을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  4. 제1항에 있어서, 상기 투명한 도전성 산화물 전극이 화소전극인 것을 특징으로 하는 반도체장치 제작방법.
  5. 규소를 포함하는 1쌍의 불순물영역을 가진 반도체 트랜지스터를 절연기판상에 형성하는 공정과, 상기 절연기판 위에 전기광학장치를 위한 투명한 도전성 산화막을 형성하는 공정과, 서로 다른 재료로 된 제1 및 제2도전막을 통해 상기 투명한 도전성 산화막을 상기 1쌍의 불순물영역들중 하나와 전기접속하는 공정과, 상기 투명한 도전성 산화막을 패터닝하는 공정, 및 상기 트랜지스터내 댕글링 결합을 중화시킴과 동시에, 상기 투명한 도전성 산화막의 전도성을 증진시키기 위해 상기 트랜지스터와 상기 투명한 도전성 산화막을 가열하는 공정을 포함하고, 여기서, 상기 제1도전막이 알루미늄을 포함하고, 상기 제2도전막이 티탄을 포함하며, 상기 제2도전막이, 상기 제1도전막과 상기 투명한 도전성 산화막 사이의 직접접척을 방지하기 위해 상기 제1도전막과 상기 투명한 도전성 산화막 사이에 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  6. 제5항에 있어서, 상기 가열공정이 200℃~380℃의 온도에서 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  7. 제5항에 있어서, 상기 투명한 도전성 산화막이 ITO, 산화아연 또는 산화주석으로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  8. 제5항에 있어서, 상기 분위기가 95% 이상의 농도로 수소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  9. 제5항에 있어서, 상기 트랜지스터가 비(非)단결정 반도체를 포함하는 박막트랜지스터인 것을 특징으로 하는 반도체장치 제작방법.
  10. 절연기판상에 제공되고 1쌍의 불순물영역을 포함하는 결정성 반도체막과,게이트 절연막을 사이에 두고 상기 반도체막에 인접한 게이트 전극을 포함하는 반도체 트랜지스터를 형성하는 공정과, 상기 트랜지스터 위에 층간절연물을 형성하는 공정과, 상기 층간절연물 위에 전기광학장치를 위한 투명한 도전성 산화막을 형성하는 공정과, 상기 투명한 도전성 산화막을 상기 1쌍의 불순물영역들중 하나에 전기접속하는 공정과, 상기 투명한 도전성 산화막을 패터닝하는 공정, 및 상기 트랜지스터내 댕글링 결합을 중화시킴과 동시에, 상기 투명한 도전성 산화막의 전도성을 증진시키기 위해 30분~30시간동안 수소가스중에서 상기 트랜지스터와 상기 투명한 도전성 산화막을 어닐하는 공정을 포함하고, 여기서 상기 1쌍의 불순물영역들중 상기 하나와 상기 투명한 도전성 산화막 사이의 직접접촉을 방지하기 위해 상기 1쌍의 불순물영역들중 상기 하나와 상기 투명한 도전성 산화막 사이에, 티탄을 포함하는 적어도 하나의 도전층이 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  11. 제10항에 있어서, 크롬과 질화티탄으로 이루어진 군으로부터 선택된 재료로 된 하부층과, 상기 하부층상에 제공되고 알루미늄으로 된 상부층으로 이루어진 도전층이 상기 트랜지스터 또는 상기 투명한 도전성 산화막에 접속되는 것을 특징으로 하는 반도체장치 제작방법.
  12. 제10항에 있어서, 상기 어닐이 250℃~380℃의 온도로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제10항에 있어서, 상기 투명한 도전성 산화막이 ITO, 산화아연 또는 산화주석으로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
  14. 절연기판상의 1쌍의 불순물영역과 그 불순물영역들 사이의 결정성 채널 반도체 영역과 그 채널 반도체영역상의 게이트 절연막과 그 게이트 절연막상의 게이트 전극을 포함하는 반도체 트랜지스터를 형성하는 공정과, 상기 게이트 전극 위에 층간절연물을 형성하는 공정과, 상기 층간절연물 위에 전기광학장치를 위한 투명한 도전성 산화막을 형성하는 공정과, 상기 투명한 도전성 산화막을 패터닝하는 공정과, 서로 다른 재료로 된 제1 및 제2 도전막을 통해 상기 투명한 도전성 산화막을 상기 1쌍의 불순물영역들중 하나에 전기접속하는 공정, 및 상기 트랜지스터내 댕글링 결합을 중화시킴과 동시에, 상기 투명한 도전성 산화막의 전도성을 증진시키기 위해 수소가스중에서 상기 트랜지스터와 상기 패터닝된 투명한 도전성 산화막을 어닐하는 공정을 포함하고, 여기서, 상기 제1도전막이 알루미늄을 포함하고, 상기 제2도전막이 티탄을 포함하며, 상기 제2도전막이, 상기 제1도전막과 상기 투명한 도전성 산화막 사이의 직접접촉을 방지하기 위해 상기 제1도전막과 상기 투명한 도전성 산화막 사이에 배치되는 것을 특징으로 하는 반도체장치 제작방법.
  15. 제14항에 있어서, 상기 제2 도전막이 질화티탄으로 이루어진 것을 특징으로 하는 반도체장치 제작방법.
  16. 제14항에 있어서, 상기 어닐이 250℃~380℃의 온도로 행해지는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제14항에 있어서, 상기 투명한 도전성 산화막이 ITO, 산화아연 또는 산화주석으로 이루어진 군으로부터 선택된 재료로 된 것을 특징으로 하는 반도체장치 제작방법.
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