JPH09269497A - 液晶表示素子 - Google Patents
液晶表示素子Info
- Publication number
- JPH09269497A JPH09269497A JP9038192A JP3819297A JPH09269497A JP H09269497 A JPH09269497 A JP H09269497A JP 9038192 A JP9038192 A JP 9038192A JP 3819297 A JP3819297 A JP 3819297A JP H09269497 A JPH09269497 A JP H09269497A
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- JP
- Japan
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- electrode
- liquid crystal
- glass substrate
- gate
- tft
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Abstract
(57)【要約】
【課題】 画素電極と共通電極の相対位置のずれによる
表示むらの防止。 【解決手段】 ＩＰＳ（イン・プレイン・スイッチン
グ）モード・トップゲート型・ＴＦＴマトリクス型のＬ
ＣＤにおいて、そのＴＦＴアレイ基板１では、ガラス基
板６の内面に、ソース電極１１ａ、ソースバス１１、ド
レイン電極１２ａ、画素電極１２及び共通電極８が同じ
層として形成される。各種電極等の形成されたガラス基
板６にゲート絶縁膜９が各画素の表示領域を除いて形成
され、その上にゲートバス７、ゲート電極７ａが形成さ
れる。
表示むらの防止。 【解決手段】 ＩＰＳ（イン・プレイン・スイッチン
グ）モード・トップゲート型・ＴＦＴマトリクス型のＬ
ＣＤにおいて、そのＴＦＴアレイ基板１では、ガラス基
板６の内面に、ソース電極１１ａ、ソースバス１１、ド
レイン電極１２ａ、画素電極１２及び共通電極８が同じ
層として形成される。各種電極等の形成されたガラス基
板６にゲート絶縁膜９が各画素の表示領域を除いて形成
され、その上にゲートバス７、ゲート電極７ａが形成さ
れる。
Description
【０００１】
【発明の属する技術分野】横電界モード（ＩＰＳ；イン
・プレイン・スイッチングモードとも言う）のＴＦＴ
（薄膜トランジスタ）マトリクス型の液晶表示素子に関
し、特に画素電極と共通電極との相対的位置ずれの防止
に関する。
・プレイン・スイッチングモードとも言う）のＴＦＴ
（薄膜トランジスタ）マトリクス型の液晶表示素子に関
し、特に画素電極と共通電極との相対的位置ずれの防止
に関する。
【０００２】
【従来の技術】従来のＴＦＴマトリクス型の液晶表示素
子（ＬＣＤと言う）は、ガラス基板の内面に画素電極及
びスイッチング素子としてのＴＦＴの形成されたＴＦＴ
アレイ基板と、ガラス基板の内面にほぼ一面に共通電極
の形成された対向基板とを近接対向させ、それらの間に
ＴＮ（ツイスト・ネマチック）形液晶などを封入して、
画素電極と共通電極との間に信号電圧を印加し、これに
より液晶に基板とほぼ直角な電界を印加して液晶分子を
動かし、光の透過を制御するのが最も一般的であった。
子（ＬＣＤと言う）は、ガラス基板の内面に画素電極及
びスイッチング素子としてのＴＦＴの形成されたＴＦＴ
アレイ基板と、ガラス基板の内面にほぼ一面に共通電極
の形成された対向基板とを近接対向させ、それらの間に
ＴＮ（ツイスト・ネマチック）形液晶などを封入して、
画素電極と共通電極との間に信号電圧を印加し、これに
より液晶に基板とほぼ直角な電界を印加して液晶分子を
動かし、光の透過を制御するのが最も一般的であった。
【０００３】これに対して、図５に示すようにＴＦＴア
レイ基板１に画素電極１２と共通電極８を噛み合うよう
に配置し、対向基板２には電極を形成しないで、両基板
間に液晶３を封入して、電極１２と８の間に信号電圧を
印加し、基板にほぼ平行な電界により液晶分子を動か
し、光の透過を制御するＩＰＳ（ｉｎ−ｐｌａｎｅ−ｓ
ｗｉｔｃｈｉｎｇ）モードが、視角特性に優れているこ
とから最近注目されている。
レイ基板１に画素電極１２と共通電極８を噛み合うよう
に配置し、対向基板２には電極を形成しないで、両基板
間に液晶３を封入して、電極１２と８の間に信号電圧を
印加し、基板にほぼ平行な電界により液晶分子を動か
し、光の透過を制御するＩＰＳ（ｉｎ−ｐｌａｎｅ−ｓ
ｗｉｔｃｈｉｎｇ）モードが、視角特性に優れているこ
とから最近注目されている。
【０００４】図５に示す従来のＩＰＳモード・ボトムゲ
ート型・ＴＦＴマトリクス型のＬＣＤでは、ガラス基板
６の内面に第１層として金属より成るゲートバス７と、
共通電極８とが形成され、それらの上及び間に第２層と
してゲート絶縁膜９がほぼ一面に形成される。なおゲー
トバス７、共通電極８はガラス基板６の周辺に延長さ
れ、外部接続用端子（図示せず）が形成されるが、それ
ら端子上のゲート絶縁膜９はエッチングにより除去され
る。ゲート絶縁膜９上にＴＦＴの半導体層（ａ−Ｓｉ）
１０が形成された後、第３層としてソース電極１１ａ、
ソースバス１１、ドレイン電極１２ａ、画素電極１２が
形成される。それらソースバス１１、画素電極１２等の
形成されたガラス基板６の内面に第４層として絶縁膜１
３が一面に形成される。
ート型・ＴＦＴマトリクス型のＬＣＤでは、ガラス基板
６の内面に第１層として金属より成るゲートバス７と、
共通電極８とが形成され、それらの上及び間に第２層と
してゲート絶縁膜９がほぼ一面に形成される。なおゲー
トバス７、共通電極８はガラス基板６の周辺に延長さ
れ、外部接続用端子（図示せず）が形成されるが、それ
ら端子上のゲート絶縁膜９はエッチングにより除去され
る。ゲート絶縁膜９上にＴＦＴの半導体層（ａ−Ｓｉ）
１０が形成された後、第３層としてソース電極１１ａ、
ソースバス１１、ドレイン電極１２ａ、画素電極１２が
形成される。それらソースバス１１、画素電極１２等の
形成されたガラス基板６の内面に第４層として絶縁膜１
３が一面に形成される。
【０００５】対向基板２では、ガラス基板１４の内面に
ブラックマトリクス１５とカラーフィルタ１６が形成さ
れ、それらの上に一面に絶縁膜１７が形成される。なお
図５では、ゲート電極７ａ、ゲートバス７がソース電極
１１ａ、ドレイン電極１２ａ、半導体層１０の下側に配
されているので、ボトムゲート型のＴＦＴまたはＬＣＤ
と呼ばれる。これに対してゲート電極７ａ、ゲートバス
７が上側に配されているタイプのものはトップゲート型
のＴＦＴまたはＬＣＤと呼ばれる。
ブラックマトリクス１５とカラーフィルタ１６が形成さ
れ、それらの上に一面に絶縁膜１７が形成される。なお
図５では、ゲート電極７ａ、ゲートバス７がソース電極
１１ａ、ドレイン電極１２ａ、半導体層１０の下側に配
されているので、ボトムゲート型のＴＦＴまたはＬＣＤ
と呼ばれる。これに対してゲート電極７ａ、ゲートバス
７が上側に配されているタイプのものはトップゲート型
のＴＦＴまたはＬＣＤと呼ばれる。
【０００６】
【発明が解決しようとする課題】図５の従来のＩＰＳモ
ード・ボトムゲート型・ＴＦＴマトリクス型のＬＣＤに
使用するＴＦＴアレイ基板１では、第１層に共通電極８
が、第３層に画素電極１２がそれぞれ形成されている。
即ち電極８と１２は別々の層で形成されている。電極８
及び１２の各製造工程で使用するマスクパターン間で相
対的な位置ずれが無ければ、図６Ａに示すように両電極
間の距離ａ，ｂは相等しいようにされている（ａ＝
ｂ）。しかしながら、実際にはマスクパターン間の位置
ずれが存在し、例えば画素電極１２が図において右側に
ずれるか、或いは共通電極８が左側にずれて形成される
と、上記電極間の距離がａ′，ｂ′に変化し、ａ′＜
ａ，ｂ′＞ｂとなる。そうすると、ａ，ｂに対応する領
域で両電極間に印加される電界強度Ｅａ＝Ｅｂは、Ｅ
ａ′＞Ｅｂ′となり、この液晶パネルの輝度対印加電圧
特性は、図７に示すようにａ′またはｂ′区間では、そ
れぞれ理想的な特性（ａ＝ｂ）を図において左側また
は右側にシフトしたようなまたはの特性となり、Ｌ
ＣＤの光学特性が変化する。そのため画面全体に表示む
らが発生する。
ード・ボトムゲート型・ＴＦＴマトリクス型のＬＣＤに
使用するＴＦＴアレイ基板１では、第１層に共通電極８
が、第３層に画素電極１２がそれぞれ形成されている。
即ち電極８と１２は別々の層で形成されている。電極８
及び１２の各製造工程で使用するマスクパターン間で相
対的な位置ずれが無ければ、図６Ａに示すように両電極
間の距離ａ，ｂは相等しいようにされている（ａ＝
ｂ）。しかしながら、実際にはマスクパターン間の位置
ずれが存在し、例えば画素電極１２が図において右側に
ずれるか、或いは共通電極８が左側にずれて形成される
と、上記電極間の距離がａ′，ｂ′に変化し、ａ′＜
ａ，ｂ′＞ｂとなる。そうすると、ａ，ｂに対応する領
域で両電極間に印加される電界強度Ｅａ＝Ｅｂは、Ｅ
ａ′＞Ｅｂ′となり、この液晶パネルの輝度対印加電圧
特性は、図７に示すようにａ′またはｂ′区間では、そ
れぞれ理想的な特性（ａ＝ｂ）を図において左側また
は右側にシフトしたようなまたはの特性となり、Ｌ
ＣＤの光学特性が変化する。そのため画面全体に表示む
らが発生する。
【０００７】この発明は、画素電極１２と共通電極８と
の相対的な位置ずれのために生ずる表示むらを防止する
ことを目的としている。
の相対的な位置ずれのために生ずる表示むらを防止する
ことを目的としている。
【０００８】
【課題を解決するための手段】請求項１の発明は、ガラ
ス基板の内面にトップゲート型ＴＦＴ（薄膜トランジス
タ）、画素電極、共通電極の形成されたＴＦＴアレイ基
板と、対向基板とが液晶層を挟んで近接対向され、それ
ら基板とほぼ平行な電界により液晶分子を動かして光の
透過を制御するＩＰＳ（イン・プレイン・スイッチン
グ）モード・トップゲート型・ＴＦＴマトリクス型の液
晶表示素子に関する。請求項１では、ＴＦＴのソース電
極及びドレイン電極と、それらソース電極及びドレイン
電極にそれぞれ接続されたソースバス及び画素電極と、
共通電極とが、ガラス基板の内面に同じ層として形成さ
れる。ソース電極とドレイン電極の間及びその近傍に半
導体層が形成され、各種の電極、バス及び半導体層の形
成されたガラス基板の内面に、ゲート絶縁膜が、各画素
の表示領域を除いて形成され、そのゲート絶縁膜上に、
ゲートバスが半導体層と重なるように形成される。
ス基板の内面にトップゲート型ＴＦＴ（薄膜トランジス
タ）、画素電極、共通電極の形成されたＴＦＴアレイ基
板と、対向基板とが液晶層を挟んで近接対向され、それ
ら基板とほぼ平行な電界により液晶分子を動かして光の
透過を制御するＩＰＳ（イン・プレイン・スイッチン
グ）モード・トップゲート型・ＴＦＴマトリクス型の液
晶表示素子に関する。請求項１では、ＴＦＴのソース電
極及びドレイン電極と、それらソース電極及びドレイン
電極にそれぞれ接続されたソースバス及び画素電極と、
共通電極とが、ガラス基板の内面に同じ層として形成さ
れる。ソース電極とドレイン電極の間及びその近傍に半
導体層が形成され、各種の電極、バス及び半導体層の形
成されたガラス基板の内面に、ゲート絶縁膜が、各画素
の表示領域を除いて形成され、そのゲート絶縁膜上に、
ゲートバスが半導体層と重なるように形成される。
【０００９】
（実施例１）この発明のＩＰＳモード・トップゲート型
・ＴＦＴマトリクス型のＬＣＤに使用する図１のＴＦＴ
アレイ基板１の製造法を図２を参照して工程順に説明す
る。 （Ａ）ガラス基板６上に例えばＭｏＣｒ合金をスパッタ
リングし、ホトリソグラフィ技術を用いてエッチング処
理して、ライトシールド２０をパターニングする。
・ＴＦＴマトリクス型のＬＣＤに使用する図１のＴＦＴ
アレイ基板１の製造法を図２を参照して工程順に説明す
る。 （Ａ）ガラス基板６上に例えばＭｏＣｒ合金をスパッタ
リングし、ホトリソグラフィ技術を用いてエッチング処
理して、ライトシールド２０をパターニングする。
【００１０】（Ｂ）ガラス基板６上に絶縁膜（Ｓｉ
Ｏ2 ）２１を堆積し、その上にＩＴＯ（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）膜２２及び金属膜（ＭｏＣｒ）２
３より成る多層膜をスパッタリングする。 （Ｃ）金属膜２３をエッチング処理して金属電極８−
２，１１ａ−２，１２ａ−２，１２−２及びメタルバス
１１−２をパターニングし、更にＩＴＯ膜２２をエッチ
ング処理して、ＩＴＯ電極８−１，１１ａ−１，１２ａ
−１，１２−１及びＩＴＯバス１１−１をパターニング
する。これにより、共通電極８、ソース電極１１ａ、ド
レイン電極１２ａ、画素電極１２及びソースバス１１が
形成される。
Ｏ2 ）２１を堆積し、その上にＩＴＯ（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ）膜２２及び金属膜（ＭｏＣｒ）２
３より成る多層膜をスパッタリングする。 （Ｃ）金属膜２３をエッチング処理して金属電極８−
２，１１ａ−２，１２ａ−２，１２−２及びメタルバス
１１−２をパターニングし、更にＩＴＯ膜２２をエッチ
ング処理して、ＩＴＯ電極８−１，１１ａ−１，１２ａ
−１，１２−１及びＩＴＯバス１１−１をパターニング
する。これにより、共通電極８、ソース電極１１ａ、ド
レイン電極１２ａ、画素電極１２及びソースバス１１が
形成される。
【００１１】ガラス基板６をホスフィン（ＰＨ3 ）で処
理する。即ち、ＰＣＶＤ（プラズマ化学気相成長）装置
内で、ＡｒとＰＨ3 の混合ガスのプラズマにさらし、ソ
ースバス１１、ソース電極１１ａ及びドレイン電極１２
ａ上にのみごく微量のＰを堆積させる。 （Ｄ）同じＰＣＶＤ装置内で、半導体層（ａ−Ｓｉ層）
１０を絶縁膜２１上に一面に堆積させる。これによりＰ
がａ−Ｓｉ層１０へ熱拡張して、ａ−Ｓｉ層１０のソー
スバス１１、ソース電極１１ａ及びドレイン電極１２ａ
との界面近傍にｎ+ ａ−Ｓｉより成るオーミックコンタ
クト層１０ａが形成される。
理する。即ち、ＰＣＶＤ（プラズマ化学気相成長）装置
内で、ＡｒとＰＨ3 の混合ガスのプラズマにさらし、ソ
ースバス１１、ソース電極１１ａ及びドレイン電極１２
ａ上にのみごく微量のＰを堆積させる。 （Ｄ）同じＰＣＶＤ装置内で、半導体層（ａ−Ｓｉ層）
１０を絶縁膜２１上に一面に堆積させる。これによりＰ
がａ−Ｓｉ層１０へ熱拡張して、ａ−Ｓｉ層１０のソー
スバス１１、ソース電極１１ａ及びドレイン電極１２ａ
との界面近傍にｎ+ ａ−Ｓｉより成るオーミックコンタ
クト層１０ａが形成される。
【００１２】次に、ａ−Ｓｉ層１０をエッチング処理し
て、ソース電極１１ａとドレイン電極１２ａとで挟まれ
た領域及びその近傍のソース電極１１ａ上及びドレイン
電極１２ａ上のものを残す。 （Ｅ）窒化シリコン（ＳｉＮｘ）を堆積し、エッチング
処理してゲート絶縁膜９をパターニングして、表示領域
のものを除去する。
て、ソース電極１１ａとドレイン電極１２ａとで挟まれ
た領域及びその近傍のソース電極１１ａ上及びドレイン
電極１２ａ上のものを残す。 （Ｅ）窒化シリコン（ＳｉＮｘ）を堆積し、エッチング
処理してゲート絶縁膜９をパターニングして、表示領域
のものを除去する。
【００１３】（Ｆ）ゲート絶縁膜９上にＡｌをスパッタ
リングし、エッチング処理してゲートバス７及びゲート
電極７ａをパターニングする。 （実施例２）実施例１において、ＩＴＯ膜２２と金属膜
２３とより成る多層膜をスパッタリングしていたのを、
金属膜（ＭｏＣｒ）２３のみとして、ソースバス１１、
ソース電極１１ａ、ドレイン電極１２ａ、画素電極１
２、共通電極８を金属膜で形成するようにしたのが実施
例２である。ＩＴＯをスパッタリングする工程と、その
ＩＴＯをパターニングする工程が不要となり、それだけ
製造工数の縮減と製造歩留りの向上が図られる。
リングし、エッチング処理してゲートバス７及びゲート
電極７ａをパターニングする。 （実施例２）実施例１において、ＩＴＯ膜２２と金属膜
２３とより成る多層膜をスパッタリングしていたのを、
金属膜（ＭｏＣｒ）２３のみとして、ソースバス１１、
ソース電極１１ａ、ドレイン電極１２ａ、画素電極１
２、共通電極８を金属膜で形成するようにしたのが実施
例２である。ＩＴＯをスパッタリングする工程と、その
ＩＴＯをパターニングする工程が不要となり、それだけ
製造工数の縮減と製造歩留りの向上が図られる。
【００１４】次に、この発明のＬＣＤに使用する図３の
ＴＦＴアレイ基板１の製造法を図４を参照して工程順に
説明する。 （Ａ）ガラス基板６上にライトシールド２０を形成し、
そのライトシールド２０の形成されたガラス基板６上に
一面に絶縁膜（ＳｉＯ2 ）２１を堆積する。 （Ｂ）ターゲット材としてＭｏＣｒ合金などの金属にＰ
或いはＰ化合物を混入した材料を用い、Ａｒなどの不活
性ガス中でスパッタリングして、ガラス基板６上にＰを
ドープした金属膜を形成し、エッチング処理して、共通
電極８、ソースバス１１、ソース電極１１ａ、ドレイン
電極１２ａ、画素電極１２をパターニングする。
ＴＦＴアレイ基板１の製造法を図４を参照して工程順に
説明する。 （Ａ）ガラス基板６上にライトシールド２０を形成し、
そのライトシールド２０の形成されたガラス基板６上に
一面に絶縁膜（ＳｉＯ2 ）２１を堆積する。 （Ｂ）ターゲット材としてＭｏＣｒ合金などの金属にＰ
或いはＰ化合物を混入した材料を用い、Ａｒなどの不活
性ガス中でスパッタリングして、ガラス基板６上にＰを
ドープした金属膜を形成し、エッチング処理して、共通
電極８、ソースバス１１、ソース電極１１ａ、ドレイン
電極１２ａ、画素電極１２をパターニングする。
【００１５】（Ｃ）ガラス基板６上に一面にａ−Ｓｉ層
１０とその上に窒化シリコン（ＳｉＮｘ）層９とをＰＣ
ＶＤ法で堆積させる。これにより金属膜中のＰがａ−Ｓ
ｉ層１０へ熱拡散して、ａ−Ｓｉ層１０の共通電極８、
ソースバス１１、ソース電極１１ａ及びドレイン電極１
２ａ、画素電極１２との界面近傍にｎ+ ａ−Ｓｉより成
るオーミックコンタクト層１０ａが形成される。
１０とその上に窒化シリコン（ＳｉＮｘ）層９とをＰＣ
ＶＤ法で堆積させる。これにより金属膜中のＰがａ−Ｓ
ｉ層１０へ熱拡散して、ａ−Ｓｉ層１０の共通電極８、
ソースバス１１、ソース電極１１ａ及びドレイン電極１
２ａ、画素電極１２との界面近傍にｎ+ ａ−Ｓｉより成
るオーミックコンタクト層１０ａが形成される。
【００１６】（Ｄ）ａ−Ｓｉ層１０とＳｉＮｘ層９とを
パターニングして、ソース電極１１ａとドレイン電極１
２ａで挟まれた領域及びその近傍のソース電極１１ａ上
及びドレイン電極１２ａ上のものを残す。 （Ｅ）ＳｉＮｘ膜（ゲート絶縁膜）９上に例えばＡｌで
ゲート電極７ａ、ゲートバス７を形成する。
パターニングして、ソース電極１１ａとドレイン電極１
２ａで挟まれた領域及びその近傍のソース電極１１ａ上
及びドレイン電極１２ａ上のものを残す。 （Ｅ）ＳｉＮｘ膜（ゲート絶縁膜）９上に例えばＡｌで
ゲート電極７ａ、ゲートバス７を形成する。
【００１７】
【発明の効果】この発明では、画素電極１２と共通電極
８は同じ層として形成されるので、同一工程で、同じマ
スクを用いて同時に作製できる。よって、両者の間の相
対的な位置ずれは生じないので、従来のような位置ずれ
による表示むらは生じない。
８は同じ層として形成されるので、同一工程で、同じマ
スクを用いて同時に作製できる。よって、両者の間の相
対的な位置ずれは生じないので、従来のような位置ずれ
による表示むらは生じない。
【図１】この発明の液晶表示素子（ＬＣＤ）に使用する
ＴＦＴアレイ基板の実施例を示す図で、Ａは平面図、Ｂ
はＡのａ−ａ′断面図。
ＴＦＴアレイ基板の実施例を示す図で、Ａは平面図、Ｂ
はＡのａ−ａ′断面図。
【図２】図１のＴＦＴアレイ基板１の製造工程を示す断
面図。
面図。
【図３】この発明のＬＣＤに使用するＴＦＴアレイ基板
の他の実施例を示す図で、Ａは平面図、ＢはＡのａ−
ａ′断面図。
の他の実施例を示す図で、Ａは平面図、ＢはＡのａ−
ａ′断面図。
【図４】図３のＴＦＴアレイ基板１の製造工程を示す断
面図。
面図。
【図５】従来のＩＰＳモード・ボトムゲート型・ＴＦＴ
マトリクス型のＬＣＤを示す図で、ＡはＢのａ−ａ′断
面図、ＢはＡの要部を示す平面図。
マトリクス型のＬＣＤを示す図で、ＡはＢのａ−ａ′断
面図、ＢはＡの要部を示す平面図。
【図６】図５の画素電極１２と共通電極８との相対位置
を示す原理的な平面図。
を示す原理的な平面図。
【図７】図６の各表示領域におけるＬＣＤパネルの輝度
対印加電圧特性を示す図。
対印加電圧特性を示す図。
Claims (1)
- 【請求項１】 ガラス基板の内面にトップゲート型ＴＦ
Ｔ（薄膜トランジスタ）、画素電極、共通電極の形成さ
れたＴＦＴアレイ基板と、対向基板とが液晶層を挟んで
近接対向され、それら基板とほぼ平行な電界により液晶
分子を動かして光の透過を制御するＩＰＳ（イン・プレ
イン・スイッチング）モード・トップゲート型・ＴＦＴ
マトリクス型の液晶表示素子において、 前記ＴＦＴのソース電極及びドレイン電極と、それらソ
ース電極及びドレイン電極にそれぞれ接続されたソース
バス及び前記画素電極と、前記共通電極とが、前記ガラ
ス基板の内面に同じ層として形成され、 前記ソース電極とドレイン電極の間及びその近傍に半導
体層が形成され、 前記各種の電極、バス及び半導体層の形成された前記ガ
ラス基板の内面に、ゲート絶縁膜が、各画素の表示領域
を除いて形成され、 そのゲート絶縁膜上に、ゲートバスが前記半導体層と重
なるように形成されていることを特徴とする液晶表示素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9038192A JPH09269497A (ja) | 1996-01-31 | 1997-02-21 | 液晶表示素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1521196 | 1996-01-31 | ||
| JP8-15211 | 1996-01-31 | ||
| JP9038192A JPH09269497A (ja) | 1996-01-31 | 1997-02-21 | 液晶表示素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13320796A Division JPH09270520A (ja) | 1996-01-31 | 1996-05-28 | 薄膜トランジスタ及びその製法と液晶表示装置とプロジェクション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09269497A true JPH09269497A (ja) | 1997-10-14 |
Family
ID=26351332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9038192A Pending JPH09269497A (ja) | 1996-01-31 | 1997-02-21 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09269497A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0922991A2 (en) * | 1997-11-18 | 1999-06-16 | Nec Corporation | Transverse electrical field type active matrix liquid crystal display apparatus and method for producing same |
| US6111627A (en) * | 1997-11-25 | 2000-08-29 | Hyundai Electronics Industries Co., Ltd. | In-plane switching mode liquid crystal display having electrode for preventing static electricity |
| WO2000075719A1 (fr) * | 1999-06-03 | 2000-12-14 | Hitachi, Ltd. | Affichage a cristaux liquides |
| KR100303448B1 (ko) * | 1999-04-26 | 2001-10-29 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US6456351B1 (en) | 1998-05-29 | 2002-09-24 | Hyundai Display Technology Inc. | Liquid crystal display having high transmittance and high aperture ratio in which an electric field in one sub-pixel is formed to make a symetry with the electric field in adjacent sub-pixel |
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