KR20100035888A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되어 형성된 산화물 반도체층과, 상기 산화물 반도체층의 채널부를 보호하기 위해 상기 산화물 반도체층 상에 형성된 에치 스토퍼층과, 상기 에치 스토퍼층 상에 상기 채널부를 사이에 두고 형성된 소스 및 드레인 전극과, 상기 산화물 반도체층 양측에 상기 소스 및 드레인 전극 각각과 접촉되는 도전 특성을 가지는 소스 및 드레인 콘택층을 포함하는 것을 특징으로 한다.
산화물 반도체층, 에치 스토퍼층
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 소스 및 드레인 전극과 접촉하는 산화물 반도체 영역을 도체화시킴으로써, 저항을 낮출 수 있고, 오믹 콘택 특성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
통상의 액정표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설 전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 이동도가 매우 낮기 때문에 액정표시장치의 동작 속도를 증가시키기 어려운 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
이에, 비정질 실리콘 또는 다결정 실리콘보다 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있는 산화물 반도체를 사용한 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다.
그러나, 산화물을 포함하는 반도체층은 채널층 형성한 이후의 공정 즉, 소오스 전극 및 드레인 전극 형성 공정시, 습식 식각에 사용되는 에천트에 쉽게 손상되어 표면 오염을 유발하므로 소자의 신뢰성을 확보할 수 없으며, 그 결과 소자의 전기적 특성이 열화되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 소스 및 드레인 전극과 접촉하는 산화물 반도체 영역을 도체화시킴으로써, 저항을 낮출 수 있고, 오믹 콘택 특성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 특징에 따른 박막 트랜지스터는 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되어 형성된 산화물 반도체층과, 상기 산화물 반도체층의 채널부를 보호하기 위해 상기 산화물 반도체층 상에 형성된 에치 스토퍼층과, 상기 에치 스토퍼층 상에 상기 채널부를 사이에 두고 형성된 소스 및 드레인 전극과, 상기 산화물 반도체층 양측에 상기 소스 및 드레인 전극 각각과 접촉되는 도전 특성을 가지는 소스 및 드레인 콘택층을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 박막 트랜지스터의 제조방법은 기판을 마련하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연막, 산화물 반도체층 및 에치 스토퍼층을 순차적으로 증착하는 단계와, 상기 산화물 반도체층 및 에치 스토퍼층을 상기 게이트 전극과 중첩되며, 상기 게이트 전극보다 넓은 폭으로 패터닝하는 단계와, 상기 에치 스토퍼층을 제거하여 상기 산화물 반도체층의 양 끝단을 노출시키는 단계와, 상기 노출된 산화물 반도체층 의 양 끝단을 도체화시키는 단계와, 상기 도체화된 산화물 반도체층의 양 끝단 각각과 접촉되는 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 및 그 제조방법은 다음과 같은 효과가 있다.
산화 반도체층을 에치 스토퍼층 및 에치 스토퍼층 상의 포토 레지스트 패턴에 의해 노출된 영역 즉, 소스 및 드레인 전극과 접촉하는 영역을 수소(H2) 또는 아르곤(Ar) 플라즈마(Plasma)처리를 실시하여 도체화시킴으로써, 소스/드레인 전극층이 저항이 높은 물질일 경우 저항을 낮출 수 있고, 저저항 물질과도 오믹 콘택 특성을 향상시킬 수 있게 된다.
도 1은 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 라인(도시하지 않음)에서 분기된 게이트 전극(102)과, 게이트 전극(102)이 형성된 기판(100) 전면에 형성된 게이트 절연막(112)과, 게이트 절연막(112) 상에 게이트 전극(102)과 중첩되어 형성되는 산화물 반도체층(108) 및 에치 스토퍼층(110)과, 산화물 반도체층(108)에 플라즈마 처리로 인한 소스 및 드레인 콘택층(109a, 109b)과, 에치 스토퍼층(110) 상에 채널부를 사이에 두고 도전 특성을 가지는 소스 및 드레인 콘택층(109a, 109b)과 접촉되어 형성된 소스 및 드레인 전극(115a, 115b)을 포함한다.
게이트 라인(도시하지 않음) 및 게이트 전극(102)을 포함하는 게이트 금속층은 몰리브덴(Molybdenum : Mo), 알루미늄(Aluminum : Al), 알루미늄-네오디뮴(Aluminum-Neodymium : Al-Nd), 구리(Copper : Cu), 크롬(Chromium : Cr), 티타늄(Titanium : Ti) 등의 금속과 이의 합금이 단일층 또는 복수층 구조로 형성된다.
게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
산화물 반도체층(108)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO)로 형성된다. 이와 같은 산화물 반도체 물질은 비정질 실리콘 또는 폴리 실리콘으로 반도체층이 형성되는 경우보다 낮은 온도에서 반도체층을 형성할 수 있으며, 더 높은 이동도(Mobility)를 얻을 수 있다.
이와 같은, 산화물을 포함하는 반도체층은 채널층 형성한 이후의 공정 즉, 소스 전극 및 드레인 전극(115a, 115b) 형성 공정시, 습식 식각에 사용되는 에천트에 쉽게 손상되어 표면 오염을 유발하므로 소자의 신뢰성을 확보할 수 없으며, 그 결과 소자의 전기적 특성이 열화되는 문제가 있으므로 이를 방지하기 위해 반도체층 상에 에치 스토퍼층(110)을 형성한다.
에치 스토퍼(etchstopper)층(110)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten), PFCB(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop) 등과 같은 유기 절연물질로 형성된다.
소스 및 드레인 전극(115a, 115b)은 에치 스토퍼층(110) 상에 채널부를 사이에 두고 서로 마주보도록 형성된다.
여기서, 소스 및 드레인 전극(115a, 115b)과 같은 소스/드레인 금속층은 몰리브덴(Molybdenum : Mo), 몰리브텐 텅스턴(Molybdenum Tungsten : MoW), 인듐주석산화물(Indium Tin Oxide : ITO)과 같은 저항이 큰 물질로 형성할 경우, 액정 패널이 소면적일 경우는 문제가 없으나 대면적 적용시 저항에 의한 RC 시간 지연(time delay) 문제가 있다. 또한, 소스/드레인 금속층을 알루미늄(Aluminum : Al), 알루미늄-네오디뮴(Aluminum-Neodymium : Al-Nd), 구리(Copper : Cu)와 같은 저저항 물질로 형성할 경우, 이와 같은 저저항 물질들은 산화물 반도체층(108)과의 일함수, 계면 특성 및 전자 친화도 등의 차이에 의해 소스/드레인 금속층과 산화 반도체층(108)과의 오믹 콘택(ohmic contact)을 불가능하게 만드는 문제점이 있다.
따라서, 산화 반도체층(108)을 에치 스토퍼층(110)에 의해 노출된 영역 즉, 소스 및 드레인 전극(115a, 115b)과 접촉하는 영역을 수소(H2) 또는 아르곤(Ar) 플라즈마(Plasma)처리를 실시하여 도체화시킴으로써, 소스/드레인 전극층이 저항이 높은 물질일 경우 저항을 낮출 수 있고, 저저항 물질과도 오믹 콘택 특성을 향상시킬 수 있게 된다.
도 2a 내지 도 2e는 도 1에 도시된 박막 트랜지스터의 제조공정을 나타낸 단면도들이다.
도 2a를 참조하면, 기판(100) 상에 게이트 전극(102)을 형성한다.
구체적으로, 기판(100) 상에 게이트 금속층을 스퍼터링 등의 증착 방법으로 형성한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝하여 게이트 전극(102)을 형성한다.
게이트 금속층은 몰리브덴(Molybdenum : Mo), 알루미늄(Aluminum : Al), 알루미늄-네오디뮴(Aluminum-Neodymium : Al-Nd), 구리(Copper : Cu), 크롬(Chromium : Cr), 티타늄(Titanium : Ti) 등의 금속과 이의 합금이 단일층 또는 복수층 구조로 형성된다.
도 2b를 참조하면, 게이트 전극(102) 상에 게이트 절연막(112), 산화물 반도체층(108), 에치 스토퍼층(110)을 순차적으로 형성한다.
구체적으로, 게이트 전극(102)을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(112), 산화물 반도체층(108), 에치 스토퍼층(110)을 순차적으로 증착한다.
게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
산화물 반도체층(108)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO)로 형성된다.
에치 스토퍼(etchstopper)층(110)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten), PFCB(Perfluorocyclobutane), 테프론(teflon), 사이토프(Cytop) 등과 같은 유기 절연물질로 형성된다.
이어서, 도 2c와 같이, 에치 스토퍼층(110) 상에 포토 레지스 트(Photoresist) 물질(도시하지 않음)을 도포한다.
포토 레지스트 물질(도시하지 않음) 상부에 마스크를 정렬한 후 노광 및 현상하여 포토 레지스트 패턴(150)을 형성한다. 포토 레지스트 패턴(150)은 게이트 전극(102)과 중첩되도록 형성되며, 추후 형성될 소스 및 드레인 전극 사이의 채널부 영역이 나머지 영역의 포토 레지스트 패턴(150)의 두께보다 두껍게 형성된다. 여기서, 마스크는 포토 레지스트 패턴(150)이 이중 단차를 가지도록하기 위한 회절 마스크 또는 하프톤 마스크를 이용한 역회절 노광방식을 사용한다.
이어서, 포토 레지스트 패턴(150)을 마스크로 산화물 반도체층(108) 및 에치 스토퍼층(110)을 식각하여 게이트 전극(102)과 중첩되도록 게이트 전극(102)보다 넓은 폭으로 패터닝하여 형성한다.
여기서, 산화물 반도체층(108) 및 에치 스토퍼층(110)이 동일 마스트로 패터닝됨으로써 공정을 단순화시킬 수 있다.
이어서, 도 2d와 같이, 에싱(Ashing) 공정을 통해 포토 레지스트 패턴(150)의 두께가 낮아짐으로 채널부 상에만 포토 레지스트 패턴(150)이 남게 되고, 나머지 영역의 포토 레지스트 패턴(150)은 제거된다. 에치 스토퍼층(110) 상의 포토 레지스트 패턴(150)을 이용한 식각 공정을 통해 채널부를 제외한 산화물 반도체층(108)의 양 끝단이 드러나도록 에치 스토퍼층(110)이 제거된다.
에치 스토퍼층(110) 및 포토 레지스트 패턴(150)을 마스크로 하여 챔버(도시하지 않음) 내에서 수소(H2) 또는 아르곤(Ar) 플라즈마 처리를 실시한 후, 남아있는 포토 레지스트 패턴(150)을 스트립 공정을 통해 제거한다. 이와 같이, 수 소(H2) 또는 아르곤(Ar) 플라즈마 처리를 실시하게 되면 에치 스토퍼층(110)에 의해 노출된 산화 반도체층(108)이 도체화되어 소스 및 드레인 콘택층(109a, 109b)이 형성된다.
여기서, 수소(H2) 또는 아르곤(Ar) 플라즈마 처리는 에치 스토퍼층(110) 제거 공정 중 실시하므로 공정이 단순화된다.
도 2e를 참조하면, 에치 스토퍼층(110) 상에 소스 및 드레인 콘택층(109a, 109b)과 접속되는 소스 및 드레인 전극(115a, 115b)이 형성된다.
구체적으로, 에치 스토퍼층(110)을 포함하는 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층을 증착한 후, 포토리쏘그래피 공정 및 식각 공정으로 소스/드레인 금속층을 패터닝 하여 소스 콘택층(109a)과 접촉하는 소스 전극(115a)과, 채널부를 사이에 두고 소스 전극(115a)과 마주보도록 형성되며 드레인 콘택층(109b)과 접촉하는 드레인 전극(115b)을 형성한다.
소스/드레인 금속층은 몰리브덴(Molybdenum : Mo), 몰리브텐 텅스턴(Molybdenum Tungsten : MoW), 인듐주석산화물(Indium Tin Oxide : ITO)과 같은 저항이 큰 금속과, 알루미늄(Aluminum : Al), 알루미늄-네오디뮴(Aluminum-Neodymium : Al-Nd), 구리(Copper : Cu)와 같은 저저항 금속과 이들의 합금이 단일층 또는 복수층 구조로 형성된다.
이와 같이, 산화 반도체층(108)을 에치 스토퍼층(110) 및 에치 스토퍼층(110) 상의 포토 레지스트 패턴(150)에 의해 노출된 영역 즉, 소스 및 드레인 전극(115a, 115b)과 접촉하는 영역을 수소(H2) 또는 아르곤(Ar) 플라즈마(Plasma)처 리를 실시하여 도체화시킴으로써, 소스/드레인 전극층이 저항이 높은 물질일 경우 저항을 낮출 수 있고, 저저항 물질과도 오믹 콘택 특성을 향상시킬 수 있게 된다. 또한, 소스 및 드레인 전극(115a, 115b)의 콘택부의 도체화에 따라 오믹 콘택의 제한이 없으므로 상기와 같은 물질 뿐만 아니라 다양한 금속 물질을 소스/드레인 금속층으로 이용할 수도 있다.
이와 같은 바텀 게이트(bottom gate)형 박막 트랜지스터를 예를 들어 설명하였지만, 탑 게이트(top gate)형 박막 트랜지스터에서도 적용 가능하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 2a 내지 도 2e는 도 1에 도시된 박막 트랜지스터의 제조공정을 나타낸 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 게이트 전극
108 : 산화물 반도체층 109a, 109b : 소스 및 드레인 콘택층
110 : 에치 스토퍼층 112 : 게이트 절연막
115a, 115b : 소스 및 드레인 전극 150 : 포토 레지스트 패턴
Claims (8)
- 기판 상에 형성된 게이트 전극과,상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되어 형성된 산화물 반도체층과,상기 산화물 반도체층의 채널부를 보호하기 위해 상기 산화물 반도체층 상에 형성된 에치 스토퍼층과,상기 에치 스토퍼층 상에 상기 채널부를 사이에 두고 형성된 소스 및 드레인 전극과,상기 산화물 반도체층 양측에 상기 소스 및 드레인 전극 각각과 접촉되는 도전 특성을 가지는 소스 및 드레인 콘택층을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO)로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 전극은 몰리브덴, 몰리브텐 텅스턴, 인듐주석산화물, 알루미늄, 알루미늄-네오디뮴, 구리와 같은 금속 물질과 이들의 합금이 단일층 또는 복수층 구조로 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 기판을 마련하는 단계와,상기 기판 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극 상에 게이트 절연막, 산화물 반도체층 및 에치 스토퍼층을 순차적으로 증착하는 단계와,상기 산화물 반도체층 및 에치 스토퍼층을 상기 게이트 전극과 중첩되며, 상기 게이트 전극보다 넓은 폭으로 패터닝하는 단계와,상기 에치 스토퍼층을 제거하여 상기 산화물 반도체층의 양 끝단을 노출시키는 단계와,상기 노출된 산화물 반도체층의 양 끝단을 도체화시키는 단계와,상기 도체화된 산화물 반도체층의 양 끝단 각각과 접촉되는 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 노출된 산화물 반도체층를 도체화시키는 단계는,수소 또는 아르곤 플라즈마를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 산화물 반도체층의 양 끝단을 노출시키는 단계는,상기 패터닝된 에치 스토퍼층 상에 상기 소스 및 드레인 전극 사이의 채널 영역이 나머지 영역보다 두께가 두꺼운 포토 레지스트 패턴을 형성하는 단계와,상기 포토 레지스트 패턴을 이용한 식각 공정을 통해 상기 산화물 반도체층 양 끝단이 노출되도록 상기 에치 스토퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO)로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 소스 및 드레인 전극은 몰리브덴, 몰리브텐 텅스턴, 인듐주석산화물, 알루미늄, 알루미늄-네오디뮴, 구리와 같은 금속 물질과 이들의 합금이 단일층 또는 복수층 구조로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102646715A (zh) * | 2011-12-29 | 2012-08-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法 |
| US20140206139A1 (en) * | 2013-01-21 | 2014-07-24 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Methods for fabricating a thin film transistor and an array substrate |
| KR20150000040A (ko) * | 2013-06-21 | 2015-01-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| CN104716193A (zh) * | 2013-12-11 | 2015-06-17 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制备方法和应用 |
| US9252284B2 (en) | 2013-09-02 | 2016-02-02 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing a display substrate |
-
2008
- 2008-09-29 KR KR1020080095263A patent/KR20100035888A/ko not_active Application Discontinuation
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