KR20200032224A - 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 소자를 형성하는 방법은 복수의 소스/드레인(S/D) 영역과 교대로 배치된 복수의 게이트 영역을 그 위에 갖는 기판을 포함하는 출발 구조물을 제공하는 단계를 포함하며, 각각의 게이트 영역은, 대체 게이트에 의해 둘러싸인 중간 부분, 및 각각의 게이트 스페이서에 의해 둘러싸인 대향 단부 부분을 갖는 나노채널 구조물을 포함함으로써, 나노채널 구조물이 게이트 영역의 게이트 스페이서 및 대체 게이트를 통하여 연장된다. 각각의 S/D 영역은 S/D 영역의 대향 측면 상에 각각 제공된 제1 및 제2 인접 게이트 영역의 나노채널 구조물을 연결하도록 S/D 영역을 통하여 연장되는 S/D 구조물을 포함한다. 제1 인접 게이트 영역은 더미 게이트 구조물을 포함하는 단일 확산 단절부로 전환되며, 제2 인접 게이트 영역은 제2 인접 게이트 영역의 나노채널 구조물 내에 전류 채널을 생성하도록 구성된 능동 게이트 구조물을 포함하는 능동 게이트로 전환된다.

Description

단일 확산 단절부를 FET 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
우선권 청구 및 상호 참조
본 개시물은 2017년 8월 16일자로 출원된 미국 가출원 번호 제62/546,549호의 이익을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 개시물은 반도체 소자를 제조하는 것에 관한 것이다. 보다 구체적으로는, 본 개시물은 핀(fin) 및 나노와이어(nanowire)와 같은 구조물을 형성 및 절삭하는 것에 관한 것이다.
전계 효과 트랜지스터(FET)와 같은 트랜지스터는 마이크로 전자 소자 및 집적회로의 기본 요소이다. 밀도를 높이고 처리 성능을 개선하기 위해 트랜지스터 및 다른 반도체 소자를 축소하거나 줄이기 위한 지속적인 흐름이 있었다. 리소그래피 공정에서 선폭을 줄이는 방법은 사실상, 더 큰-NA 광학기(개구 수), 더 짧은 노광 파장, 또는 공기 이외의 계면 매체(예를 들어, 수침)를 사용하는 것을 수반하였다. 통상적인 리소그래피 공정의 해상도가 이론적 한계에 도달함에 따라, 제조사는 광학적 한계를 극복하여 점점 더 작은 패턴(feature)을 제조하기 위해 이중 패터닝(double-patterning: DP) 방법 및 다른 패터닝 기술로 방향을 전환하기 시작하였다.
본 발명의 양태는 반도체 소자 및 그러한 반도체 소자를 형성하기 위한 방법을 포함한다. 제1 양태는 반도체 소자를 형성하는 방법을 제공한다. 방법은, 복수의 소스/드레인(S/D) 영역과 교대로 배치된 복수의 게이트 영역을 그 위에 갖는 기판을 포함하는 출발 구조물을 제공하는 단계를 포함하며, 각각의 게이트 영역은 대체 게이트에 의해 둘러싸인 중간 부분, 및 각각의 게이트 스페이서에 의해 둘러싸인 대향 단부 부분을 갖는 나노채널 구조물을 포함함으로써, 나노채널 구조물이 게이트 영역의 게이트 스페이서 및 대체 게이트를 통하여 연장되고, 각각의 S/D 영역은, S/D 영역의 대향 측면 상에 각각 제공된 제1 및 제2 인접 게이트 영역의 나노채널 구조물을 연결하도록 S/D 영역을 통하여 연장되는 S/D 구조물을 포함한다. 제1 인접 게이트 영역을 더미(dummy) 게이트 구조물을 포함하는 단일 확산 단절부(break)로 전환하는 단계가 더 포함된다. 또한, 제2 인접 게이트 영역을 제2 인접 게이트 영역의 나노채널 구조물 내에 전류 채널을 생성하도록 구성된 능동(active) 게이트 구조물을 포함하는 능동 게이트로 전환하는 단계가 포함된다.
다른 양태는 반도체 소자를 제조하는 방법을 포함한다. 방법은, 작업 표면을 갖는 기판을 제공하는 단계; 기판 상에 복수의 게이트 영역을 형성하는 단계로서, 각각의 게이트 영역은 나노채널 구조물을 포함하는, 단계; 및 작업 표면을 따라 복수의 게이트 영역과 교대로 배치된 복수의 소스/드레인(S/D) 영역을 형성함으로써, 각각의 S/D 영역의 측면이 게이트 영역의 측면과 접촉되는 단계를 포함한다. 이러한 양태의 방법은 복수의 게이트 영역의 제1 게이트 영역에 능동 게이트를 형성하는 단계를 더 포함하며, 능동 게이트는, 복수의 S/D 영역의 인접 S/D 영역의 제1 측면으로 제1 게이트 영역을 통하여 연장되는 능동 나노채널 구조물을 형성하도록 제1 게이트 영역의 나노채널 구조물과 접촉된다. 더미 게이트는 복수의 게이트 영역의 제2 게이트 영역 내에 형성되며, 더미 게이트는, 인접 S/D 영역의 제1 측면과 대향하는 인접 S/D 영역의 제2 측면으로 제2 게이트 영역의 적어도 일부분을 통하여 연장되는 더미 채널 구조물을 형성하도록, 제2 게이트 영역의 나노채널 구조물과 접촉된다. S/D 구조물이 인접 S/D 영역에 형성됨으로써, S/D 구조물이 능동 채널 구조물로부터 인접 S/D 영역을 통하여 더미 나노채널 구조물로 연장된다.
추가적인 양태는 반도체 소자를 제조하는 방법을 포함하고, 방법은, 기판 상에 형성되어 기판의 작업 표면을 따라 연장되는 연속적인 다층 핀 구조물을 갖는 기판을 제공하는 단계를 포함하며, 연속적인 다층 핀 구조물은 다층 핀 구조물을 따라 연장되는 연속적인 나노채널 구조물을 포함한다. 적어도 하나의 단일 확산 단절 절삭부(cut)가 연속적인 다층 핀 구조물에 형성되어, 각각의 단일 확산 단절 절삭부에 의해 분리된 복수의 능동 핀 구조물을 제공하며, 각각의 능동 핀 구조물은 능동 나노채널 구조물을 포함한다. 각각의 능동 핀 구조물로부터 복수의 능동 게이트 영역을 제공하도록 복수의 게이트 절삭부가 각각의 능동 핀 구조물에 형성되며, 복수의 능동 게이트 영역은 복수의 게이트 절삭부의 각각의 게이트 절삭부에 의해 분리되고, 각각의 능동 게이트 영역은 능동 게이트 영역을 통하여 연장되는 각각의 능동 나노채널을 포함한다. 단일 확산 단절 구조물은 단일 확산 단절 절삭부에 형성되며, 단일 확산 단절 구조물은 유전체에 의해 둘러싸인 더미 나노채널 구조물을 포함한다. 방법은, 복수의 게이트 절삭부 각각에 소스/드레인(S/D) 영역을 형성하는 단계로서, 각각의 S/D 영역은 각각의 게이트 절삭부에 걸쳐서 연장되는 S/D 구조물을 포함하고, 적어도 하나의 S/D 구조물은 더미 나노채널을 각각의 능동 게이트 구조물의 능동 나노채널에 연결하는, 단계; 및 각각의 능동 게이트 영역 내의 복수의 능동 나노채널의 둘레에 복수의 능동 게이트 구조물을 형성하는 단계를 더 포함한다.
다른 양태는, 작업 표면을 갖는 기판, 및 작업 표면을 따라 공통 평면에서 기판 상에 제공된 복수의 전계 효과 트랜지스터(FET) 소자를 갖는 반도체 소자를 포함한다. 각각의 FET 소자는, 대향 단부 표면, 및 대향 단부 표면 사이로 연장되는 측벽 표면을 갖는 능동 나노채널 구조물; 측벽 표면과 접촉되도록 나노채널 구조물의 중간 부분을 둘러싸는 능동 게이트 구조물; 측벽 표면과 접촉되도록 나노채널 구조물의 각각의 단부 부분을 각각 둘러싸는 제1 및 제2 게이트 스페이서; 및 나노채널 구조물의 대향 단부 표면과 각각 접촉되는 제1 및 제2 소스/드레인(S/D) 구조물을 포함한다. 제1 FET 소자와 제2 FET 소자 사이에 단일 확산 단절부가 제공되며, 단일 확산 단절부는 제1 FET 소자의 S/D 구조물 및 제2 FET 소자의 S/D 구조물에 연결된 더미 나노채널 구조물을 포함한다.
물론, 명확성을 위해 본원에서 설명되는 바와 같은 상이한 단계들의 설명의 순서가 제시되었다. 일반적으로, 이러한 단계들은 임의의 적합한 순서로 수행될 수 있다. 추가적으로, 본원의 각각의 상이한 특징, 기술, 구성 등이 본 개시물의 상이한 곳에서 설명될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 수행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되고 고려될 수 있다.
이러한 요약 부분은 본 개시물 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 명시하지 않는다는 점을 유의한다. 대신에, 이러한 요약은 통상적인 기술에 비해 상이한 실시형태 및 해당 신규성 요소에 대한 예비적인 설명만을 제공한다. 본 발명 및 실시형태의 추가적인 세부 사항 및/또는 가능한 관점에 대하여, 독자는 아래에 추가로 설명되는 바와 같은 본 개시물의 상세한 설명 부분 및 해당 도면을 참조한다.
본 개시물의 양태는 첨부된 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부가 일정한 비율로 도시되지는 않는다는 점을 유의한다. 사실상, 다양한 특징부의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시물의 실시형태에 따라 단일 확산 단절부를 포함하는 소자의 사시 단면도이다;
도 2는 본 개시물의 실시형태에 따라 단일 확산 단절부를 포함하는 다른 소자의 사시 단면도이다;
도 3은 본 개시물의 실시형태에 따라 단일 확산 단절부를 나노구조물 소자 내에 통합하기 위한 전반적인 공정 흐름을 도시한다;
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 본 개시물의 일 실시형태에 따라, 도 2의 소자에 대한 패터닝 집적 공정을 위한 예시적인 구조물을 도시한다;
도 5는 본 개시물의 다른 실시형태에 따라 나노구조물 소자를 위한 단일 확산 단절부를 포함하는 소자를 도시한다;
도 5a, 도 5b, 도 5c, 및 도 5d는 본 개시물의 일 실시형태에 따라, 도 5의 소자에 대한 패터닝 집적 공정을 위한 예시적인 구조물을 도시한다;
도 6은 소자의 내부 구조를 도시하기 위해 2개의 측면에 대한 단면도를 나타낸 반도체 소자의 사시도이다; 그리고
도 7a, 도 7b, 및 도 7c는 단일 확산 단절부를 형성하기 위한 간단한 핀 절삭(FINCUT) 방식의 공정 흐름 단계를 도시한다.
이하의 개시물은 제공된 청구 대상의 상이한 특징을 구현하기 위한 많은 상이한 실시형태 또는 실시예를 제공한다. 본 개시물을 간소화하기 위해 구성 요소 및 배치의 구체적인 실시예가 아래에 설명된다. 물론 이들은 단지 실시예일 뿐이며, 제한적인 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시형태를 포함할 수 있으며, 제1 및 제2 특징부가 직접 접촉되지 않을 수 있도록, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시형태를 또한 포함할 수 있다. 또한, 본 개시물은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간명성 및 명확성을 위한 목적이며, 그 자체가 설명된 다양한 실시형태 및/또는 구성 간의 관계를 나타내지는 않는다.
또한, "밑에", "아래에", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해, 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향과 더불어, 사용되거나 작동되는 소자의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있으며(90도 또는 다른 배향으로 회전될 수 있으며), 본원에서 사용된 공간적으로 상대적인 기술어도 마찬가지로 이에 따라서 해석될 수 있다.
본원의 기술은, 개선된 소자 경로 설정 및 영역 크기 조정을 사용하기 위해, NMOS 전극 및 PMOS 전극이 서로 위에 적층되는 상보형 FET 소자, 또는 통상적인 FET 소자에서, 나노채널 구조물(예를 들어, 나노와이어 또는 나노시트)을 사용하는 랜덤 및 비-랜덤 로직 소자 제조에 관한 것이다.
핀펫(FINFET) 아키텍처를 포함하는 표준 셀 설계에서, 전형적으로, 능동 핀을 물리적으로 절삭하고, 물리적 게이트 구조물의 로우(low)-k 스페이서 아래에서, 또는 개방되어 유전체 재료로 충전된 더미 또는 절삭 게이트의 일부의 아래에서 능동 핀의 단부를 터킹(tucking)함으로써, 능동 영역 내의 단절부가 달성된다. 표준 핀펫을 위한 이러한 핀-턱(FIN-tuck) 기술의 목적은 소스 및 드레인(S/D) 에피택셜 성장이 일관되고, 핀 단절부에 해당하는 종결된 분할부(segment)를 갖는 것과 연속적인 핀 구조물 간의 형태적 차이로 인해 패싯(facet)되지 않도록 보장하는 것이다. 핀 상의 에피택셜 성장 형태의 임의의 변화는 로직 셀의 능동 영역 내의 그 핀 상에 가해지는 변형(strain)의 결과적인 변화를 초래하므로, 소자를 통과하는 기생 및 구동 전류의 차이를 유발한다.
에지 배치 공차, 핀 또는 능동 단절이 전형적으로 다수의 게이트 피치에 걸쳐서 이루어지는 점을 고려할 때, 결과적인 게이트(들)에서, 핀 단절이 시작되고 종결되어 비활성 상태가 되고, 게이트 금속이 게이트 내에 증착되지 않는 물리적 "절삭" 게이트 또는 더미 게이트로서 집적되며, 개방된 구조물은 유전체로 충전된다. 다수의 게이트 피치에 걸쳐서 확산 단절부를 연장함으로써, 이러한 확산 단절부를 수용하도록 유효 면적이 표준 셀 설계에서 확보된다. 예를 들어, 동서 배향으로 간단한 표준 셀에 대해 셀 면적의 20%만큼 확산 단절부에 의해 점유되는 것으로 추정된다. 따라서, 확산 단절부를 제공하기 위해 단일 게이트 구조물만이 필요한 단일 확산 단절부로 바꾸는 데에는 많은 노력이 든다.
본 발명자들에 의한 미국 특허 제9,721,793호는 핀펫을 위한 단일 확산 단절부를 형성하기 위한 방법을 기술한다; 이 문헌의 전체 내용은 참조로 본원에 포함된다. 개시된 방법에서, 핀은 절삭되지 않으며, 모든 게이트 구조물을 통하여 연속적으로 이어지게 된다. 특정 설계에서 단일 확산 단절부가 필요한 영역에서, 대체 게이트는 확산 단절부가 형성되도록 지정된 해당 영역까지 개방된다. 후속적으로, 핀 구조물은 얕은 트렌치 분리부(STI) 아래의 위치로 함입되거나, 대안적으로 벌크 실리콘 내로 함입된다. 대체 게이트 둘레의 로우-k 스페이서는 핀 단절부를 로우-k 스페이서에 자가 정렬시킨다. 따라서, 나머지 핀 상의 모든 에피택셜 성장은 모든 S/D 영역에 걸쳐서 일관되며, S/D의 패싯팅으로 인해 기인하거나, 핀 내에서의 변형의 이의 해당 영향으로 인해 기인하는 기생 또는 구동 전류 문제에 대한 동인은 없다. 핀이 원하는 절삭 영역에 함입되면, 대체 게이트는 확산 단절부 영역의 게이트 부분에 SiO 또는 SiN과 같은 유전체를 간단히 충전함으로써 "절삭 게이트"로 전환된다. 이러한 기술은 공정이 핀펫에서 작용하는 방식의 설명으로서 "컷 언더 폴리(cut under poly)"로 알려져 있다.
그러나, 본 발명자들은 나노채널(예를 들어, 나노와이어 또는 나노시트) 적용예의 경우, 실제 나노와이어 및 나노시트에 대한 일관성 없는 변형의 영향이 더욱 현저하다는 것을 인식하였다. 따라서, 나노와이어 및 나노시트를 위한 단일 확산 단절부에 사용된 전형적인 방법은 핀펫에서만큼 간단하지 않다. 핀펫의 경우, 실리콘 또는 SiGe 핀은 모든 S/D 영역을 통하여 연속적으로 이어지는 반면에, 나노와이어 및 나노시트 공정의 경우, 전형적으로 임의의 S/D 영역을 통하여 이어지는 물리적 실리콘 와이어가 없다.
로직 셀에서 절삭부를 제조하기 위한 한 가지 옵션은 초기 Si/SiGe 핀 구조물을 절삭하고, 임의의 추가적인 변경 없이 전형적인 나노와이어 또는 나노시트 공정을 계속 수행하는 것이다. 그러나, 일반적인 나노와이어/나노시트 공정에서, 임의의 S/D 영역을 통하여 이어지는 와이어가 실질적으로 없으므로, S/D 영역 내에 있는 핀 절삭부의 임의의 잔류물이 실질적으로 제거될 것이다. 이러한 방법은 임의의 로우-k 게이트 스페이서와의 그 자신의 자가 정렬 방법을 제공하지만, 핀 절삭은 게이트 구조물 내에서도 수행되어야 했기 때문에, 방법은 더미 게이트의 로우-k 스페이서 내에 잔류 실리콘 또는 SiGe 와이어를 남기지 않는다. 따라서, 능동 게이트로부터의 임의의 S/D 에피(epi) 성장은 임의의 인접 더미 게이트로부터 병합되는 임의의 S/D 에피를 갖지 않을 것이다.
도 6은 소자의 내부 구조를 도시하기 위해 2개의 측면에 대한 단면도를 나타낸 반도체 소자의 사시도이다. 본 도면은 나노와이어 또는 나노시트 소자에서 간단한 핀 절삭이 수행되는 구조물을 도시한다. 도시된 바와 같이, 구조물(600)은 대체로, 다수의 소스/드레인(이하에서 S/D) 영역(630)과 교대로 배치된 다수의 게이트 영역(620)을 그 위에 갖는 기판(601)으로 구성된다. 각각의 게이트 영역(620)은 나노채널 구조물(621), 게이트 구조물(623), 유전체 캡(627), 및 게이트 스페이서(629)를 포함한다. 도시된 소자에서, 각각의 나노채널 구조물(621)은 해당 FET 소자를 위한 다중채널 구조물을 제공한다. 나노채널 구조물(621)은 예를 들어, 나노와이어 또는 나노시트일 수 있다. 각각의 구조물(621)에 대해 2개의 나노시트가 도시되지만, 다중채널 구조물을 구현하기 위해, 다수의 나노시트가 사용될 수 있거나, 단일 나노시트가 사용될 수 있다. 게이트 구조물(623)은 게이트 전둘레(gate all around: GAA) 구성으로 나노채널 구조물(621)을 둘러싸는 게이트 금속 및 하이(high)-k 유전체의 다층 구조물이다. 유전체 캡(627)은 기판의 다른 영역 상에 수행되는 공정으로부터 게이트 영역을 보호한다. 게이트 스페이서(629)는 게이트 영역(620)의 전도성 부분을 S/D 영역(630)의 전도성 부분과 분리시키기 위한 유전체 재료이다. 본 개시물의 목적을 위해, 게이트 스페이서(629)는 게이트 영역(620)의 일부인 것으로 간주된다.
각각의 S/D 영역(630)은 S/D 구조물(631), S/D 접점 금속(633), 유전체 분리부(635), 및 유전체 캡(637)을 포함한다. S/D 구조물(631)은 각각의 나노채널 구조물(621)의 대향 측면으로부터 연장되어, 작동 FET 소자의 채널을 통하는 전류를 위한 소스 및 드레인을 제공한다. 따라서, 도시된 바와 같이, 구조물(600)은 다수의 FET 소자를 포함한다. 구체적으로, 구조물(600)은 더미 게이트(651)를 그 안에 갖는 단일 확산 단절부(650)에 의해 분리된 셀들(610)을 포함한다. 각각의 셀(610)은 다수의 FET를 포함하며, 그 중 6개가 도 6에서 단면도로 도시된다. 또한, 단면도로 나타낸 FET로부터 알 수 있는 바와 같이, 셀(610)은 셀의 상부 레벨(605) 상의 3개의 FET 및 하부 레벨(603) 상의 3개의 FET를 포함한다. 도 6의 셀(610)은 하부 레벨 소자가 nFET이고 상부 레벨 소자가 p-FET인 상보형 FET(CFET) 아키텍처를 제공한다.
또한, 도 6에 도시된 바와 같이, S/D 에피택셜 성장은 셀(610) 내에서 일관적이지 않다. 구체적으로, 셀의 단부에 있는 FET 소자는 인접 FET 소자들 사이에 제공된 S/D 영역(631)과 상이한 특성을 갖는 단부 S/D 영역(631')을 갖는다. 본 발명자들은 셀(610) 내의 이러한 일관성 없는 S/D 영역(631, 631')이 문제가 될 수 있음을 발견하였다. 예를 들어, 일관성 없는 S/D 에피 성장은 능동 게이트를 통하여 이어지는 그 Si 또는 SiGe 나노구조물(예를 들어, 와이어)에 가해지는 변형에 영향을 줄 것이다. 또한, S/D 에피의 형태의 임의의 왜곡은 접점 금속 배선(metallization)을 위한 가용 체적의 차이를 유발할 것이다. 따라서, 2개의 능동 게이트로부터 성장된 S/D(631)는 후속적인 접점 금속 배선을 위한 한정된 체적을 남길 것이다. 확산 단절부의 경우, 더미 게이트(650)로부터의 에피 성장이 없을 것이기 때문에, 능동 게이트로부터 연장되는 S/D 에피(631')는 더미 게이트로부터 성장되는 어떠한 에피와도 병합될 수 없을 것이다. 이와 같이, 접점 또는 S/D 바(bar)(630)의 금속 배선 동안, 더미 게이트(650)에 인접한 S/D 영역(630)에서 접점에 충전되는 금속의 체적(633)은 상당히 더 많은 금속을 가질 것이다. 접점 영역에서의 추가적인 금속은 이러한 S/D 접점과 임의의 인접 능동 게이트 간의 커패시턴스 측면에서 상당한 영향을 줄 것이다.
추가적으로, 나노와이어 또는 나노시트 소자를 위한 단일 확산 단절부를 부설하기 위한 핀 절삭 방법의 통합은 일부 유형의 더미 게이트가 도 7a, 도 7b 및 도 7c에 도시된 바와 같은 단일 확산 단절부의 위치에 있어야 하기 때문에, 에지-배치 문제의 부정적인 부작용을 갖는다. 간단한 핀 절삭 방식에서, 도 7a에 도시된 바와 같이, 절삭부(710)는 이것이 나노시트 소자를 기반으로 하기 때문에, 중간-절삭부 또는 최종-절삭부로서 Si/SiGe 핀(720) 내에 제조되어야 한다. 도 7b의 실시예에 도시된 바와 같이, 핀 절삭부(710)의 에지 배치 오차(EPE) 배치는 S/D 바의 폭의 1/4보다 작을 필요가 있으며, 이는 더미 게이트(730)가 핀 절삭 공간(710) 내에 끼워 맞춰져야 하는 잠재적인 문제를 야기한다. 즉, 게이트들 사이에 매달린 상태로 있는 핀은 절삭되어 로우-k 스페이서와 자가 정렬될 것이며, Si/SiGe 핀들(720) 사이의 대체 게이트를 에칭하는 것은 에칭 부하 관점에서 문제가 될 것이다. 마지막으로, 도 7c에 도시된 바와 같이, COR 에칭은 또한 더미 대체 게이트(730)와 Si/SiGe 핀(720) 사이에 끼워 맞춰질 수 있어야 한다. COR은 매우 높은 선택도를 가질 수 있는 기상 에칭 공정이며, 기상 에칭으로서 매우 등방성이고, 복잡한 지형 내에서 에칭할 수 있다. 이를 수행하는 TEL 에칭 툴은 CERTAS라고 지칭된다.
따라서, 도 7a 내지 도 7c에 도시된 바와 같은, 간단한 핀 절삭 방식에서: (1) 더미 대체 게이트는 비교적 좁은 핀 절삭 영역에 여전히 형성되어야 하고; (2) 로우-k 스페이서는 이러한 더미 대체 게이트의 둘레에 측방향으로 증착되어야 하며; (3) 상보형 재료 와이어 또는 시트를 의도된 로우-k 스페이서를 넘어서 "연장된" 상태로 유지하기 위한 Si 또는 SiGe 선택적 함입의 "일반적인" 방법이 핀 절삭에서 수행되어야 하고; (4) 돌출 와이어 또는 시트의 둘레에서 로우-k 게이트 스페이서의 후속적인 재생(re-forming)이 수행되어야 한다. 이러한 영역에서 단일 핀 절삭을 수행함으로써, 리소그래피의 정렬 정확도에 많이 의존하게 된다. 이것은 또한 도 7a 내지 도 7c에 도시된 바와 같이, 매우 작은 "개구부"를 사용하여 상당한 높이의 재료가 증착되고 제거되어야 하는 에칭의 패턴 의존성에 중점을 두게 한다.
본원에 개시된 기술은 랜덤 및 비-랜덤 로직을 위한, 그리고 NMOS 및 PMOS 와이어 또는 시트가 서로의 위로 직접적으로 이어지는 상보형 FET(CFET) 소자를 위한, 나노와이어 및 나노시트 소자와 같은 나노채널 소자 내로 단일 확산 단절부를 연장하는 방법을 포함한다. "나노채널", "나노와이어", 및 "나노시트"란 용어는 FET 소자를 위한 전류 채널을 제공하는 데 사용되는 나노스케일 구조물을 설명하기 위해 본원에서 상호 교환 가능하게 사용된다.
본원의 기술은 다수의 방법을 포함한다. 한 가지 방법은, 나노채널(나노와이어 또는 나노시트)이 의도된 확산 단절부 영역을 통하여 연속적으로 이어질 수 있게 하고, 폴리실리콘 대체 게이트 재료를 제거하여 대체 게이트를 국부적 "절삭 게이트"로 전환함으로써, 단일 확산 단절부를 제조하는 단계를 포함한다. "일반적인" 나노와이어 핀 라이너 개방 및 노출 에칭이 수행되며, 대체 게이트는 유전체 재료로 충전된다. 와이어가 절삭 게이트를 통하여 연속적으로 이어지기 때문에, 절삭 게이트를 통하여 이어지는 와이어로부터 S/D 재료를 에피택셜 성장시키기 위한 소스가 되는 절삭 게이트의 로우-k 스페이서를 통하여 이어지는 실리콘 또는 SiGe이 존재할 수 있다. 따라서, S/D 에피 성장은 모든 S/D에 걸쳐서 일관적일 것이며, 능동 게이트와 절삭 게이트 사이에서 "완전히" S/D 에피 성장되지 않거나 패싯된 영역으로 인한 변형 불이익이 없을 것이다. 일 실시예가 도 1에 도시된다.
도 1은 본 개시물의 일 실시형태에 따라 더미 게이트 내로의 나노와이어 통합 유전체 충전을 위한 단일 확산 단절부를 도시한다. 도시된 바와 같이, 구조물(100)은 전술한 도 6의 구성과 유사하게, 단일 확산 단절부(150)에 의해 서로 분리된 셀들을 포함한다. 그러나, 일관된 S/D 에피(131)가 전체 셀에 걸쳐서 성장될 수 있게 하기 위해, 나노시트(151)가 더미 게이트를 통하여 이어질 수 있다. 구체적으로, 더미 게이트는 해당 게이트 영역(120)에서 개방되고, 능동 게이트 금속 배선 전에 유전체 재료로 충전된다. 이러한 공정은, 능동 게이트와 무관하게 더미 게이트를 개방하는 단계; 열 산화물 핀 라이너를 제거하는 단계; SiGe을 풀링(pulling)하는 단계; 및 단일 확산 단절부(150)를 형성하기 위해, 나노시트(151)를 둘러싸는 더미 게이트 부분을 로우-k 유전체(153)로 재충전하는 단계를 포함한다.
도 1의 방법 및 소자는 SDB(150)를 형성하기 위해 절삭 게이트 영역(120) 내에 "부동(floating)"되는 실리콘 또는 SiGe 나노와이어 또는 나노시트(151)를 남김으로써, 기생 위험을 내포할 수 있거나 내포하지 않을 수 있다. 대안적인 방법은 S/D 에피가 부동 와이어로부터 이미 성장된 후에, 더미 또는 절삭 게이트로부터 부동 와이어를 제거할 수 있으므로, Si 또는 SiGe 와이어를 따라 일관된 변형을 제공할 수 있다. 이러한 공정은 기생 문제가 없도록 보장하기 위해 소자에 부동 나노와이어를 남기지 않는다. S/D 에피택셜 성장이 완료된 후에 부동 와이어를 절삭함으로써, 와이어 및/또는 시트 절삭부가 에칭 선택도를 통해 로우-k 스페이서에 자가 정렬되어, 더미 또는 절삭 게이트로부터 성장된 S/D 에피를 고정시키기 위한 실리콘 또는 SiGe "스터드(stud)"를 남긴다.
도 2는 개시된 실시형태에 따라, 나노와이어/CFET를 위한 자가 정렬된 단일 확산 단절부에 대한 예시적인 구조물을 도시한다. 이러한 기술에서, 부동 와이어는 더미 게이트 영역으로부터 제거되지만, S/D 에피 프로파일은 로우-k 게이트 스페이서(229)에 여전히 내장된 실리콘 "스터드"(251)로서 여전히 잘 유지된다. 단일 확산 단절은 단일 확산 단절부(250)를 제공하도록 지정된 더미 게이트 내의 와이어(221)를 절삭(에칭)함으로써 수행된다. 이러한 방법은 유전체로 충전된 "절삭 게이트"를 통하여 이어지는 실리콘 와이어를 남기는 것보다 더 복잡한 것으로 간주될 수 있다. 그러나, 이러한 공정은, Si/SiGe이 개방된 대체 게이트로부터 제거되고 실리콘 그룹 에칭이 로우-k 스페이서(229)에 대해 선택적으로 수행되기 때문에, 대부분 자가 정렬된다.
추가적으로, S/D 에피택셜 성장(231)이 일관적이기 때문에, S/D 접점의 임의의 후속적인 금속 배선은 불균등한 체적으로 충전되지 않을 것이며, 커패시턴스로 인한 고장, 또는 게이트 구조물에 인접한 과도한 접점 금속 배선과 연관된 성능 문제에 대한 어떠한 가능성도 없을 것이다. 이것은 S/D 에피(231)가 접점 금속 배선을 위한 가용 체적을 차지하기 때문에 보장되며, 더미 또는 "절삭" 게이트로부터 일관된 에피 성장이 이루어지기 때문에, 추가적인 접점 금속 배선을 위한 동인은 없을 것이다.
도 3은 단일 확산 단절부를 나노와이어 또는 나노시트 소자 내에 통합하기 위한 전반적인 공정 흐름을 도시한다. 단계(310)에서, 출발 구조물이 제공된다. 출발 구조물은 나노와이어 또는 나노시트 기반 집적회로를 위한 제조 공정에서의 중간 구조물로서, 셀은 측방향으로 이격되어 수직으로 적층된 전계 효과 트랜지스터(FET) 소자를 포함한다. 중간 구조물은 소스/드레인(S/D) 영역의 에피택셜 성장 및 S/D 금속 배선 후의, 그러나 확산 단절부에 의한 인접 셀들의 분리 전의, 하부 및 상부 FET를 포함한다.
단계(320)에서, 출발 구조물의 적어도 하나의 게이트 영역은 영역 내의 나노와이어 또는 나노시트 재료의 적어도 일부분을 보존하면서, 단일 확산 단절부 영역으로 전환된다. 일 실시형태에서, S/D 에피택셜 영역들 사이의 연속적인 나노와이어 재료가 보존됨으로써, 도 1에서 설명된 부동 나노채널 구조물이 된다. 다른 실시형태에서, S/D 영역에 인접한 실리콘 스터드는 도 2에서 설명된 바와 같이 보존된다. 그 다음, 방법은, 능동 게이트 영역에서 대체 게이트 재료를 제거하고, 능동 게이트 나노와이어를 노출시켜서, GAA 구조물을 형성하는 단계(330)로 계속된다.
도 4a 내지 도 4f는 본 개시물의 일 실시형태에 따라, 도 2의 소자를 위한 예시적인 패터닝 집적 공정을 도시한다. 이들 도면은 나노시트를 사용하는 CFET 소자를 위한 소자 집적에 관한 것으로서, PMOS 시트는 NMOS 시트 위에 측방향으로 적층된다. 여기서 설명은 편의상 CFET에 초점을 맞추지만, 본원의 기술은 통상적인 FET, 나노와이어 및 나노시트 소자에 대해 동일하게 사용될 수 있다는 점을 유의한다. 추가적으로, 본원의 기술은 통상적인 FET 소자와 비교하여 상이하게 보일 수 있는 매립형 전원 레일(power rail)을 포함할 수 있다. 그러나, 이들 도면에서 매립형 전원 레일이 사용된다는 점은 나노와이어를 위한 단일 확산 단절부를 통합하는 공정과는 관련이 없다.
도 4a는 단일 확산 단절 공정을 위한 출발 구조물을 도시한다. 도시된 바와 같이, 구조물(400)은 소스/드레인 영역(430)과 교번하는 게이트 영역(420), 및 이러한 영역들을 분리시키기 위해 제공된 게이트 스페이서(429)를 포함한다. 각각의 게이트 영역(420)은, 나노채널 구조물(421)을 둘러싸는 대체 게이트 재료(460)를 통하여 연장되는 실리콘 재료의 나노채널 구조물(421)을 포함한다. 각각의 소스-드레인 영역(430)은 소스-드레인 에피택셜 반도체 재료(431), 및 소스-드레인 금속 접점 재료(433)를 포함한다. 소스-드레인 에피택셜 재료(431)는 개별 FET 소자를 형성하도록 나노채널 구조물(421)의 대향 단부 상에 제공된다. 도시된 바와 같이, 각각의 소스-드레인 에피택시(421)는 공정의 현 시점에서 순차적인 일련의 FET 소자들을 형성하기 위해, 인접 FET 소자의 소스-드레인 에피택시(421)와 병합된다. 예시적인 구조물(400)이 CFET 소자를 생성하기 위해 사용될 때, 하부 레벨의 FET 소자는 NMOS 소자인 반면에, 상부 레벨의 FET 소자는 PMOS 소자이다.
출발 구조물(400)은 조립식 구조를 달성함으로써, 또는 임의의 적합한 제조 공정에 의해 제공될 수 있다. 출발 구조물(400)을 제공하기 위한 하나의 예시적인 공정에서, 연속적인 Si/SiGe 핀이 형성되고, 전원 레일이 핀의 양측 상의 영역에 매립된다. 상보형 FET(CFET) 소자의 경우, VDD 레일은 핀의 일 측면 상에 위치되고, VSS 레일은 대향 측면 상에 위치된다. NMOS 및 PMOS가 여전히 이들 각각의 능동 영역을 갖는 전형적인 나노와이어 또는 나노시트 소자의 경우, 매립형 레일은 핀의 일 측면 상에만 위치될 수 있고, STI는 핀의 타 측면 상에 있다.
그 다음, 표준 대체 게이트(460)가 한정되고, 대체 게이트 구조물(460) 둘레의 주변 로우-k 스페이서(429) 및 유전체 캡(427)의 폴리실리콘으로 패턴화된다. 이러한 단계에서, Si/SiGe 핀은 연속적이며, 임의의 물리적 절삭이 이루어지지 않았다. 현 시점에서 대체 게이트(460)(전형적으로 폴리실리콘)는 SiN과 같은 주어진 유전체 캡(427), 및 SiCO(N)와 같은 로우-k 스페이서를 갖는다. 핀은 마찬가지로, 핀 구조물 자체로부터 임의의 에피택셜 실리콘 또는 SiGe을 제거하지 않도록 폴리실리콘 대체 게이트 전체 공정으로부터 보호를 제공하기 위해, 열 산화물과 같은 특정 라이너를 가질 것이다.
그 다음, 핀 라이너가 개방되고, 핀은 로우-k 스페이서 재료(429) 및 대체 게이트 위의 유전체 캡(427)에 대해 이방성으로 선택적 에칭된다. 이러한 기술은 본질적으로 나노와이어/나노시트(421)를 로우-k 게이트 스페이서(429) 및 대체 게이트(460) 내의 영역에 직접 자가 정렬시킨다.
전류 채널이 실리콘인 일 실시예에서, 핀 영역의 SiGe은 실리콘 나노와이어/나노시트에 대해 선택적으로 측방향으로 함입된다. 대체 게이트(460)를 넘어서 그리고 함입된 SiGe 내에 재생될 로우-k 스페이서(429)를 통하여 연장되도록 실리콘 나노시트를 제공하기 위해, 함입이 수행된다. 일부 실시형태는 SiGe 또는 Ge과 같은 실리콘 이외의 재료로 PMOS 채널이 제조되길 원하는 경우, 상부 및 하부 채널이 상이한 재료로 구성될 수 있는 통상적인 CFET 셀을 사용할 수 있다.
로우-k 게이트 스페이서(429)를 통하여 돌출되는 소스 및 드레인 구조물(431)은 채널 재료(421)로부터 성장된다. 도 4a에 도시된 상보형 FET의 경우, S/D 공정은 NMOS 및 PMOS가 표준 셀의 분리된 영역에 위치되는 통상적인 나노와이어의 경우와 상이하다. CFET의 경우, PMOS 및 NMOS S/D(431)의 배치는 서로 바로 위에 있다. 본원의 실시예의 경우, 단일 확산 단절부는 통상적인 나노와이어 또는 CFET 나노와이어에 적용될 수 있다. CFET 실시예는 단일 확산 단절을 설명할 때 편의상 사용된다.
CFET의 경우, S/D 바는 순차적인 방법을 통해 형성되며, 상부 나노와이어 구조물(421)은 로우-k 스페이서(429) 내에 약간 함입되고, 에피택셜 성장을 제공하지 않을 재료로 캡핑된다. 그 다음, S/D 에피택셜 성장(431)은 최하단 세트의 나노와이어/나노시트(421)로부터 이루어진다. 그 다음, 하부 전극 "패턴"은 S/D 바 영역에 충전되는 실리콘 산화물 또는 다른 재료 내에 기록된다. 그 다음, 이러한 하부 전극 패턴 내에 내부 비아(via)가 패턴화되고, 매립형 전원 레일(407)과 접촉되도록 전사된다. 그 다음, 하부 S/D(431)는 하부 레벨 접점(433)(이 경우, 이는 NMOS 전극임)을 형성하도록 금속 배선된다. 또한, 이러한 금속 배선 공정은 전원 레일을 하부 접점에 연결함으로써 내부를 충전한다.
그 다음, 하부 레벨과 상부 레벨 사이에 유전체 분리부(435)를 형성하기 위한 방법이 수행된다. 커패시턴스의 이유로, 이러한 공정을 위해 유전체-온-금속 선택적 증착을 수행하기 위한 방법이 사용될 수 있다; 그러나, 간단한 충전 CVD 증착을 수행한 후에, CMP 및 함입부 에칭을 수행하는 것도 형태적 관점에서 마찬가지로 효과적이다. 그 다음, 상부 채널(421) 위의 캡(427)은 로우-k 스페이서(429)에 대해 선택적으로 제거된다. 그 다음, S/D 에피(431)가 상부 채널(421)로부터 성장되어 금속 배선된다. 그 다음, 상부 전극 패턴은 S/D 바 내의 산화물 또는 다른 재료 내에 기록된다. 그 다음, 해당 매립형 전원 레일(407)에 전기적으로 연결하기 위해, 내부 비아가 현재의 상부 전극 패턴으로 패턴화된다. 상부 전극 및 해당 내부 비아는 금속(433)으로 금속 배선된다. 그 다음, S/D 바의 나머지 부분이 유전체 재료(435)로 충전되고, 대체 게이트의 상부와 측방향으로 정렬되도록 CMP됨으로써, 본 개시물의 실시형태에 따른 단일 확산 단절 공정을 위한 도 4a에 도시된 출발 구조물을 제공한다.
S/D 구조물(431)의 형상을 나타내기 위해 S/D 바를 통하여 단면도가 제공된 도 4a에 도시된 바와 같이, 하부 및 상부 전극을 금속 배선할 때, S/D 에피(431)의 일관된 형상은 금속 배선되는 전극(433)을 실질적으로 최소화할 수 있게 한다는 것은 명백하다. 전극의 크기 및 형상은 설계(국부적 상호 접속부에 얼마나 많은 접속점이 필요한지, 또는 각각의 접점에 대한 최대 BEOL)에 따라 달라진다. 특히, 접점과 인접 금속 게이트 사이의 총 커패시턴스를 감소시키기 위해, CFET는 매립형 전원 레일(407)로 이어지는 해당 내부 비아 접속부 및 전극 모두를 위해 사용되는 금속의 총 체적을 최소화하는 것이 바람직하다.
나노와이어 또는 나노시트 공정을 위한 단일 확산 단절은 대체 또는 금속 게이트에서 게이트 절삭을 통해 이루어진다. 그러나, 도 4a 내지 도 4f의 이러한 예시적인 공정에서, 단일 확산 단절부(450)는 설명의 용이함을 위해 대체 게이트(460) 내에서 이루어진다.
단일 확산 단절(SDB) 공정은 로우-k 스페이서(429)에 대한 그리고 S/D 바의 상부에 존재하는 유전체 막(437)에 대한 에칭 선택도를 통해 "절삭"되도록 단일 대체 게이트와 자가 정렬된다. 이러한 공정은 Vigus tX 플랫폼을 통한 Tokyo Electron Ltd. 에칭 기능을 사용하여, 매우 높은 선택도(20:1 초과)를 제공한다. 이러한 대체 게이트 에칭은 이방성 에칭의 이점이 있는 반면에, 대부분의 다른 대체 게이트 에칭은 등방성인 유연성을 갖는다. 이 경우, 이것이 통상적인 "대체 게이트 개방" 에칭이 아니라, 단일 대체 게이트 구조물 내에 단일 확산 단절부를 배치하기 위한 에칭이라는 점으로 인해, 이방성 에칭이 필요하다.
도 4b에 도시된 바와 같이, 패턴화된 마스크 재료(470)가 출발 구조물(400) 위에 제공되며, 그 다음에, 대체 게이트(460)를 포함하는 폴리실리콘이 에칭되어 함입부(471)를 형성한다. 이러한 에칭 함입부(471)는 일반적으로 열 산화물, 또는 임의의 유형의 에칭 시에 폴리실리콘에 대한 높은 선택도를 나타낼 수 있는 다른 유형의 재료로 이루어진 핀 라이너 재료에 의해 보호되는 Si/SiGe 핀을 노출시킨다.
그 다음, Si/SiGe 핀을 보호하는 라이너가 제거되고, 노출된 핀은 이방성으로 에칭되어 도 4c에 도시된 바와 같이 의도된 물리적 게이트 구조물 아래에 함입부(473)를 형성한다. 대체 게이트 재료(460)가 실리콘계가 아닌 재료로 이루어지거나, Si 및 SiGe에 대한 우수한 선택도를 갖고 S/D에서 이루어지는 도펀트 활성화에 대해 열적으로 안정한 재료로 이루어지는 경우에만, 등방성 에칭이 선택적으로 이러한 상황에서 사용될 수 있다.
절삭부가 로우-k 게이트 스페이서(429)와 자가 정렬되기 때문에, 로우-k 스페이서(429) 내에 남아 있는 잔류 채널 "스터드"(451)가 남게 되며, 이는 이미 성장된 S/D 구조물(431)을 위한 안정적인 고정점을 제공할 것이다. 따라서, 임의의 S/D 에피(431)를 임의의 에칭에 직접 노출시키지 않으므로, 임의의 확산 단절부 영역(450)에 인접한 S/D 에피(431)를 패싯팅 또는 변형시키기 위한 메커니즘이 없다. 추가적으로, 이러한 방법은 로우-k 스페이서(429) 내에 남아 있는 잔류 채널 재료 스터드(451)를 제공하기 때문에, 능동 게이트와 더미 또는 절삭 게이트 사이의 S/D를 변형시키기 위한 다른 수단이 없다. 예시적인 결과는 도 4c에 도시된다.
그 다음, 게이트 "절삭"이 필요한 경우, 단일 확산 단절부(450)가 유전체 재료(453)로 충전되거나, 또는 대안적으로, 단일 확산 단절부(450)가 임시 재료로 충전됨으로써, CFET의 경우, 표준 셀들 간에 남북 배향으로 절삭 또는 더미 게이트에 인접하여 이어지는 실제 물리적 게이트에서 나노와이어 또는 나노시트가 노출될 수 있다. 이러한 실시예의 경우, 유전체 재료(453)로 충전되는 물리적 절삭 게이트를 포함하기 위한 단일 확산 단절부를 고려한다.
CFET의 경우, 한 가지 과제는 대부분의 게이트 구조물이 NMOS와 PMOS 간에 "공통"이고, 게이트가 금속 배선 공정을 통해 상부 PMOS 및 하부 NMOS로(또는 그 반대로) "분리"된다는 점이다. 매우 복잡한 표준 셀을 위한 단일 확산 단절부(450)의 경우, SRAM에 존재하는 바와 같이, 다른 채널이 아닌 하나의 채널을 위한 단일 확산 단절부가 필요하므로, NMOS 및 PMOS 게이트들은 물리적으로 분리될 수 있다. 이러한 기술은 NMOS 또는 PMOS 채널을 위해서만 단일 확산 단절부가 존재하도록 하기 위해, 표준 랜덤 로직 소자 내에 통합될 수 있다. 예시적인 결과는 도 4d에 도시된다.
SDB "절삭"이 수행되고, 유전체 재료(453), 또는 의도된 더미 또는 절삭 게이트 내에 사용되는 임의의 유형의 대체 재료로 충전되면, 의도된 능동 게이트가 처리된다. 대체 게이트(460)의 폴리실리콘은 남아 있는 게이트 영역(420)에서 풀링되어, 이러한 의도된 능동 게이트 내에 능동 Si/SiGe 핀 구조물을 남긴다. 그 다음, SiGe이 제거되어 능동 게이트 영역(420) 내의 실리콘 나노와이어 또는 나노시트(421)를 노출시키다. PMOS가 NMOS와 비교하여 상이한 채널 재료로 이루어지길 원하는 경우, 핀 구조물 내의 임시 재료를 제거하면서 원하는 채널 재료를 보존하기 위해 매우 높은 선택도가 사용될 수 있도록, Si : Si:B : SiGe : Ge과 같은 에피택셜 재료의 3방향 선택도 매트릭스가 핀 구조물에 구성될 수 있다. 예시적인 결과는 도 4e에 도시되며, 도 4e는 함입된 트렌치(480) 내에 부유되는 노출된 나노채널 구조물(421)을 갖는 의도된 능동 게이트 영역(420)을 도시한다.
능동 게이트(그리고 또한, 게이트의 임의의 금속 배선 전에 에칭 선택적 대체 재료가 제거되는 경우, 더미 게이트)는 NMOS 및 PMOS 게이트들이 동일한 공통 물리적 게이트에 포함되도록 하는 방식으로 금속 배선되거나, 또는 SRAM 셀 설계를 위해 Tokyo Electron, Ltd.가 개발한 이중-게이트 방식을 통해 금속 배선된다.
본 실시예에서, 공통 게이트(490)가 사용되며, 이러한 공통 게이트는 PMOS 게이트 아래에 위치된 NMOS 게이트를 갖는다. 이것은, 상부 및 하부 게이트 모두의 둘레에 하이-k 막을 증착하는 단계; 상부 및 하부 게이트 모두의 둘레에 게이트 금속을 증착하는 단계; 및 다른 채널을 노출시키면서 하나의 채널을 선택적으로 커버하기 위해 임시 충전 재료가 사용될 수 있도록, NMOS 및 PMOS 일함수(WF) 금속을 증착하는 단계를 통해 이루어진다. 이러한 방법은 사용되는 집적 방식에 따라 단일채널 증착 또는 단일채널 에칭을 지원하도록 수행될 수 있다. 그 다음, NMOS 및 PMOS에 걸친 게이트 금속의 증착이 마무리된다. 최종 게이트 금속 증착은 예를 들어, 텅스텐, 코발트, 루테늄, 알루미늄, 또는 이들의 합금과 같은 금속으로 수행된다. 예시적인 결과는 도 2와 동일한 구조물인 도 4f에 도시되며, S/D 바가 아닌 GAA 구조물을 통하는 단면도를 갖는다.
이러한 집적 단계 후에, 모든 공정은 통상적인 로직에 사용되는 것을 따른다: 게이트 및 S/D 접점에 대한 국부적 접속부가 제조되며; 그 다음, 최종 소자를 형성하기 위해 BEOL 경로 설정 트랙까지 접속부가 제조된다.
도 1의 구조물을 형성하기 위한 공정은 대향하는 S/D 에피택시 구조물들(431) 사이를 연결하기 위해 나노시트/나노와이어(421)가 더미 게이트 영역(420) 내에 보존된다는 점을 제외하고는, 도 4a 내지 도 4f의 공정과 유사하다. 구체적으로, 핀 라이너의 제거 후에, 대체 게이트 재료(460)가 제거되어 나노와이어/나노시트 재료(421)를 노출시키고, 이러한 영역은 능동 게이트 영역의 게이트 금속 배선 전에 유전체 재료(453)로 충전된다.
집적을 위한 또 다른 기술에서, Si/SiGe 핀은 초기에 절삭되지만, 나노와이어 또는 나노시트 공정을 위한 단일 확산 단절에 대한 다른 방식을 제공하기 위해, 유전체로 즉시 충전된다. 예시적인 결과는 도 5에 도시된다. 도시된 바와 같이, 구조물(500)은 S/D 에피 프로파일이 로우-k 게이트 스페이서(559)에 내장된 실리콘 "스터드"(551)로서 여전히 잘 유지된다는 점에서, 도 2의 구조물과 유사하다. 추가적으로, S/D 에피택셜 성장(531)은 셀들에 걸쳐서 일관적이다. 구조물(500)은 CUT-BEYOND-LAST를 사용하는 나노와이어에 대한 핀펫 단일 확산 단절부를 포함한다. 나노와이어/나노시트는 연속적으로 이어지는 Si/SiGe 핀으로 형성된다(핀이 Si/SiGe 적층물을 통하여 전사된 후에 절삭이 수행된다). 제1 STI 산화물 증착/CMP 후에, 절삭 마스크를 사용하여 연속적인 핀을 개방하고, 절삭부로부터 Si/SiGe이 이방성으로 에칭된다. 그 다음, Si/SiGe 핀의 절삭부는 유전체(553)로 충전된다. 또한, 이러한 방법은 일관된 S/D 에피(531)가 능동 게이트 및 더미 게이트 모두에 걸쳐서 성장할 수 있도록 하기 위해, 와이어의 스터드(551)를 보존한다. 따라서, 이것은 대체 게이트 내의 와이어/시트를 절삭하는 것에 대한 대안이다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 5의 구조물(500)에 도시된 바와 같은 나노와이어 구조물을 위한 단일 확산 단절부를 제공하기 위한 공정 흐름을 도시한다. 도 5a 내지 도 5d는 출발 구조물의 상이한 관점에서 단일 확산 단절 공정을 도시한다. 도 5a에 도시된 바와 같이, 출발 구조물은 기판(501) 상에 제공된 연속적인 다층 핀 구조물(503)을 포함한다. 그 다음, 핀들(503) 사이의 영역이 충전 재료(505)로 충전되며, 단일 확산 단절부 패턴화된 마스크(507)가 도 5b에 도시된 바와 같이 구조물 위에 제공된다. 그 다음, 도 5c에서, 게이트 절삭부(509)가 핀(503) 내로 이방성으로 에칭된다. 그 다음, 유전체 충전물이 절삭부(509)에 제공되어, 도 5d에 도시된 바와 같은 단일 확산 단절부(550)를 형성한다.
이러한 기술에서, 주어진 공정에서 SADP 또는 SAQP(다중 패터닝)에 의해 나중에 이루어지는 의도된 더미 게이트 영역에 핀 절삭부를 자가 정렬시키는 것은 어려울 수 있다. 또한, 이러한 기술은 절삭부가 금속 게이트 크기보다 더 작도록 요구하므로, 능동 영역과 더미 영역 사이의 일관된 S/D 에피 성장을 보장하기 위해, 에지 배치 오차(EPE) 공차는 실리콘 스터드 형성을 방해하는 영역으로 확장되지 않는다.
이러한 방법은, SDB에서 물리적 게이트 구조물과의 임의의 유형의 자가 정렬이 없고, 게이트 구조물을 형성하기 위해 사용된 방법(SADP 또는 심지어 SAQP)의 정렬 기능에 의존하기 때문에, 다소 더 복잡한 것으로 간주된다.
따라서, 단일 확산 단절(SDB)을 제공하기 위한 다양한 기술이 본원에 개시된다. 한 가지 기술로서, 나노와이어/나노시트 공정을 위한 SDB는 초기 핀 형성 모듈에서 실리콘/SiGe 초격자 핀을 절삭하는 것과 대조적으로, 대체 게이트 모듈에서 이루어진다. 나노와이어/나노시트를 위한 단일 확산 단절은, 의도된 확산 단절부의 두 인접 접점들 상의 소스 및 드레인 영역 내에서 완전한 에피택셜 성장이 이루어질 수 있도록 수행된다. 단일 확산 단절부 영역의 양 측면 상의 완전한 에피택셜 성장은 인접 능동 게이트들을 통과하는 채널에서 일관된 변형이 달성되도록 보장한다.
소스 및 드레인 접점의 에피택셜 성장은 단일 확산 단절부의 형성 전 또는 후에 이루어질 수 있다. 의도된 대체 게이트의 단일 확산 단절부 이후에 소스 및 드레인을 형성하는 경우의 일 실시형태에서, 채널 재료는 로우-k 또는 게이트 측벽 스페이서 내에 보존될 필요가 있다; 이것은 소스 및 드레인 에피택셜 성장이 확산 단절부 영역으로부터 여전히 달성될 수 있게 하여, 2개의 능동 게이트 사이에 형성된 것과 유사한 일관된 소스 및 드레인 접점을 형성한다. 단일 확산 단절부 이전에 이루어지는 소스 및 드레인 형성의 예시적인 경우, 소스 및 드레인 접점은 접점 영역 또는 접점 영역 위에 배치된 유전체 캡 내의 유전체 충전물에 의해 제공되는 에칭 선택도를 사용하는, 개방된 대체 게이트 내의 실리콘/SiGe 초격자의 임의의 에칭으로부터 보호된다. 또한, 전형적으로 700℃를 초과하는 온도에서 수행되는 하이-k 막 어닐링과 같이, 임의의 임계 하이-k 금속 게이트(HKMG) 공정 온도를 초과하는 열 한계를 갖는 루테늄과 같은 금속이 사용되는 경우, 소스 및 드레인 접점은 대체 게이트 모듈의 단일 확산 단절부 이전에 금속 배선될 수 있다.
일부 실시형태에서, 확산 단절부가 제조되는 대체 게이트의 개방 전에, 로우-k 또는 게이트 측벽 스페이서의 형성이 완료된다. 나노와이어/나노시트 소자를 위한 이러한 방법에서 이는 통상적으로 업계에서 "내부 스페이서"로 지칭된다.
의도된 채널이 실리콘인 실시형태에서, 실리콘/SiGe 초격자는 Tokyo Electron CERTAS 기상 에칭과 같은 등방성 고 선택적 에칭으로 처리될 수 있으며, SiGe은 적층된 실리콘 채널들 사이에 원하는 양의 공간을 형성하기 위해 주기적으로 함입될 수 있다. 그 다음, 로우-k 또는 게이트 스페이서 재료가 증착될 수 있고, 적층된 실리콘 채널 와이어들 또는 시트들 사이에 로우-k 또는 게이트 스페이서 재료만이 남도록 이방성으로 에칭될 수 있다. 그 다음 대체 게이트가 의도된 단일 확산 단절부 영역 내에서 개방되어 실리콘/SiGe 초격자 핀이 의도된 확산 단절부 영역에서 노출되는 경우, 로우-k 또는 게이트 측벽 스페이서는 적층된 나노와이어 또는 나노시트에 대한 보호를 제공할 수 있다. 대체 게이트의 로우-k 또는 게이트 스페이서 내에 포함된 나머지 채널 재료는 단일 확산 단절이 먼저 수행된 경우, 소스 및 드레인 에피택셜 성장의 성장을 위해 사용될 수 있거나; 또는 접점의 소스 및 드레인 에피택셜 성장이 이미 완료된 경우, 나머지 로우-k 또는 게이트 측벽 스페이서 내의 채널의 밀폐는 형성된 소스 및 드레인 접점에 대한 임의의 왜곡을 방지할 것이다.
폴리실리콘 또는 비정질 실리콘 대체 게이트는 로우-k 또는 게이트 측벽 스페이서 내에 보존된 채널에 대한 선택도, 그리고 충전된 유전체 막 내에 포함되는 에피택셜 소스 및 드레인 접점에 대한 선택도를 사용하여, 실리콘/SiGe 초격자 핀을 노출시키도록 개방될 수 있다. 소스 및 드레인 접점이 이미 금속 배선된 경우, 로우-k 또는 게이트 측벽 스페이서에 대한 에칭 선택도, 및 폴리실리콘 또는 비정질 실리콘 대체 게이트에 대한 에칭 선택도를 사용하여, 유전체를 배치하기 위해 접점 금속이 함입될 수 있다.
원하는 대체 게이트가 의도된 단일 확산 단절부를 형성하도록 개방되면, 대체 게이트 내의 실리콘/SiGe 초격자가 노출 또는 제거될 수 있거나, 또는 변경된 에칭 방식을 사용하여, 폴리실리콘 또는 비정질 대체 게이트 및 실리콘/SiGe 초격자 핀이 동시에 제거될 수 있다. 이러한 실시형태에서, 의도된 단일 확산 단절부의 로우-k 또는 게이트 측벽 스페이서 내에 채널 재료가 포함되기 때문에, 노출된 실리콘/SiGe 초격자 핀을 갖는 개방된 대체 게이트는 일부 유형의 유전체 재료로 충전될 필요가 있다. 의도된 단일 확산 단절부 내에 HKMG 막이 여전히 증착되는 전통적인 "더미 게이트"는 채널 재료가 "더미 게이트"에 연결됨에 따라, 나노와이어/나노시트 소자인 경우에는 제조될 수 없다.
전술한 설명에서, 공정 시스템의 특정 형상 및 그 내부에 사용되는 다양한 구성 요소 및 공정의 설명과 같은, 구체적인 세부 사항이 상술되었다. 그러나, 본원의 기술은 이러한 구체적인 세부 사항으로부터 벗어나는 다른 실시형태로 실시될 수 있으며, 이러한 세부 사항은 설명을 위한 목적이며 제한 사항이 아님을 이해해야 한다. 본원에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 구체적인 수, 재료, 및 구성이 상술되었다. 그럼에도 불구하고, 실시형태는 이러한 구체적인 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 구성 요소는 유사한 참조 부호로 표시되므로, 임의의 중복 설명은 생략될 수 있다.
다양한 실시형태의 이해를 돕기 위해 다양한 기술이 다수의 별개의 작업으로서 설명되었다. 설명의 순서는 이들 작업이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안된다. 실제로, 이들 작업은 제시된 순서로 수행될 필요가 없다. 설명된 작업은 설명된 실시형태와 상이한 순서로 수행될 수 있다. 다양한 추가적인 작업이 수행될 수 있거나/수행될 수 있고, 설명된 작업이 추가적인 실시형태에서 생략될 수 있다.
본원에서 사용된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 대상물을 지칭한다. 기판은 소자, 특히 반도체 또는 다른 전자 소자의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조물, 레티클, 또는 박막과 같이 베이스 기판 구조물 상에 있거나 위에 놓이는 층일 수 있다. 따라서, 기판은 패턴화된 또는 패턴화되지 않은 임의의 특정 베이스 구조물, 하부층 또는 상부층으로 한정되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 그리고 층 및/또는 베이스 구조물의 임의의 조합물을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만, 이는 단지 예시적인 목적을 위한 것이다.
또한, 당업자는 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 작업에 대해 많은 변경이 이루어질 수 있음을 이해할 것이다. 이러한 변경은 본 개시물의 범위에 의해 포함되도록 의도된다. 이와 같이, 본 발명의 실시형태의 전술한 설명은 제한적인 것으로 의도되지 않는다. 오히려, 본 발명의 실시형태에 대한 임의의 제한 사항은 이하의 청구범위에 제시된다.

Claims (40)

  1. 반도체 소자를 형성하는 방법으로서,
    복수의 소스/드레인(S/D) 영역과 교대로 배치된 복수의 게이트 영역을 그 위에 갖는 기판을 포함하는 출발 구조물을 제공하는 단계로서, 각각의 상기 게이트 영역은, 대체 게이트에 의해 둘러싸인 중간 부분, 및 각각의 게이트 스페이서에 의해 둘러싸인 대향 단부 부분을 갖는 나노채널 구조물을 포함함으로써, 상기 나노채널 구조물이 상기 게이트 영역의 상기 게이트 스페이서 및 상기 대체 게이트를 통하여 연장되고, 각각의 상기 S/D 영역은 상기 S/D 영역의 대향 측면 상에 각각 제공된 제1 및 제2 인접 게이트 영역의 나노채널 구조물을 연결하도록 상기 S/D 영역을 통하여 연장되는 S/D 구조물을 포함하는, 단계;
    상기 제1 인접 게이트 영역을, 더미 게이트 구조물을 포함하는 단일 확산 단절부로 전환하는 단계; 및
    상기 제2 인접 게이트 영역을, 상기 제2 인접 게이트 영역의 상기 나노채널 구조물 내에 전류 채널을 생성하도록 구성된 능동 게이트 구조물을 포함하는 능동 게이트로 전환하는 단계를 포함하는,
    반도체 소자를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제2 인접 게이트를 전환하는 단계는,
    상기 제1 인접 게이트 영역의 상기 나노채널 구조물의 상기 중간 부분으로부터 상기 대체 게이트를 제거하는 단계; 및
    상기 더미 게이트 구조물을 형성하도록 상기 제1 인접 게이트 영역의 상기 나노채널 구조물의 상기 중간 부분을 유전체 재료로 둘러싸는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 대체 게이트를 제거하는 단계는 상기 제1 인접 게이트 영역 내의 상기 나노채널 구조물의 상기 중간 부분을 보존하면서, 상기 제1 인접 게이트 영역 내의 상기 대체 게이트를 등방성으로 에칭하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상기 등방성으로 에칭하는 단계는 상기 나노채널 구조물의 재료에 대하여 그리고 상기 게이트 스페이서의 재료에 대하여 상기 대체 게이트의 재료를 선택적으로 에칭하는 단계를 포함하는, 방법.
  5. 제4항에 있어서,
    상기 등방성으로 에칭하는 단계는 상기 제2 인접 게이트 영역의 대향 게이트 스페이서에 자가 정렬되는, 방법.
  6. 제1항에 있어서,
    상기 제2 인접 게이트를 전환하는 단계는,
    상기 제1 인접 게이트 영역 내에 트렌치를 제공하도록 상기 나노채널 구조물의 상기 중간 부분 및 상기 대체 게이트를 제거하는 단계; 및
    상기 단일 확산 단절부를 형성하도록 상기 트렌치를 유전체 재료로 충전하는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제거하는 단계는 상기 트렌치를 제공하도록 상기 나노채널 구조물의 상기 중간 부분 및 상기 대체 게이트를 이방성으로 에칭하는 단계를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 제1 인접 게이트를 전환하는 단계는,
    상기 제1 인접 게이트 영역의 상기 나노채널 구조물의 상기 중간 부분으로부터 상기 대체 게이트를 제거하는 단계; 및
    상기 능동 게이트 구조물을 형성하도록 상기 제1 인접 게이트 영역의 상기 나노채널 구조물의 상기 중간 부분을 다층 구조물로 둘러싸는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 둘러싸는 단계는,
    상기 나노채널 구조물의 상기 중간 부분 상에 하이-k 재료 층을 형성하는 단계; 및
    상기 하이-k 재료 층 상에 적어도 하나의 전도성 재료 층을 형성하는 단계를 포함하는, 방법.
  10. 반도체 소자를 제조하는 방법으로서,
    작업 표면을 갖는 기판을 제공하는 단계;
    상기 기판 상에 복수의 게이트 영역을 형성하는 단계로서, 각각의 게이트 영역은 나노채널 구조물을 포함하는, 단계;
    상기 작업 표면을 따라 상기 복수의 게이트 영역과 교대로 배치된 복수의 소스/드레인(S/D) 영역을 형성함으로써, 각각의 S/D 영역의 측면이 상기 게이트 영역의 측면과 접촉되는 단계;
    상기 복수의 게이트 영역의 제1 게이트 영역에 능동 게이트를 형성하는 단계로서, 상기 능동 게이트는, 상기 복수의 S/D 영역의 인접 S/D 영역의 제1 측면으로 상기 제1 게이트 영역을 통하여 연장되는 능동 나노채널 구조물을 형성하도록, 상기 제1 게이트 영역의 상기 나노채널 구조물과 접촉되는, 단계;
    상기 복수의 게이트 영역의 제2 게이트 영역 내에 더미 게이트를 형성하는 단계로서, 상기 더미 게이트는, 상기 인접 S/D 영역의 상기 제1 측면과 대향하는 상기 인접 S/D 영역의 제2 측면으로 상기 제2 게이트 영역의 적어도 일부분을 통하여 연장되는 더미 채널 구조물을 형성하도록, 상기 제2 게이트 영역의 상기 나노채널 구조물과 접촉되는, 단계; 및
    상기 인접 S/D 영역에 S/D 구조물을 형성함으로써, 상기 S/D 구조물이 상기 능동 채널 구조물로부터 상기 인접 S/D 영역을 통하여 상기 더미 나노채널 구조물로 연장되는 단계를 포함하는,
    반도체 소자를 제조하는 방법.
  11. 제10항에 있어서,
    상기 복수의 게이트 영역을 형성하는 단계는,
    상기 게이트 영역의 상기 나노채널 구조물의 중간 부분을 둘러싸는 대체 게이트를 형성하는 단계; 및
    상기 나노채널 구조물의 각각의 대향 단부 부분을 둘러싸는 게이트 스페이서를 형성함으로써, 상기 게이트 스페이서가 상기 게이트 영역의 대향 측벽을 형성하고, 상기 대체 게이트가 상기 대향 측벽 사이에 제공되며, 상기 나노채널 구조물이 각각의 게이트 스페이서를 통하여 연장되는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 능동 게이트를 형성하는 단계는,
    상기 제1 게이트 영역으로부터 상기 대체 게이트를 제거하는 단계; 및
    상기 제1 게이트 영역의 상기 나노채널 구조물의 상기 중간 부분을 다층 능동 게이트 구조물로 둘러싸는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 중간 부분을 둘러싸는 단계는,
    상기 나노채널 구조물의 상기 중간 부분과 접촉되는 하이-k 유전체 층을 형성하는 단계; 및
    상기 하이-k 유전체 층과 접촉되는 게이트 금속을 형성하는 단계를 포함하는, 방법.
  14. 제11항에 있어서,
    상기 더미 게이트를 형성하는 단계는,
    상기 제2 게이트 영역으로부터 상기 대체 게이트를 제거하는 단계; 및
    상기 나노채널 구조물의 상기 중간 부분을 상기 더미 게이트 구조물로 둘러싸는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 중간 부분을 둘러싸는 상기 형성하는 단계는,
    상기 게이트 스페이서 사이의 영역을 유전체 재료로 충전함으로써, 상기 나노채널 구조물이 상기 제2 게이트 영역 내의 상기 게이트 스페이서 및 상기 유전체 재료를 통하여 연장되는 단계를 포함하는, 방법.
  16. 제11항에 있어서,
    상기 더미 게이트를 형성하는 단계는,
    상기 제2 게이트 영역으로부터 상기 나노채널 구조물의 상기 중간 부분 및 상기 대체 게이트를 제거하는 단계; 및
    상기 더미 나노채널 구조물이 각각의 상기 대향 게이트 스페이서를 통하여 연장되는 나노채널 재료의 스터드를 포함하도록, 상기 대향 게이트 스페이서 사이의 영역을 유전체 재료로 충전하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제거하는 단계는 상기 제2 게이트 영역으로부터 상기 나노채널 구조물의 상기 중간 부분 및 상기 대체 게이트를 이방성으로 에칭하는 단계를 포함하는, 방법.
  18. 반도체 소자를 제조하는 방법으로서,
    기판 상에 형성되어 상기 기판의 작업 표면을 따라 연장되는 연속적인 다층 핀 구조물을 갖는 상기 기판을 제공하는 단계로서, 연속적인 다층 핀 구조물은 상기 다층 핀 구조물을 따라 연장되는 연속적인 나노채널 구조물을 포함하는, 단계;
    각각의 단일 확산 단절 절삭부에 의해 분리된 복수의 능동 핀 구조물을 제공하도록, 상기 연속적인 다층 핀 구조물에 적어도 하나의 단일 확산 단절 절삭부를 형성하는 단계로서, 각각의 능동 핀 구조물은 능동 나노채널 구조물을 포함하는, 단계;
    각각의 능동 핀 구조물로부터 복수의 능동 게이트 영역을 제공하도록, 각각의 상기 능동 핀 구조물에 복수의 게이트 절삭부를 형성하는 단계로서, 상기 복수의 능동 게이트 영역은 상기 복수의 게이트 절삭부의 각각의 게이트 절삭부에 의해 분리되고, 각각의 능동 게이트 영역은 상기 능동 게이트 영역을 통하여 연장되는 각각의 능동 나노채널을 포함하는, 단계;
    상기 단일 확산 단절 절삭부에 단일 확산 단절 구조물을 형성하는 단계로서, 상기 단일 확산 단절 구조물은 유전체에 의해 둘러싸인 더미 나노채널 구조물을 포함하는, 단계;
    상기 복수의 게이트 절삭부 각각에 소스/드레인(S/D) 영역을 형성하는 단계로서, 각각의 S/D 영역은 상기 각각의 게이트 절삭부에 걸쳐서 연장되는 S/D 구조물을 포함하고, 적어도 하나의 S/D 구조물은 상기 더미 나노채널을 각각의 능동 게이트 구조물의 상기 능동 나노채널에 연결하는, 단계; 및
    각각의 능동 게이트 영역 내의 상기 복수의 능동 나노채널의 둘레에 복수의 능동 게이트 구조물을 형성하는 단계를 포함하는,
    반도체 소자를 제조하는 방법.
  19. 제18항에 있어서,
    상기 단일 확산 단절 구조물을 형성하는 단계는 상기 확산 단절 영역에 나노채널 재료의 스터드를 형성하는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 S/D 구조물을 형성하는 단계는 상기 스터드로부터 S/D 재료를 에피택셜 성장시키고 상기 능동 나노채널로부터 S/D 재료를 에피택셜 성장시킴으로써, 상기 적어도 하나의 S/D 구조물을 형성하는 단계를 포함하는, 방법.
  21. 반도체 소자로서,
    작업 표면을 갖는 기판;
    상기 작업 표면을 따라 공통 평면에서 상기 기판 상에 제공된 복수의 전계 효과 트랜지스터(FET) 소자로서, 각각의 FET 소자는,
    대향 단부 표면, 및 상기 대향 단부 표면 사이로 연장되는 측벽 표면을 갖는 능동 나노채널 구조물,
    상기 측벽 표면과 접촉되도록 상기 나노채널 구조물의 중간 부분을 둘러싸는 능동 게이트 구조물,
    상기 측벽 표면과 접촉되도록 상기 나노채널 구조물의 각각의 단부 부분을 각각 둘러싸는 제1 및 제2 게이트 스페이서, 및
    상기 나노채널 구조물의 상기 대향 단부 표면과 각각 접촉되는 제1 및 제2 소스/드레인(S/D) 구조물을 포함하는, 복수의 전계 효과 트랜지스터(FET) 소자; 및
    제1 FET 소자와 제2 FET 소자 사이에 제공된 단일 확산 단절부를 포함하며,
    상기 단일 확산 단절부는 상기 제1 FET 소자의 S/D 구조물 및 상기 제2 FET 소자의 S/D 구조물에 연결된 더미 나노채널 구조물을 포함하는,
    반도체 소자.
  22. 제21항에 있어서,
    상기 나노채널 구조물은 나노와이어 및 나노시트 중 적어도 하나를 포함하는, 반도체 소자.
  23. 제21항에 있어서,
    상기 단일 확산 단절부는 상기 단일 확산 단절부를 통하여 연장되는 연속적인 더미 나노채널 구조물을 포함하는, 반도체 소자.
  24. 제23항에 있어서,
    상기 연속적인 더미 나노채널 구조물은 대향 더미 나노채널 단부 표면, 및 상기 대향 더미 나노채널 단부 표면 사이로 연장되는 더미 나노채널 측벽 표면을 포함하는, 반도체 소자.
  25. 제24항에 있어서,
    상기 단일 확산 단절부는 상기 더미 나노채널 측벽 표면과 접촉되도록 상기 연속적인 더미 나노채널 구조물을 둘러싸는 유전체 재료를 더 포함하는, 반도체 소자.
  26. 제24항에 있어서,
    상기 더미 나노채널 단부 표면의 제1 더미 나노채널 단부 표면은 상기 제1 FET 소자의 S/D 영역과 접촉되며, 상기 더미 나노채널 단부 표면의 제2 더미 나노채널 단부 표면은 상기 제2 FET 소자의 S/D 영역과 접촉되는, 반도체 소자.
  27. 제24항에 있어서,
    상기 제1 FET 소자의 상기 S/D 구조물은 상기 대향 더미 나노채널 단부 표면의 제1 대향 더미 나노채널 단부 표면으로부터 에피택셜 성장된 재료를 포함하며,
    상기 제2 FET 소자의 상기 S/D 구조물은 상기 대향 더미 나노채널 단부 표면의 제2 대향 더미 나노채널 단부 표면으로부터 에피택셜 성장된 재료를 포함하는, 반도체 소자.
  28. 제21항에 있어서,
    상기 단일 확산 단절부는 상기 단일 확산 단절부 내에 제공되는 분할된 더미 나노채널 구조물을 포함하는, 반도체 소자.
  29. 제28항에 있어서,
    상기 분할된 더미 나노채널 구조물은 나노와이어의 일부분 또는 나노시트의 일부분으로부터 형성되는, 반도체 소자.
  30. 제28항에 있어서,
    상기 분할된 더미 나노채널 구조물은 나노채널 재료의 제1 및 제2 스터드를 포함하는, 반도체 소자.
  31. 제30항에 있어서,
    상기 제1 스터드는 상기 제1 FET 소자의 S/D 영역에 인접한 상기 단일 확산 단절부의 일부분에 제공되며,
    상기 제2 스터드는 상기 제2 FET 소자의 S/D 영역에 인접한 상기 단일 확산 단절부의 일부분에 제공되는, 반도체 소자.
  32. 제31항에 있어서,
    상기 제1 스터드는 상기 제1 FET 소자의 S/D 구조물과 접촉되며, 상기 제2 스터드는 상기 제2 FET 소자의 S/D 구조물과 접촉되는, 반도체 소자.
  33. 제31항에 있어서,
    상기 단일 확산 단절부는 상기 제1 및 제2 FET 소자의 상기 S/D 구조물에 연결되지 않는 상기 제1 및 제2 스터드의 부분과 접촉되도록 상기 분할된 더미 나노채널 구조물을 둘러싸는 유전체 재료를 더 포함하는, 반도체 소자.
  34. 제31항에 있어서,
    상기 제1 FET 소자의 상기 S/D 구조물은 상기 제1 스터드로부터 에피택셜 성장된 재료를 포함하며, 상기 제2 FET 소자의 상기 S/D 구조물은 상기 제2 스터드로부터 에피택셜 성장된 재료를 포함하는, 반도체 소자.
  35. 제21항에 있어서,
    각각의 상기 S/D 구조물은 제1 나노채널 구조물로부터 에피택셜 성장된 제1 재료, 및 제2 나노채널 구조물로부터 에피택셜 성장된 제2 재료를 포함하며,
    상기 제1 및 제2 재료는 각각의 S/D 구조물을 형성하도록 병합되는, 반도체 소자.
  36. 제35항에 있어서,
    상기 S/D 구조물 중 적어도 하나는 능동 나노채널 구조물로부터 에피택셜 성장된 제1 재료, 및 상기 더미 나노채널 구조물로부터 에피택셜 성장된 제2 재료를 포함하는, 반도체 소자.
  37. 제21항에 있어서,
    상기 복수의 전계 효과 트랜지스터(FET) 소자는 상기 작업 표면을 따라 공통 하부 평면에서 상기 기판 상에 제공된 하부 FET 소자이며,
    상기 반도체 소자는 상기 FET 소자의 상기 공통 하부 평면 상에 수직으로 적층된 공통 상부 평면에서 상기 기판 상에 제공된 복수의 상부 FET 소자를 더 포함하는, 반도체 소자.
  38. 제37항에 있어서,
    상기 하부 FET 소자는 nFET 소자이며, 상기 상부 FET 소자는 nFET 소자인, 반도체 소자.
  39. 제37항에 있어서,
    상기 하부 FET 소자는 상보형 FET(CFET) 구성으로 상기 상부 FET 소자에 연결되는, 반도체 소자.
  40. 제37항에 있어서,
    상기 하부 FET 소자 및 상기 상부 FET 소자는 동일한 극성 유형을 갖는, 반도체 소자.
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TW (1) TWI751371B (ko)
WO (1) WO2019035945A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791199B2 (en) 2021-08-19 2023-10-17 International Business Machines Corporation Nanosheet IC device with single diffusion break

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629679B2 (en) * 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN109728080B (zh) * 2017-10-27 2023-04-07 联华电子股份有限公司 隧道场效应晶体管及其制作方法
US10727230B2 (en) * 2017-11-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated semiconductor device with 2D material layer
US11081567B2 (en) * 2018-03-12 2021-08-03 International Business Machines Corporation Replacement-channel fabrication of III-V nanosheet devices
US10431686B1 (en) * 2018-09-10 2019-10-01 Qualcomm Incorporated Integrated circuit (IC) employing a channel structure layout having an active semiconductor channel structure(s) and an isolated neighboring dummy semiconductor channel structure(s) for increased uniformity
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata
DE102020105936B4 (de) 2019-04-15 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung
US10971630B2 (en) * 2019-04-24 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having both gate-all-around devices and planar devices
US11239339B2 (en) 2019-04-29 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
US11195797B2 (en) 2019-05-21 2021-12-07 Samsung Electronics Co., Ltd. Applications of buried power rails
US10985161B2 (en) 2019-05-31 2021-04-20 International Business Machines Corporation Single diffusion break isolation for gate-all-around field-effect transistor devices
US11233008B2 (en) 2019-06-19 2022-01-25 Samsung Electronics Co., Ltd. Method of manufacturing an integrated circuit with buried power rail
US11239244B2 (en) * 2019-06-27 2022-02-01 Taiwan Semiconductor Manufacturing Company Limited Partial buried insulator nano-sheet device
US11101217B2 (en) 2019-06-27 2021-08-24 International Business Machines Corporation Buried power rail for transistor devices
US11456368B2 (en) * 2019-08-22 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with hard mask layer over fin structure and method for forming the same
US11264274B2 (en) 2019-09-27 2022-03-01 Tokyo Electron Limited Reverse contact and silicide process for three-dimensional logic devices
US11133310B2 (en) * 2019-10-03 2021-09-28 Tokyo Electron Limited Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
US11322495B2 (en) * 2019-10-28 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Complementary metal-oxide-semiconductor device and method of manufacturing the same
US11139213B2 (en) * 2019-11-13 2021-10-05 Tokyo Electron Limited Method of making 3D source drains with hybrid stacking for optimum 3D logic layout
US11908856B2 (en) * 2019-12-18 2024-02-20 Intel Corporation Gate-all-around integrated circuit structures having devices with source/drain-to-substrate electrical contact
US11164792B2 (en) 2020-01-08 2021-11-02 International Business Machines Corporation Complementary field-effect transistors
CN111384156B (zh) * 2020-01-21 2021-08-03 中国科学院微电子研究所 C形沟道部半导体器件及其制造方法及包括其的电子设备
US11164958B2 (en) 2020-01-27 2021-11-02 International Business Machines Corporation Nanosheet transistor having a strained channel with strain-preserving multi-segmented source/drain regions
US11145550B2 (en) 2020-03-05 2021-10-12 International Business Machines Corporation Dummy fin template to form a self-aligned metal contact for output of vertical transport field effect transistor
US11616151B2 (en) * 2020-05-26 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd Channel configuration for improving multigate device performance and method of fabrication thereof
DE102021107950A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente
US11862561B2 (en) * 2020-05-28 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside routing and method of forming same
US11227922B2 (en) 2020-06-18 2022-01-18 International Business Machines Corporation Sloped epitaxy buried contact
US11742247B2 (en) 2020-07-17 2023-08-29 Synopsys, Inc. Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
US11915984B2 (en) * 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US11862701B2 (en) 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
US11670677B2 (en) 2020-10-02 2023-06-06 Samsung Electronics Co., Ltd. Crossing multi-stack nanosheet structure and method of manufacturing the same
US11521927B2 (en) 2020-11-10 2022-12-06 International Business Machines Corporation Buried power rail for scaled vertical transport field effect transistor
US11437480B2 (en) * 2020-11-13 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming a cavity with a wet etch for backside contact formation
US11355640B1 (en) 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
US11569361B2 (en) * 2020-12-31 2023-01-31 International Business Machines Corporation Nanosheet transistors with wrap around contact
TWI792891B (zh) * 2021-02-05 2023-02-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
US20220336473A1 (en) * 2021-04-14 2022-10-20 Samsung Electronics Co., Ltd. Selective double diffusion break structures for multi-stack semiconductor device
US11710768B2 (en) 2021-05-26 2023-07-25 International Business Machines Corporation Hybrid diffusion break with EUV gate patterning
US11984401B2 (en) 2021-06-22 2024-05-14 International Business Machines Corporation Stacked FET integration with BSPDN
US20230087690A1 (en) * 2021-09-20 2023-03-23 International Business Machines Corporation Semiconductor structures with power rail disposed under active gate
US20240113111A1 (en) * 2022-09-29 2024-04-04 Intel Corporation Integrated circuit structures having fin isolation regions recessed for gate contact
CN116666439B (zh) * 2023-04-20 2024-04-26 中国科学院微电子研究所 具有连续栅长的竖直半导体器件及其制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110053A (ko) * 2015-03-13 2016-09-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법
KR20170013796A (ko) * 2015-07-28 2017-02-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 및 그 형성 방법
US20170141211A1 (en) * 2015-11-16 2017-05-18 Globalfoundries Inc. Single and double diffusion breaks on integrated circuit products comprised of finfet devices
KR20170063354A (ko) * 2015-11-30 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자 및 그 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772109B2 (en) * 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8846491B1 (en) * 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150123211A1 (en) * 2013-11-04 2015-05-07 Globalfoundries Inc. NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE
US9228994B1 (en) * 2014-08-06 2016-01-05 Globalfoundries Inc. Nanochannel electrode devices
US9362181B1 (en) 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9406676B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices
US9806154B2 (en) * 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
KR102375846B1 (ko) * 2015-06-26 2022-03-17 인텔 코포레이션 게이트-올-어라운드 트랜지스터들을 위한 gaas 상의 부정형 ingaas
JP6630896B2 (ja) 2015-08-07 2020-01-15 東京エレクトロン株式会社 ダミーゲートを用いないパターニング方法
US9660022B2 (en) * 2015-08-20 2017-05-23 United Microelectronics Corp. Semiconductive device with a single diffusion break and method of fabricating the same
US9978748B2 (en) * 2015-12-09 2018-05-22 International Business Machines Corporation Method of cutting fins to create diffusion breaks for finFETs
US9786505B2 (en) * 2015-12-30 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device using dummy fins for smooth profiling
US9570442B1 (en) * 2016-04-20 2017-02-14 Qualcomm Incorporated Applying channel stress to Fin field-effect transistors (FETs) (FinFETs) using a self-aligned single diffusion break (SDB) isolation structure
US9653583B1 (en) * 2016-08-02 2017-05-16 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices
JP7049316B2 (ja) 2016-08-08 2022-04-06 東京エレクトロン株式会社 三次元半導体デバイス及び製造方法
US10026821B2 (en) * 2016-08-30 2018-07-17 Stmicroelectronics (Crolles 2) Sas All-around gate field-effect transistor
US9653464B1 (en) * 2016-09-14 2017-05-16 International Business Machines Corporation Asymmetric band gap junctions in narrow band gap MOSFET

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160110053A (ko) * 2015-03-13 2016-09-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법
KR20170013796A (ko) * 2015-07-28 2017-02-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 게이트 스페이서 및 그 형성 방법
US20170141211A1 (en) * 2015-11-16 2017-05-18 Globalfoundries Inc. Single and double diffusion breaks on integrated circuit products comprised of finfet devices
KR20170063354A (ko) * 2015-11-30 2017-06-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791199B2 (en) 2021-08-19 2023-10-17 International Business Machines Corporation Nanosheet IC device with single diffusion break

Also Published As

Publication number Publication date
JP2020532104A (ja) 2020-11-05
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KR102325870B1 (ko) 2021-11-11
CN110998858A (zh) 2020-04-10
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US10734224B2 (en) 2020-08-04
US20190058036A1 (en) 2019-02-21

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