KR20160110053A - 핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법 - Google Patents

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KR20160110053A
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    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Abstract

반도체 디바이스의 형성 방법은 반도체 기판으로부터 상향으로 연장되는 핀을 형성하는 것, 그리고 핀의 일부의 측벽 상에 희생층을 형성하는 것을 포함한다. 상기 방법은 희생층 위에 스페이서층을 형성하는 것, 그리고 희생층의 저부면을 지나 핀의 부분을 리세싱하는 것을 더 포함한다. 리세스 형성은 스페이서층의 측벽부들 사이에 배치된 트렌치를 형성한다. 희생층의 적어도 일부는 제거되고, 소스/드레인 영역이 트렌치 내에 형성된다.

Description

핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법 {SOURCE/DRAIN REGIONS FOR FIN FIELD EFFECT TRANSISTORS AND METHODS OF FORMING SAME}
본 발명은, 핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 컴퓨터, 휴대폰 등과 같은 다수의 전자 디바이스에 사용된다. 반도체 디바이스는 반도체 웨이퍼 위에 다수의 유형의 재료의 박막을 성막하고, 재료의 박막을 패터닝하여 집적 회로를 형성함으로써 반도체 웨이퍼 상에 형성된 집적 회로를 포함한다. 집적 회로는 통상적으로 전계 효과 트랜지스터(field-effect transistors: FETs)를 포함한다.
통상적으로, 평면형 FET는 집적 회로에 사용되어 왔다. 그러나, 현대 반도체 프로세싱의 점점 증가하는 밀도 및 감소하는 푸트프린트(footprint) 요구에 의해, 평면형 FET는 일반적으로 크기가 축소될 때 문제를 발생시킬 수도 있다. 이들 문제점의 일부는 문턱전압 이하에서의 기울기 열화(sub-threshold swing degradation), 상당한 드레인 유도 장벽 감소(drain induced barrier lowering: DIBL), 디바이스 특성의 변동, 및 누설을 포함한다. 핀 전계 효과 트랜지스터(fin field-effect transistors: finFETs)가 이들 문제의 일부를 극복하기 위해 연구되어 왔다.
통상의 finFET에서, 수직 핀 구조체가 기판 위에 형성된다. 이 수직 핀 구조체는 측방향에서의 소스/드레인 영역 및 핀 내의 채널 영역을 형성하는 데 사용된다. 게이트가 수직 방향에서 핀의 채널 영역 위에 형성되어 finFET를 형성한다. 이후에, 층간 유전체(inter-layer dielectric: ILD) 및 복수의 상호접속층이 finFET 위에 형성될 수도 있다.
본 발명의 과제는, 핀 전계 효과 트랜지스터용 소스／드레인 영역 및 그 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면,
반도체 기판으로부터 상향으로 연장되는 핀(fin);
상기 핀의 상부면 및 측벽 상에 배치된 게이트 스택;
상기 반도체 기판 위에 있고 상기 게이트 스택에 인접한 제1 소스/드레인 영역; 및
상기 제1 소스/드레인 영역의 측벽 상의 제1 소스/드레인 스페이서로서, 상기 제1 소스/드레인 영역의 일부는 상기 제1 소스/드레인 스페이서의 저부면 아래로 연장되는 것인 제1 소스/드레인 스페이서
를 포함하는 반도체 디바이스가 마련된다.
본 발명의 추가적인 일 실시예에 따르면,
반도체 기판으로부터 상향으로 연장되는 핀을 형성하는 단계;
상기 핀의 일부분의 측벽 상에 희생층을 형성하는 단계;
상기 희생층 위에 스페이서층을 형성하는 단계;
상기 희생층의 저부면을 지나 상기 핀의 상기 일부분을 리세싱(recessing)하는 단계로서, 상기 리세싱은 상기 스페이서층의 측벽부들 사이에 배치된 트렌치를 형성하는 것인, 리세싱하는 단계;
상기 희생층의 적어도 일부를 제거하는 단계; 및
상기 트렌치 내에 소스/드레인 영역을 형성하는 단계
를 포함하는 반도체 디바이스의 형성 방법이 마련된다.
본 발명의 또 다른 추가적인 일 실시예에 따르면,
제1 반도체 핀을 형성하는 단계;
복수의 측벽 스페이서를 형성하는 단계로서, 상기 제1 반도체 핀은 상기 복수의 측벽 스페이서의 제1의 인접한 측벽 스페이서들 사이에 배치되는 것인, 복수의 측벽 스페이서를 형성하는 단계;
상기 복수의 측벽 스페이서의 저부면 아래에 개구를 형성하는 단계;
상기 복수의 측벽 스페이서의 제1의 인접한 측벽 스페이서들 사이에 제1 트렌치를 형성하는 단계; 및
상기 제1 반도체 핀 위에서 상기 제1 트렌치 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계로서, 상기 제1 소스/드레인 영역을 에피택셜 성장시키는 것은 상기 개구를 통해 상기 제1 트렌치 내로 전구체를 유동시키는 것을 포함하는 것인, 제1 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 반도체 디바이스의 형성 방법이 마련된다.
본 발명의 실시예는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실무에 따라, 다양한 특징들은 실제 축적대로 도시되어 있지 않고, 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 3차원도에서 핀 전계 효과 트랜지스터(finFET)의 예.
도 2 내지 도 17c는 몇몇 실시예에 따라 finFET을 제조하는 중간 단계의 단면도 및 3차원도.
도 18은 몇몇 실시예에 따라 finFET를 제조하는 방법의 흐름도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 단순화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부를 형성하는 것은 제1 특징부 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수 있도록 부가의 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적으로 상대적인 기술어(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
다양한 실시예는 향상된 소스/드레인 에피택시(epitaxy)를 위해 핀 상의 희생층의 형성을 포함한다. finFET 디바이스의 소형화에 의해, 비교적 높은 종횡비(aspect ratio)의 핀을 갖는 디바이스가 향상된 구동 전류를 위해 사용된다. 더욱이, 측벽 스페이서가 핀 상에 형성되어 소스/드레인 에피택시 영역을 형성하고, 치밀한 디바이스 영역에 대한 소스/드레인 에피택시 단락(shorting)을 감소시킨다. 그러나, 이러한 핀의 높은 종횡비(측벽 스페이서의 존재에 의해 심화됨)는 특히 소스/드레인 영역의 저부 부분에서, 소스/드레인 에피택시 중에 바람직하지 않은 공동(void)의 형성을 유발할 수도 있다.
다양한 실시예에서, 희생층이 소스/드레인 측벽 스페이서의 형성에 앞서 핀 상에 형성될 수도 있다. 이후에, 측벽 스페이서가 희생층 상에 형성된다. 특히, 희생층은 측벽 스페이서의 저부와 하위(underlying) 디바이스 특징부(예를 들어, 그로부터 핀이 연장되는 STI 영역 및/또는 기판) 사이에 배치될 수도 있다. 측벽 스페이서들 사이의 핀의 부분은 리세싱(recessing)되고, 희생층이 제거된다. 에피택셜 프로세스가 수행되어 측벽 스페이서들 사이에 소스/드레인 영역을 성장시킬 수도 있다. 희생층이 측벽 스페이서와 하위 디바이스 특징부 사이에 형성되기 때문에, 희생층이 제거된 후에 개구가 측벽 스페이서 아래에 형성된다. 에피택시 중에, 전구체가 인접한 측벽 스페이서의 상부 영역 및 저부 영역 모두로부터 (예를 들어, 개구를 통해) 유동할 수도 있다. 따라서, 소스/드레인 영역은 측벽 스페이서들 사이에서 다방향으로 성장될 수도 있는데, 이는 공동을 형성하는 위험을 유리하게 감소시킨다. 최종 구조체에서, 소스/드레인 영역의 부분은 측벽 스페이서 아래에 배치될 수도 있다.
도 1은 3차원도로 finFET(30)의 예를 도시하고 있다. finFET(30)은 기판(32) 상에 핀(36)을 포함한다. 기판(32)은 격리 영역(38)을 포함하고, 핀(36)은 이웃하는 격리 영역(38) 사이로부터 그 위로 돌출한다. 게이트 유전체(40)가 측벽을 따라 핀(36)의 상부면 위에 있고, 게이트 전극(42)이 게이트 유전체(40) 위에 있다. 게이트 유전체(38)/게이트 전극(42)에 의해 덮여진 핀(36)의 부분은 finFET(30)의 채널 영역이라 칭할 수도 있다. 소스/드레인 영역(44, 46)은 게이트 유전체(40) 및 게이트 전극(42)에 대해 핀(36)의 대향측들에 배치된다. 도 1은 이후의 도면에 사용된 기준 단면들을 더 도시하고 있다. 단면 A-A는 finFET(30)의 채널, 게이트 유전체(40), 및 게이트 전극(42)을 가로지른다. 단면 B-B는 finFET(30)의 소스/드레인 영역(44 또는 46)을 가로지른다. 단면 C-C는 단면 A-A에 수직이고, 핀(36)의 종축을 따르고, 예를 들어 소스/드레인 영역(44, 46)들 사이의 전류 흐름의 방향에 있다. 이후의 도면은 명료화를 위해 이들 기준 단면들을 참조한다.
도 2 내지 도 17c는 다양한 실시예에 따른 finFET의 제조에 있어서의 다양한 중간 단계의 단면도 및 3차원도이고, 도 18은 도 2 내지 도 17c에 도시되어 있는 프로세스의 흐름도이다. 도 2 내지 도 9는 다중 finFET 및/또는 다수의 핀을 갖는 finFET를 제외하고는 도 1에 도시되어 있는 기준 단면 A-A를 도시하고 있다. 도 10a 내지 도 17c에서, "A"로 끝나는 도면들은 유사한 단면 A-A를 따라 도시되어 있고, "B"로 끝나는 도면들은 유사한 단면 B-B를 따라 도시되어 있고, "C"로 끝나는 도면들은 유사한 단면 C-C를 따라 도시되어 있다. 더욱이, "D"로 끝나는 도면은 실시예 finFET의 3차원도로 도시되어 있다.
도 2 내지 도 4는 기판으로부터 상향으로 연장되는 반도체 핀의 형성을 도시하고 있다. 도 2를 먼저 참조하면, 베이스 기판층(104)을 갖는 웨이퍼(100)가 도시되어 있다. 베이스 기판층(104)은, (예를 들어, p-형 도펀트로 또는 n-형 도펀트로) 도핑될 수도 있고 또는 미도핑될 수도 있는 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판 등과 같은 반도체 기판일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은 예를 들어, 매몰 산화물(buried oxide: BOX)층, 실리콘 산화물층 등일 수도 있다. 절연체층은 기판, 통상적으로 실리콘 기판 또는 글래스 기판 상에 제공된다. 다층 기판 또는 구배 기판과 같은 다른 기판이 또한 사용될 수도 있다. 몇몇 실시예에서, 기판층(104)의 반도체 재료는 실리콘(Si); 게르마늄(Ge); 실리콘 카바이드, 게르마늄 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 아세나이드 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 2에 의해 또한 도시되어 있는 바와 같이, 펀치 스루 방지(anti-punch through: APT) 도펀트가 화살표(105)에 의해 지시되어 있는 바와 같이, 베이스 기판층(104) 내에 주입될(implanted) 수도 있다. 몇몇 실시예에서, APT 도펀트는 최종 디바이스를 통한 소스/드레인 펀치를 방지하기 위해 주입될 수도 있다. 주입된 APT의 유형은 n-형 디바이스가 요구되는지 또는 p-형 디바이스가 요구되는지에 의존할 수도 있다. 예를 들어, n-형 디바이스에서, 붕소가 주입될 수도 있고, 반면에 p-형 디바이스에서, 인 또는 비소가 주입될 수도 있다. 베이스 기판층(104)에 주입된 APT 도펀트의 농도는 예를 들어, 약 1×1018/cm3 내지 약 3×1019/cm3일 수도 있다.
다음에 도 3을 참조하면, 부가의 기판층(106/108)이 선택적으로 베이스 기판층(104) 위에 형성될 수도 있다. 몇몇 실시예에서, 에피택시가 다양한 기판층(106, 108)을 형성하도록 수행될 수도 있다. 예를 들어, 금속 유기(metal-organic: MO) 화학 기상 증착(chemical vapor deposition: CVD), 분자 빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG), 이들의 조합 등에 의해서와 같이, 임의의 적합한 에피택시 프로세스가 사용될 수도 있다.
기판층(106, 108)은 기판층(108)이 기판층(106) 위에 배치되어 있는 상태로 베이스 기판층(104) 위에 배치된다. 몇몇 실시예에서, 기판층(106)은 SiGe를 포함할 수도 있고, 반면에 기판층(108)은 실질적으로 순수한 Si를 포함한다. 후속의 프로세스 단계에서, 기판층(106)은 산화될 수도 있고, 디바이스의 채널 영역이 기판층(108) 내에 형성될 수도 있다. 이러한 실시예에서, 기판층(106)은 기판층(108)의 미도핑된 채널 영역과 베이스 기판층(104) 내에 주입된 APT 도펀트 사이의 배리어층으로서 작용할 수도 있다. 산화된 SiGe 층 상에 미도핑된 채널을 형성하여, 향상된 이동도 및 디바이스 성능이 성취될 수도 있다는 것이 관찰되었다. 실시예에서, 기판층(106)은 예를 들어, 약 5 nm 내지 약 20 nm의 두께(T1)를 갖는다. 따라서, 도 2에 의해 도시되어 있는 바와 같이, 실시예의 기판(102)은 반도체 재료의 다수의 층(104, 106, 108)을 포함할 수도 있다. 다른 실시예에서, 기판층(106, 108)은 생략될 수도 있다.
도 3에 의해 또한 도시되어 있는 바와 같이, 하드 마스크(110)가 기판(102) 위에 배치될 수도 있다. 하드 마스크(110)는 패터닝 중에 하위 기판(102)에 대한 손상을 방지하기 위해 하나 이상의 산화물(예를 들어, 실리콘 산화물) 층 및/또는 질화물(예를 들어, 실리콘 질화물) 층을 포함할 수도 있다. 하드 마스크(110)는 원자층 증착(atomic layer deposition: ALD), 화학 기상 증착(chemical vapor deposition: CVD), 고밀도 플라즈마 CVD(high density plasma CVD: HDP-CVD), 물리 기상 증착(physical vapor deposition: PVD) 등과 같은 임의의 적합한 성막 프로세스를 사용하여 형성될 수도 있다.
도 4는 인접한 트렌치(trench)(114)들 사이에 배치된 핀(116)을 형성하기 위한 기판(102)의 패터닝을 도시하고 있다. 실시예에서, 포토레지스트층(도시 생략)은 하드 마스크(110) 위에 성막된 블랭킷(blanket)일 수도 있다. 포토레지스트는 이어서 포토마스크를 사용하여 포토레지스트를 노광함으로써 패터닝될 수도 있다. 포토레지스트의 노출된 부분 또는 비노출된 부분은 이어서 포지티브 레지스트가 사용되는지 또는 네거티브 레지스트가 사용되는지 여부에 따라 제거될 수도 있다. 포토레지스트의 패턴은 이어서 하드 마스크(110)에 전사될 수도 있다(예를 들어, 적합한 에칭 프로세스를 사용함). 이후에, 트렌치(114)는 에칭 프로세스 중에 패터닝 마스크로서 하드 마스크(110)를 사용하여 하위 기판(102) 내에 패터닝된다. 기판(102)의 에칭은 반응성 이온 에칭(reactive ion etch: RIE), 중성 빔 에칭(neutral beam etch: NBE) 등, 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스를 포함할 수도 있다. 에칭은 이방성일 수도 있다. 이후에, 포토레지스트는 예를 들어 애싱(ashing) 및/또는 습식 박리 프로세스(wet strip process)에서 제거된다. 따라서, 핀(116)이 웨이퍼(100) 내에 형성된다. 핀(116)은 인접한 트렌치(114)들 사이의 베이스 기판층(104)으로부터 상향으로 연장된다.
도 5는 웨이퍼(100)에 적용되는 선택적 산화 프로세스를 도시하고 있다. 이러한 실시예에서, 기판층(106)은 예를 들어 실리콘 게르마늄 산화물을 포함하는 반도체 산화물층(106')을 제공하도록 산화될 수도 있다. 기판층(104 또는 108)의 다른 반도체 재료(예를 들어, 벌크 Si)보다 높은 속도로 기판층(106) 내에서 Ge를 선택적으로 산화시키는 습식 산화 프로세스와 같은 임의의 적합한 산화 프로세스가 사용될 수도 있다. 몇몇 예시적인 실시예에서, 습식 산화 프로세스는 순수한 수증기가 약 30분 내지 약 1시간 동안 약 1 atm의 압력에서 유지된 환경에서 웨이퍼(100)에 공급되는 동안, 약 400℃ 내지 약 600℃의 온도로 웨이퍼(100)를 유지하는 것을 포함할 수도 있다. 다른 적합한 산화 프로세스가 또한 사용될 수도 있다.
산화 프로세스는 기판층(106')을 완전히 산화시킬 수도 있다. 몇몇 실시예에서, 실질적으로 순수한 Ge의 잔류층(개별적으로 도시되어 있지는 않음)이 산화의 결과로서 기판층(106')의 상부면 및/또는 저부면에 형성될 수도 있다. 이후의 프로세스 단계에서, 채널 영역이 반도체 산화물층(106') 위에 있는 핀(116)의 부분에 형성될 수도 있어, 이동도 및 디바이스 성능을 향상시킨다. 산화 프로세스는 또한 기판층(104, 108)을 부분적으로 산화시킬 수도 있어, 예를 들어, SiO를 포함하는 반도체 산화물 영역(108A, 104A)의 형성을 유발한다. 이후에, 이들 반도체 산화물 영역(108A, 104A)은 예를 들어 적합한 에칭 프로세스에 의해 제거될 수도 있다. 에칭은 또한 반도체 산화물층(106')의 측벽을 부분적으로 에칭할 수도 있다. 최종 구조체가 도 6에 도시되어 있다.
다음에 도 7을 참조하면, 트렌치(114)는 실리콘 산화물 등과 같은 유전 재료로 충전될 수도 있다. 몇몇 실시예에서, 최종 STI 영역(126)은 실란(SiH4) 및 산소(O2)를 반응 전구체로서 사용하여, 고밀도 플라즈마(high-density-plasma: HDP) CVD 프로세스를 사용함으로써 형성될 수도 있다. 다른 실시예에서, STI 영역(126)은 부기압 CVD(sub-atmospheric CVD: SACVD) 프로세스 또는 고 종횡비 프로세스(high aspect-ratio process: HARP)를 사용하여 형성될 수도 있고, 여기서 프로세스 가스는 테트라에틸오쏘실리케이트(TEOS) 및 오존(O3)을 포함할 수도 있다. 또 다른 실시예에서, STI 영역(126)은 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀-온-유전체(spin-on-dielectric: SOD) 프로세스를 사용하여 형성될 수도 있다. 어닐링(또는 다른 적합한 프로세스)이 STI 영역(126)의 재료를 경화시키도록 수행될 수도 있다. 다른 프로세스 및 재료가 사용될 수도 있다. 화학 기계적 연마(chemical mechanical polish: CMP) 또는 다른 에치백(etch back) 프로세스가 STI 영역(126) 및 핀(116)의 상부면을 평탄화하는 데 사용될 수도 있다. 하드 마스크(110)는 또한 CMP/에치 백 중에 또는 다른 적합한 프로세스를 사용하여 제거될 수도 있다.
더욱이, 몇몇 실시예에서, STI 영역(126)은 유전 재료로의 트렌치(114)의 충전에 앞서 트렌치(114)의 측벽 및 저부면 상에 형성된 콘포멀 라이너(conformal liner)(도시 생략)를 포함할 수도 있다. 몇몇 실시예에서, 라이너는 반도체(예를 들어, 실리콘) 질화물, 반도체(예를 들어, 실리콘) 산화물, 열 반도체(예를 들어, 실리콘) 산화물, 반도체(예를 들어, 실리콘) 산질화물, 폴리머 유전체, 이들의 조합 등을 포함할 수도 있다. 라이너의 형성은 원자층 증착(ALD), CVD, 고밀도 플라즈마(HDP) CVD, 물리 기상 증착(PVD) 등과 같은 임의의 적합한 방법을 포함할 수도 있다. 이러한 실시예에서, 라이너는 STI 영역(126)의 어닐링 중에 주위 STI 영역(126) 내로의 핀(116)으로부터의 반도체 재료(예를 들어, Si 및/또는 Ge)의 확산을 방지할(또는 적어도 감소시킬) 수도 있다.
다음에, 도 8에서, STI 영역(126)은 리세싱되어, 반도체층(108)의 상부 부분이 STI 영역(126)의 상부면보다 높아지게 된다. STI 영역(126)의 리세스 형성은 예를 들어, 플라즈마와 함께 또는 플라즈마 없이 반응 용액으로서 불화수소산(HF) 또는 삼불화질소(NF3)와 조합하여 암모니아(NH3)를 사용하는 화학적 에칭 프로세스를 포함할 수도 있다. HF가 반응 용액으로서 사용될 때, HF의 희석비는 약 1:50 내지 약 1:100일 수도 있다. 리세스 형성 후에, 핀(116) 내의 반도체층(108)의 상부면 및 측벽은 노출된다. 채널 영역(120)[예를 들어, 단면 A-A를 따른 반도체층(108)의 노출된 부분]은 따라서 핀(116) 내에 형성된다. 완성된 finFET 구조체에서, 게이트는 이러한 채널 영역(120)의 측벽 주위에 감싸져서 이를 덮는다(예를 들어, 도 1 및 도 17a 참조). 몇몇 실시예에서, 채널 영역(120)은 반도체 산화물층(106') 상에 배치될 수도 있고, 채널 영역(120)은, APT 도펀트가 단지 베이스 기판층(104) 내에만 주입되기 때문에 실질적으로 임의의 도펀트가 없을 수도 있다. 핀(116) 및 채널 영역(120)의 다른 구성이 사용될 수도 있다.
도 9와 도 10a 및 도 10b는 채널 영역(120)의 상부면 및 측벽 상의 게이트 스택(140)의 형성을 도시하고 있다. 전술된 바와 같이, 도 9 및 도 10a는 단면 A-A를 가로질러[예를 들어, 핀(116)의 채널 영역을 가로질러] 취한 웨이퍼(100)를 도시하고 있고, 반면에 도 10b는 단면 B-B를 가로질러[예를 들어, 핀(116)의 소스/드레인 영역을 가로질러] 취한 웨이퍼(100)를 도시하고 있다. 도 9에서, 게이트 스택(140)의 형성은 핀(116)의 상부면 및 측벽 상의 콘포멀 더미(dummy) 산화물(142)의 성막으로 시작한다. 몇몇 실시예에서, 더미 산화물(142)은 채널 영역(120) 및 핀(116)의 소스/드레인 영역(116) 모두의 위에 형성될 수도 있다.
다음에, 도 10a에 의해 도시되어 있는 바와 같이, 더미 게이트(144)가 더미 산화물(142) 위에 형성된다. 더미 게이트(144)는 예를 들어, 폴리실리콘을 포함할 수도 있지만, 금속 실리사이드, 금속 질화물 등과 같은 다른 재료가 또한 사용될 수도 있다. 게이트 스택(140)은 반도체 핀(116)의 길이방향(예를 들어, 도 1 참조)에 실질적으로 수직인 길이방향을 또한 가질 수도 있다.
하드 마스크(146)가 이어서 더미 게이트(114) 위에 형성된다. 하드 마스크(146)는 예를 들어 실리콘 질화물 또는 실리콘 산화물을 포함할 수도 있다. 몇몇 실시예에서, 하드 마스크(146)는 예를 들어 질화물층 및 산화물층을 포함하는 다수의 층일 수도 있다. 게이트 스택(140)은 몇몇 실시예에서 복수의 반도체 핀(116) 및/또는 STI 영역(126)에 걸쳐 교차할 수도 있다. 하드 마스크(146)는 채널 영역(120)을 덮으면서 핀(116)의 소스/드레인 영역(예를 들어, 도 10b 참조)을 노출시키도록 패터닝될 수도 있다. 하드 마스크(146)의 패터닝은 예를 들어 포토리소그래피와 에칭의 조합을 사용하여 행해질 수도 있다. 도 10a 및 도 10b에 의해 또한 도시되어 있는 바와 같이, 하드 마스크(146)에 의해 덮이지 않은 게이트 스택(140)의 부분을 에칭하도록 에칭이 수행된다. 에칭 후에, 하드 마스크(146) 및 게이트 스택(140)은 핀(116)의 채널 영역(120) 상에 잔류할 수도 있고(도 10a 참조), 핀(116)의 소스/드레인 영역은 노출된다(도 10b 참조).
도 11a 내지 도 11c는 핀(116), 게이트 스택(140), 및 하드 마스크(146) 상의 희생층(150) 및 스페이서층(152)의 형성을 도시하고 있다. 다양한 실시예에서, 희생층(150) 및 스페이서층(152)의 재료는, 스페이서층(152)을 상당히 제거하지 않으면서 희생층(150)을 선택적으로 제거할 수 있도록 선택될 수도 있다. 예를 들어, 실시예에서 스페이서층(152)은 산화물(예를 들어, SiO)이고, 반면에 스페이서층(152)은 SiOCN을 포함한다. 로우-k(low-k) 유전 재료를 포함하는 다른 유전 재료가 또한 희생층(150) 및/또는 스페이서층(152)을 위해 사용될 수도 있다. 예를 들어, 스페이서층(152)은 질화물, SiCN 등을 또한 포함할 수도 있다. 희생층(150) 및 스페이서층(152)은 CVD, PECVD 등과 같은 임의의 적합한 방법을 사용하여 형성된 콘포멀층일 수도 있다. 스페이서층(152) 및 희생층(150)은 하드 마스크(146)의 상부면(예를 들어, 도 11a 참조), 핀(116)의 소스/드레인부의 상부면 및 측벽(예를 들어, 도 11b 참조), 격리층(126)의 상부면(예를 들어, 도 11b 및 도 11c 참조), 및 게이트 스택(140)의 측벽(예를 들어, 도 11c 참조)을 덮는다. 희생층(150)은 스페이서층(152)의 저부면 상에 배치되고, 하위 디바이스 특징부[예를 들어, STI 영역(126)]으로부터 스페이서층(152)을 분리한다. 몇몇 실시예에서, 희생층(150)은 약 2 nm 내지 약 10 nm의 두께(T2)를 갖고, 스페이서층(152)은 예를 들어, 약 3 nm 내지 약 12 nm의 두께(T3)를 갖는다.
다음에, 도 12a 내지 도 12d에서, 하드 마스크(146)에 의해 덮여지지 않은 핀(116)의 부분[예를 들어, 핀(116)의 소스/드레인 영역]은 예를 들어, 에치 백 프로세스를 사용하여 STI 영역(126)의 상부면을 지나 리세싱될 수도 있다. 리세스 형성의 부분으로서, 스페이서층(152) 및 희생층(150)의 상부 부분이 제거되어 핀(116)을 노출시킨다. 스페이서층(152) 및 희생층(150)은 또한 하드 마스크(146)의 상부면으로부터 제거될 수도 있다. 핀(116)이 노출된 후에, 핀(116)은 리세싱된다. 몇몇 실시예에서, 리세스 형성은 반도체 산화물층(106')을 제거하고 베이스 기판층(104)을 노출시킬 수도 있다. 에칭 후에, 핀(116)의 노출된 부분의 상부면은 희생층(150) 및 스페이서층(152)보다 낮다. 하드 마스크(146)는 소스/드레인 에치 백 중에 핀(116)의 채널 영역(120) 또는 게이트 구조체(140)의 에칭을 방지한다.
최종 구조체에서, 스페이서(154)(154A 및 154B로 표기되어 있음)는 에칭된 스페이서층(152)으로부터 형성된다. 후속의 프로세스 단계에서, 스페이서(154)는 최종 디바이스의 게이트를 형성하기 위해서 뿐만 아니라 소스/드레인 에피택시 영역을 형성하기 위해 측벽 스페이서로서 사용될 수도 있다. 트렌치(156)는 이에 따라 디바이스의 소스/드레인 영역에서 인접한 소스/드레인 스페이서(154A)들 사이에 형성된다. 더욱이, 게이트 스택(140)이 게이트 스페이서(154B)들 사이에 배치될 수도 있다(예를 들어, 도 12c 참조). 스페이서층(152)은 원래 단일 콘포멀층으로서 형성되었기 때문에, 스페이서(154A)는 어떠한 인터페이스도 그 사이에 형성하지 않으면서 스페이서(154B)에 원활하게 연결될 수도 있다(예를 들어, 도 12d의 3차원도 참조). 희생층(150)은 스페이서(154A/154B)의 저부면 아래에 배치될 수도 있고, 희생층(150)은 하위 디바이스층으로부터 스페이서(154A/154B)를 분리한다. 트렌치(156)는 더미 게이트 스택(140)의 대향측들에 위치된다(예를 들어, 도 12c 참조).
도 13a 내지 도 13d는 임의의 적합한 프로세스를 사용하여 소스/드레인 측벽 스페이서(154A)의 측벽 및 저부면 상의 희생층(150) 부분을 선택적으로 제거하는 것을 도시하고 있다. 예를 들어, 실시예에서, 반응 화학물로서 HF를 사용하는 습식 에칭 프로세스가 희생층(150)의 부분을 제거하는 데 사용된다. 이러한 실시예에서, HF의 희석비는 약 1:100일 수도 있다. 다른 실시예에서, 희생층(150)의 부분은 트렌치(160)(예를 들어, 도 14a 내지 도 14d 참조) 내의 소스/드레인 영역의 에피택시를 위한 현장(in situ) 사전 세척 프로세스[예를 들어, 반도체 기판(102) 내의 원시 산화물층을 제거하기 위한 SiCoNi 에칭] 중에 제거된다. 이러한 실시예에서, 동일한 에피택시 도구가 희생층(150)의 부분을 제거할 뿐만 아니라 트렌치(160) 내의 소스/드레인 영역을 성장시킬 수도 있다. 희생층(150)의 제거는 실온에서 수행될 수도 있다. 몇몇 실시예에서, 게이트 스페이서(154)의 측벽 및 저부면 상의 희생층(150)의 부분은 잔류할 수도 있다(예를 들어, 도 13c 및 도 13d 참조). 이러한 실시예에서, 잔류하는 희생층(150)의 부분은 소스/드레인 측벽 스페이서(154A)의 측벽 및 저부면 상의 희생층(150)의 부분의 제거(예를 들어, 에칭) 중에 스페이서(154B)에 의해 보호된다.
스페이서(154A)는 게이트 스페이서(154B)(예를 들어, 도 13d 참조)에 의해 접속되어 구조적으로 지지된다. 따라서, 희생층(150)의 제거는 스페이서(154A)와 STI 영역(126)(예를 들어, 도 13b 및 도 13d 참조)과 같은 하위 디바이스 특징부 사이에 개구(158)를 형성한다. 개구(158)는 트렌치(160)에 연결된다. 에피택시 중에, 개구(158)는 전구체가 스페이서(154A) 아래에 유동하게 하고 트렌치(160) 내에서 소스/드레인 영역이 성장하게 한다.
도 14a 내지 도 14d에서, 에피택시 영역(162)은 트렌치(160) 내에서 반도체 재료를 선택적으로 성장시킴으로써 형성된다. 몇몇 실시예에서, 에피택시 영역(162)은 실리콘, 게르마늄(실리콘을 갖지 않음), 실리콘 게르마늄, 실리콘 인, 실리콘 게르마늄 붕소 등을 포함한다. 하드 마스크(146) 및 스페이서(152B)는 기판층(104) 상에[예를 들어, 핀(116)의 단지 노출된 부분 상에] 에피택시 영역(160)을 형성하기 위한 영역을 한정하기 위해 웨이퍼(100)의 영역을 마스킹(masking)할 수도 있다. 에피택시 중에, 개구(158)(도 13b 및 도 13d 참조)는 전구체가 트렌치(160)의 저부 내로 직접 유동하게 할 수도 있다. 따라서, 트렌치(160)는 다수의 방향으로부터(예를 들어, 상부 영역 및 저부 영역 모두로부터) 전구체로 충전될 수도 있어, 에피택시 영역(162)에서의 공동의 형성을 감소시킨다. 몇몇 실시예에서, 사용된 전구체의 유형은 NMOS 디바이스가 형성되는지 또는 PMOS 디바이스가 형성되는지 여부에 의존한다. 예를 들어, NMOS 디바이스에 대해, 기체 실리콘, 인 또는 이들의 조합이 사용될 수도 있고, 반면에 PMOS 디바이스에 대해, 기체 실리콘, 게르마늄, 붕소, 또는 이들의 조합이 사용될 수도 있다.
트렌치(160)가 에피택시 영역(162)으로 충전된 후에, 소스/드레인 영역의 추가의 에피택셜 성장은 에피택시 영역(162)이 수평으로 확장되게 하고, 파셋(facet)이 형성하기 시작할 수도 있다. 에피택시 단계 후에, 도면 부호 162를 사용하여 또한 나타낸 소스/드레인 영역을 형성하기 위해 에피택시 영역(162)에는 PMOS 디바이스 내에 p형 불순물(예를 들어, 붕소 또는 BF2)이 또는 NMOS 디바이스 내에 n형 불순물(예를 들어, 인 또는 비소)이 주입될 수도 있다. 대안으로, p형 불순물 또는 n형 불순물은 에피택시 영역(162)이 소스/드레인 영역을 형성하도록 성장될 때 현장 도핑될 수도 있다.
최종 디바이스에서, 소스/드레인 영역(162)은 게이트 스택(140)의 대향측들에 있고, 또한 게이트 스택(140)의 측벽을 따라 상향으로 연장된다(도 14c 및 도 14d 참조). 더욱이, 에피택시가 개구(158)를 통해 수행되기 때문에, 소스/드레인 영역(162)의 적어도 일부는 소스/드레인 측벽 스페이서(154A)(예를 들어, 도 14b 참조) 아래에 배치될 수도 있다. 소스/드레인 영역(162)의 이들 부분은 소스/드레인 측벽 스페이서(154A)와 하위 STI 영역(126) 사이에 배치될 수도 있다. 몇몇 실시예에서, 소스/드레인 영역(162)은 약 30 nm 내지 약 80 nm의 높이(H1)를 가지며, 소스/드레인 영역(162)은 스페이서(154A)들 사이에 약 8 nm 내지 약 16 nm의 폭(W1)을 갖는다. 몇몇 실시예에서, 스페이서(154A)와 STI 영역(126) 사이의 소스/드레인 영역(162)의 부분은 약 2 nm 내지 약 10 nm의 두께(T4)를 가질 수도 있다.
도 14e 및 도 14d는 다른 실시예에 따른 소스/드레인 영역(162)의 단면도를 도시하고 있다. 도 14e 및 도 14d는 도 1의 단면 B-B를 가로질러 취해질 수도 있다. 도 14e에 의해 도시되어 있는 실시예에서, 에피택시 프로세스는 소스/드레인 영역(162)의 저부 부분을 병합할 수도 있다. 예를 들어, 스페이서(154A) 아래의 소스/드레인 영역(162)의 부분은 측방향으로 연장되어 병합할 수도 있다. 이들 병합된 영역(162A)은 STI 영역(126) 위에 배치되어 이를 덮을 수도 있다. 도 14f에 의해 도시되어 있는 실시예에서, 에피택시 프로세스는 STI 영역(126) 위에서 스페이서(154A)의 측벽을 따라 상향으로, 병합된 영역(162A)을 더 성장시킬 수도 있다. 이러한 실시예에서, 병합된 영역(162A)의 높이(H2)는 스페이서(154A)의 높이(H3)의 대략 절반 미만일 수도 있다. 몇몇 실시예에서, 높이(H2)는 높이(H3)의 대략 1/3 미만일 수도 있다.
도 15a 내지 도 15c는 층간 절연막(ILD)(164)이 형성된 후의 웨이퍼(100)를 도시하고 있다. ILD(164)는 예를 들어, 유동성 화학 기상 증착(flowable chemical vapor deposition: FCVD)을 사용하여 형성된 유동성 산화물을 포함할 수도 있다. ILD(164), 게이트 스택(140), 및 게이트 스페이서(154B)의 상부면을 서로 평탄화하도록 CMP(또는 다른 적합한 평탄화 프로세스)가 수행될 수도 있다. 다양한 중간층(166)(예를 들어, 버퍼층 및/또는 에칭 정지층)이 ILD 층(164)과 소스/드레인 영역(162), 게이트 스택(140) 및/또는 게이트 스페이서(154B) 사이에 배치될 수도 있다.
도 16a 내지 도 16c는 핀(116)의 채널 영역(120)을 노출시킨 후에 웨이퍼(100)의 다양한 도면을 도시하고 있다. 채널 영역(120)을 노출시키는 것은 예를 들어, 에칭 프로세스를 사용하여 채널 영역(120)의 측벽 및 상부면으로부터 게이트 스택(140)[하드 마스크(146), 더미 게이트(144), 및 더미 산화물(142)을 포함함]을 제거하는 것을 포함할 수도 있다. 게이트 스택(140)의 제거는 게이트 스페이서(154B)들(도 16c 참조) 사이에 트렌치(168)를 형성할 수도 있다. 하드 마스크(도시 생략)가 게이트 스택(140)의 제거 중에 ILD(164) 및/또는 소스/드레인 영역(162)을 마스킹하는 데 사용될 수도 있다. 따라서, ILD(164) 또는 소스/드레인 영역(162)을 패터닝하지 않으면서 게이트 스택(140)을 제거할 수도 있다. 희생층의 나머지 부분[예를 들어, 측벽 위에 그리고 게이트 스페이서(154B) 아래에 배치된 부분]이 또한 제거될 수도 있다.
다음에, 도 17a 및 도 17b를 참조하면, 게이트 스택(170)이 트렌치(168) 내에 형성된다. 예를 들어, 게이트 유전체(172)가 트렌치(168) 내에 콘포멀층으로서 형성된다. 게이트 유전체(172)는 게이트 스페이서(154B) 아래에 또한 형성될 수도 있다(예를 들어, 도 17c 참조). 게이트 유전체(172)는 채널 영역(120)의 상부면 및 측벽을 덮을 수도 있다(도 17a 참조). 몇몇 실시예에 따르면, 게이트 유전체(172)는 실리콘 산화물, 실리콘 질화물, 또는 이들로 된 다수의 층을 포함한다. 대안 실시예에서, 게이트 유전체(172)는 하이-k(high-k) 유전 재료를 포함한다. 이러한 실시예에서, 게이트 유전체(172)는 약 7.0 초과의 k 값을 가질 수도 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란탄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 조합 등의 금속 산화물 또는 실리케이트를 포함할 수도 있다. 게이트 유전체(172)의 형성 방법은 분자 빔 증착(molecular beam deposition: MBD), ALD, 플라즈마 향상 CVD(plasma enhanced CVD: PECVD) 등을 포함할 수도 있다.
다음에, 도전성 게이트 전극(174)은 도전성 재료로 트렌치(168)의 나머지 부분을 충전함으로써 게이트 유전체(172) 위에 형성된다. 게이트 전극(174)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 탄탈 탄소(TaC), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 이들의 조합, 이들로 된 다수의 층 등과 같은 금속 함유 재료를 포함할 수도 있다. 게이트 유전체(172) 및 게이트 전극(174)의 형성은 트렌치(160)를 오버플로우(overflow)하고 ILD(164)의 상부면을 덮을 수도 있다. 이후에, 평탄화(예를 들어, CMP)가 수행되어 게이트 유전체(172) 및 게이트 전극(174)의 잉여 부분을 제거한다. 게이트 유전체(172) 및 게이트 전극(174)의 최종 나머지 부분은 최종 finFET의 채널 영역(120) 위에 게이트 스택(170)을 형성한다. 실시예에서, 채널 영역(120)은 예를 들어, 약 6 nm 내지 약 12 nm의 폭(W2) 및 약 30 nm 내지 약 80 nm의 높이(H4)를 갖는다. 예를 들어, 니켈(Ni), 텅스텐(W) 등을 포함하는 소스/드레인 접점(도시 생략)과 같은 부가의 특징부가 이어서 임의의 적합한 프로세스를 사용하여 ILD(164) 내에 형성될 수도 있어 소스/드레인 영역(162)과 전기적으로 접속된다.
도 18은 몇몇 실시예에 따른 반도체 디바이스(예를 들어, finFET)를 형성하기 위한 예시적인 프로세스 흐름도(200)를 도시하고 있다. 프로세스(200)는 단계 202에서 반도체 기판[예를 들어, 기판(102)]으로부터 상향으로 연장되는 핀[예를 들어, 핀(116)]을 형성하는 것으로 시작한다. 단계 204에서, 더미 게이트 스택[예를 들어, 게이트 스택(140)]이 핀의 채널 영역[예를 들어, 채널 영역(120)]의 상부면 및 측벽 위에 형성된다. 단계 206에서, 희생층[예를 들어, 희생층(150)]이 핀의 노출부 상에 형성된다. 희생층은 더미 게이트 스택의 상부면 위에 그리고 측벽 상에 또한 형성될 수도 있다.
프로세스는 스페이서층[예를 들어, 스페이서층(152)]이 희생층 위에 형성되는 상태로 단계 208에서 계속된다. 스페이서층은 희생층의 측벽 상에 배치될 수도 있고, 희생층의 일부는 스페이서층의 저부면 아래로 연장될 수도 있다. 단계 210에서, 핀은 스페이서층 및 희생층의 상부 부분을 제거함으로써 노출된다. 스페이서층의 상부 부분을 제거하는 것은 핀의 부분의 측벽 상의 측벽 스페이서[예를 들어, 스페이서(154A)] 및 더미 게이트 스택의 측벽 상의 게이트 스페이서[예를 들어, 스페이서(154B)]를 또한 형성한다.
다음에, 단계 212에서, 트렌치[예를 들어, 트렌치(160)]가 희생층의 저부면을 지나 핀을 리세싱함으로써 측벽 스페이서들 사이에 형성된다. 단계 214에서, 희생층의 적어도 일부가 제거된다. 측벽 스페이서는 게이트 스페이서에 연결되어 이에 의해 구조적으로 지지되고, 희생층의 부분을 제거하는 것은 측벽 스페이서 아래에 개구[예를 들어, 개구(158)]를 형성한다. 개구는 트렌치에 접속될 수도 있다. 단계 216에서, 소스/드레인 영역[예를 들어, 소스/드레인 영역(162)]이 트렌치 내에서 에피택셜 성장된다. 소스/드레인 영역의 에피택시는 측벽 스페이서들 사이 뿐만 아니라 개구를 통해 트렌치 내로 전구체를 유동시키는 것을 포함할 수도 있다. 따라서, 에피택셜 성장은 다수의 방향으로부터 트리거링(triggering)될 수 있어, 최종 소스/드레인 영역 내의 공동을 감소시킨다.
다양한 실시예는 향상된 소스/드레인 에피택시를 위한 핀 상의 희생층 및 스페이서층의 형성을 포함한다. 희생층은 스페이서층의 형성에 앞서 핀 상에 형성될 수도 있다. 특히, 희생층은 측벽 스페이서의 저부와 하위 디바이스 특징부(예를 들어, 핀에 인접하여 배치된 STI 영역) 사이에 배치될 수도 있다. 희생층의 제거는 스페이서층 아래에[예를 들어, 스페이서층과 하위 STI 영역 사이에] 개구를 형성할 수도 있다. 측벽 스페이서들 사이의 핀의 일부는 리세싱되고, 희생층의 적어도 일부가 제거된다. 측벽 스페이서들 사이에 소스/드레인 영역을 성장시키도록 에피택셜 프로세스가 수행될 수도 있다. 에피택시 중에, 전구체가 인접한 측벽 스페이서들의 상부 영역 및 저부 영역 모두로부터(예를 들어, 개구를 통해) 유동할 수도 있다. 따라서, 소스/드레인 영역은 측벽 스페이서들 사이에 다방향으로 성장될 수도 있는데, 이는 비교적 높은 종횡비의 핀에서도 공동의 형성의 위험성을 유리하게 감소시킨다.
실시예에 따르면, 반도체 디바이스는 반도체 기판으로부터 상향으로 연장되는 핀 그리고 핀의 상부 및 측벽 상에 배치된 게이트 스택을 포함한다. 디바이스는 반도체 기판 위에 그리고 게이트 스택에 인접하여 제1 소스/드레인 영역을 더 포함하며, 제1 소스/드레인 영역의 측벽 상에 제1 소스/드레인 스페이서를 더 포함한다. 제1 소스/드레인 영역의 부분은 제1 소스/드레인 스페이서의 저부면 아래로 연장된다.
다른 실시예에 따르면, 반도체 디바이스를 형성하기 위한 방법은, 반도체 기판으로부터 상향으로 연장하는 핀을 형성하는 것, 그리고 핀의 일부의 측벽 상에 희생층을 형성하는 것을 포함한다. 상기 방법은 희생층 위에 스페이서층을 형성하는 것과, 희생층의 저부면을 지나 핀의 부분을 리세싱하는 것을 더 포함한다. 리세스 형성은 스페이서층의 측벽부들 사이에 배치된 트렌치를 형성한다. 희생층의 적어도 일부가 제거되고, 소스/드레인 영역이 트렌치 내에 형성된다.
또 다른 실시예에 따르면, 반도체 디바이스의 형성 방법은 반도체 핀을 형성하는 것과 복수의 측벽 스페이서를 형성하는 것을 포함한다. 반도체 핀은 복수의 측벽 스페이서들 중 인접한 것들 사이에 배치된다. 개구가 복수의 측벽 스페이서의 저부면 아래에 형성되고, 제1 트렌치가 복수의 측벽 스페이서 중 제1의 인접하는 측벽 스페이서들 사이에 형성된다. 상기 방법은 제1 반도체 핀 위에서 제1 트렌치 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 것을 더 포함하고, 제1 소스/드레인 영역을 에피택셜 성장시키는 것은 개구를 통해 제1 트렌치 내로 전구체를 유동시키는 것을 포함한다.
이상에서는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는, 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않으면서 본 개시내용에 대한 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
30: finFET 32: 기판
36: 핀 38: 격리 영역
40: 게이트 유전체 42: 게이트 전극
44, 46: 소스/드레인 영역 100: 웨이퍼
104: 베이스 기판층 106, 108: 기판층
114: 트렌치 116: 핀

Claims (10)

  1. 반도체 기판으로부터 상향으로 연장되는 핀(fin);
    상기 핀의 상부면 및 측벽 상에 배치된 게이트 스택;
    상기 반도체 기판 위에 있고 상기 게이트 스택에 인접한 제1 소스/드레인 영역; 및
    상기 제1 소스/드레인 영역의 측벽 상의 제1 소스/드레인 스페이서로서, 상기 제1 소스/드레인 영역의 일부는 상기 제1 소스/드레인 스페이서의 저부면 아래로 연장되는 것인 제1 소스/드레인 스페이서
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체 기판 위에 있고 상기 게이트 스택에 인접한 제2 소스/드레인 영역으로서, 상기 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 상기 게이트 스택의 동일측에 배치되는 것인 제2 소스/드레인 영역; 및
    상기 제2 소스/드레인 영역의 측벽 상의 제2 소스/드레인 스페이서로서, 상기 제2 소스/드레인 영역의 일부는 상기 제2 소스/드레인 스페이서의 저부면 아래로 연장되는 것인 제2 소스/드레인 스페이서
    를 더 포함하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 소스/드레인 영역을 상기 제2 소스/드레인 영역에 연결시키는 에피택시 영역(epitaxy region)
    을 더 포함하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 게이트 스택의 측벽 상의 게이트 스페이서
    를 더 포함하고, 상기 제1 소스/드레인 스페이서는 상기 게이트 스페이서에 연결되고, 상기 제1 소스/드레인 스페이서와 상기 게이트 스페이서 사이에 어떠한 계면도 형성되지 않는 것인 반도체 디바이스.
  5. 제4항에 있어서, 상기 게이트 스택은,
    게이트 유전체로서, 상기 게이트 유전체의 일부가 상기 게이트 스페이서의 저부면 아래에 배치되는 것인 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극
    을 포함하는 것인 반도체 디바이스.
  6. 반도체 기판으로부터 상향으로 연장되는 핀을 형성하는 단계;
    상기 핀의 일부분의 측벽 상에 희생층을 형성하는 단계;
    상기 희생층 위에 스페이서층을 형성하는 단계;
    상기 희생층의 저부면을 지나 상기 핀의 상기 일부분을 리세싱(recessing)하는 단계로서, 상기 리세싱은 상기 스페이서층의 측벽부들 사이에 배치된 트렌치를 형성하는 것인, 리세싱하는 단계;
    상기 희생층의 적어도 일부를 제거하는 단계; 및
    상기 트렌치 내에 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 디바이스의 형성 방법.
  7. 제6항에 있어서,
    상기 핀의 채널 영역의 상부면 및 측벽 위에 게이트 스택을 형성하는 단계
    를 더 포함하고, 상기 희생층을 형성하는 단계 및 상기 스페이서층을 형성하는 단계는, 상기 게이트 스택의 측벽 상에 상기 희생층을 형성하는 것, 그리고 상기 게이트 스택의 측벽 상에 상기 스페이서층을 형성하는 것을 포함하는 것인 반도체 디바이스의 형성 방법.
  8. 제1 반도체 핀을 형성하는 단계;
    복수의 측벽 스페이서를 형성하는 단계로서, 상기 제1 반도체 핀은 상기 복수의 측벽 스페이서의 제1의 인접한 측벽 스페이서들 사이에 배치되는 것인, 복수의 측벽 스페이서를 형성하는 단계;
    상기 복수의 측벽 스페이서의 저부면 아래에 개구를 형성하는 단계;
    상기 복수의 측벽 스페이서의 제1의 인접한 측벽 스페이서들 사이에 제1 트렌치를 형성하는 단계; 및
    상기 제1 반도체 핀 위에서 상기 제1 트렌치 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계로서, 상기 제1 소스/드레인 영역을 에피택셜 성장시키는 것은 상기 개구를 통해 상기 제1 트렌치 내로 전구체를 유동시키는 것을 포함하는 것인, 제1 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하는 반도체 디바이스의 형성 방법.
  9. 제8항에 있어서,
    제2 반도체 핀을 형성하는 단계로서, 상기 제2 반도체 핀은 상기 복수의 측벽 스페이서의 제2의 인접한 측벽 스페이서들 사이에 배치되는 것인, 제2 반도체 핀을 형성하는 단계;
    상기 복수의 측벽 스페이서의 제2의 인접한 측벽 스페이서들 사이에 제2 트렌치를 형성하는 단계;
    상기 제2 반도체 핀 위의 상기 제2 트렌치 내에 제2 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 더 포함하고,
    상기 제2 소스/드레인 영역을 에피택셜 성장시키는 단계는,
    상기 개구를 통해 상기 제2 트렌치 내로 전구체를 유동시키는 것; 및
    상기 제1 소스/드레인 영역과 제2 소스/드레인 영역을 연결하는 에피택시 영역을 형성하는 것
    을 포함하는 것인 반도체 디바이스의 형성 방법.
  10. 제8항에 있어서,
    상기 제1 반도체 핀의 일부의 측벽 및 상부면 상에 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계
    를 더 포함하고,
    상기 복수의 측벽 스페이서는 상기 복수의 측벽 스페이서의 저부면 아래에 개구를 형성하면서, 상기 게이트 스페이서에 연결되고 게이트 스페이서에 의해 구조적으로 지지되는 것인 반도체 디바이스의 형성 방법.
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