KR20170063354A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20170063354A
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Abstract

반도체 소자가, 핀 구조물, 제1 및 제2 게이트 구조물, 소스/드레인 영역, 소스/드레인 컨택 층 및 분리 층을 포함한다. 핀 구조물은, 기판 위에 배치되는 격리 절연 층으로부터 돌출하며 그리고 제1 방향으로 연장된다. 제1 및 제2 게이트 구조물은, 핀 구조물 위에 형성되며 그리고 제1 방향과 교차하는 제2 방향으로 연장된다. 소스/드레인 영역은, 제1 및 제2 게이트 구조물 사이에 배치된다. 층간 절연 층이, 핀 구조물, 제1 및 제2 게이트 구조물 그리고 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 컨택 층이, 제1 소스/드레인 영역 상에 배치된다. 분리 층은, 제1 소스/드레인 컨택 층에 인접하게 배치된다. 제1 및 제2 게이트 구조물의 단부들 및 소스/드레인 컨택 층의 단부는, 분리 층의 동일한 면과 접촉한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 기술의 상호 참조
본 출원은, 그 전체 내용이 본 명세서에 참조로 통합되는, 2015년 11월 30일 출원된, 미국 가출원번호 제62/261,268호에 대한 우선권을 주장한다.
본 개시는, 반도체 소자를 제조하는 방법에 관한 것으로서, 더욱 구체적으로, 소스/드레인 영역 위의 자가 정렬 컨택 구조물(self-align contact structure)에 대한 구조 및 제조 방법에 관한 것이다.
반도체 소자들의 치수들의 감소와 더불어, 자가 정렬 컨택부(SAC)가, 전계 효과 트랜지스터(FET) 내에서 게이트 구조물들에 더 가깝게 배열되는, 예를 들어 소스/드레인(S/D) 컨택부들을 제조하기 위해, 널리 활용되어 왔다. 전형적으로, 자가 정렬 컨택부(SAC)는, 층간 유전체(ILD) 층을 패턴화함에 의해 제작되며, 그 하부에 컨택 에칭 정지 층(contact etch-stop layer: CESL)이, 측벽 스페이서들을 구비하는 게이트 구조물 위에 형성된다. ILD 층의 초기 에칭은 컨택 에칭 정지 층(CESL)에서 정지하며, 그리고 이후 CESL은 SAC로부터 에칭된다. 소자 밀도가 증가함에 따라(즉, 반도체 소자의 치수들이 감소함에 따라), 측벽 스페이서의 두께가 더 얇아지고, 이는 S/D 컨택부와 게이트 전극들 사이의 회로 단락(short circuit)을 야기할 수 있을 것이다. 더불어, 2개의 인접한 소스/드레인 컨택부 사이의 분리가 더욱 빠듯해 졌다. 따라서, S/D 컨택부들 사이의 개선된 전기적 격리를 동반하는, SAC 구조물들 및 제조 공정을 제공하도록 요구되어 왔다.
본 발명은, 반도체 소자를 제조하는 방법으로서, 기판 위에 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계로서, 상기 제1 및 제2 핀 구조물은 제1 방향으로 연장되며 그리고 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배열되는 것인, 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 형성하는 단계; 상기 기판 위에 격리 절연 층을 형성하는 단계로서, 상기 제1 및 제2 핀 구조물의 상측 부분들이 상기 격리 절연 층으로부터 노출되도록 하는 것인, 상기 격리 절연 층을 형성하는 단계; 상기 제1 및 제2 핀 구조물의 부분들 위에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계로서, 상기 제1 및 제2 게이트 구조물은 제2 방향으로 연장되며 그리고 상기 제1 방향으로 서로 평행하게 배열되는 것인, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 형성하는 단계; 상기 제1 및 제2 게이트 구조물 그리고 상기 제1 및 제2 핀 구조물 위에 층간 절연 층을 형성하는 단계; 상기 층간 절연 층 위에 제1 개구들을 구비하는 제1 마스크 패턴을 형성하는 단계로서, 상기 제1 개구들은 상기 제1 및 제2 게이트 구조물 위에 위치하게 되는 것인, 제1 마스크 패턴을 형성하는 단계; 및 상기 제1 마스크 패턴의 상기 제1 개구들을 통해 상기 제1 및 제2 게이트 구조물을 절단하는 단계를 포함하고, 상기 제1 마스크 패턴은, 평면도에서 상기 제1 및 제2 게이트 구조물 사이에 배치되는 제2 개구를 포함하며, 그리고 상기 방법은, 제1 리세스를 형성하기 위해 상기 제2 개구를 통해 상기 격리 절연 층 및 상기 층간 절연 층을 에칭하는 단계; 상기 제1 리세스 내에 절연 층을 형성하는 단계; 상기 제1 리세스 내의 상기 절연 층의 일부 및 상기 층간 절연 층의 일부를 노출시키기 위한 제3 개구를 구비하는 제2 마스크 패턴을 형성하는 단계; 제2 리세스를 형성하기 위해, 상기 제3 개구를 통해 상기 층간 절연 층의 상기 노출된 부분을 에칭하는 단계; 및 상기 제2 리세스 내에 도전성 재료부를 형성하는 단계를 더 포함하는 것인, 반도체 소자 제조 방법을 제공한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1a 내지 도 8d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다.
도 9 및 도 10은, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 레이아웃의 구조물들을 도시한다.
도 11a 내지 도 15d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다.
도 16a 내지 도 20d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다.
도 21a 내지 도 21d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 구조물을 도시한다.
뒤따르는 개시는 본 발명의 상이한 특징들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 구성요소들 및 배열들에 대한 구체적인 실시예들 또는 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 요소들의 치수들은 개시된 범위들 또는 값들로 제한되지 않는 대신, 공정 조건들 및/또는 소자의 요구되는 특성들에 의존할 수 있을 것이다. 더불어 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 놓이도록 형성될 수도 있는 실시예들을 포함할 수 있다. 다양한 특징부들이 임의로 단순함 및 명료함을 위해 상이한 축적으로 작도될 수 있을 것이다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있으며(90° 회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 부가적으로, 용어 "이루어지는"은 "포함하는" 또는 "구성되는"을 의미할 수 있을 것이다.
도 1a 내지 도 8d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다. 부가적인 작동들이, 도 1a 내지 도 8d에 의해 도시되는 공정들 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 이하에 설명되는 작동들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 작업들/공정들의 순서는 상호 교체 가능할 수 있을 것이다.
도 1a 내지 도 1c는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 1a는 평면(상면)도를 도시하고, 도 1b는 도 1a의 X1-X1 선을 따르는 단면도를 도시하며, 그리고 도 1c는 도 1a의 Y1-Y1 선을 따르는 단면도를 도시한다.
도 1a 내지 도 1c는, 금속 게이트 구조물이 형성된 이후의 반도체 소자의 구조를 도시한다. 도 1a 내지 도 1c에서, 금속 게이트 구조물(40)은, 기판(10) 위에 형성되는, 채널 층, 예를 들어 핀 구조물(20)의 부분 위에 형성된다. 금속 게이트 구조물(40)은, 핀 구조물(20) 위에 Z 방향으로 배치된다. 금속 게이트 구조물(40)은 Y 방향으로 연장되며 그리고 X 방향으로 배열되는 가운데, 핀 구조물(20)은 X 방향으로 연장되며 그리고 Y 방향으로 배열된다. 금속 게이트 구조물들(40)의 두께는, 일부 실시예에서, 대략 15 nm 내지 대략 50 nm의 범위에 있다. 금속 게이트 구조물(40)은, 하나 이상의 유전체 재료의 층에 의해 형성되는 게이트 유전체 층(미도시) 및 하나 이상의 도전성 재료의 층에 의해 형성되는 금속 게이트 전극(미도시)을 포함한다. 금속 게이트 구조물(40)은, 일부 실시예에서, 금속 게이트 전극 위에 배치되는 캡 절연 층을 더 포함한다. 금속 게이트 구조물(40)의 폭은, 일부 실시예에서, 대략 5 nm 내지 대략 15 nm의 범위에 있다.
도 1b에 도시된 바와 같이, 측벽 스페이서들(42)(도 1에 생략됨)이, 금속 게이트 구조물(40)의 양 측벽 상에 형성된다. 측벽 스페이서들의 하부에서의 측벽 스페이서들(42)의 막 두께는, 일부 실시예에서 대략 1 nm 내지 대략 10 nm의 범위에 있으며, 그리고 다른 실시예에서 대략 2 nm 내지 대략 8 nm의 범위에 있다.
도 1b 및 도 1c에 도시된 바와 같이, 격리 절연 층(30)이 기판(10) 위에 형성된다. 핀 구조물(20)의 하측 부분이 격리 절연 층(30) 내에 매립되며 그리고 핀 구조물(20)의 상측 부분(채널 층)이 격리 절연 층(30)으로부터 돌출한다. 게이트 구조물(40)은 격리 절연 층(30) 위에 형성된다.
도 1a 내지 도 1c에, 2개의 금속 게이트 구조물(40) 및 4개의 핀 구조물(20)이 도시된다. 그러나, 금속 게이트 구조물들(40) 및 핀 구조물들(20)의 개수는, 개별적으로 2개 및 4개로 국한되지 않는다.
도 1d는 금속 게이트 구조물(40)의 예시적 구조를 도시한다. 금속 게이트 구조물(40)은, 게이트 유전체 층(13) 및 금속 게이트 전극(17)을 포함한다. 금속 게이트 전극(17)은, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 다른 도전성 재료와 같은, 금속 재료의 하나 이상의 층을 포함한다. 게이트 유전체 층(13)은, 핀 구조물(20)의 채널 층과 금속 게이트 전극(17) 사이에 배치되며, 그리고 하이-k 금속 산화물과 같은 금속 산화물의 하나 이상의 층을 포함한다. 하이-k 유전체들을 위해 사용되는 금속 산화물들의 예들이, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼화물의 산화물들을 포함한다. 일부 실시예에서, 예를 들어 이산화규소로 이루어지는, 계면 유전체 층(11)이, 채널 층과 게이트 유전체 층 사이에 형성된다.
일부 실시예에서, 하나 이상의 일 함수 조절 층(15)이, 게이트 유전체 층(13)과 금속 게이트 전극(17) 사이에 개재된다. 일 함수 조절 층들은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이러한 재료들의 2개 이상의 복수 층과 같은, 도전성 재료로 이루어진다. n-채널 FET을 위해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일 함수 조절 층으로서 사용되며, 그리고 p-채널 FET을 위해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이, 일 함수 조절 층으로서 사용된다.
금속 게이트 전극(17)위에 배치되는 캡 절연 층(19)은, SiN, SiCN 및 SiOCN을 포함하는 실리콘 질화물계 재료와 같은, 절연 재료의 하나 이상의 층을 포함한다.
측벽 스페이서(42)의 재료는, SiO2, SiN, SiOC 또는 SiOCN 중의 하나 이상을 포함한다. 또한, 도 1b 및 도 1c에 도시된 바와 같이, 제1 층간 유전체 층(ILD)(50)이 격리 절연 층(30) 위에 형성되며 그리고 게이트 구조물들(40)이 제1 층간 유전체 층(ILD)(50) 내에 매립된다. 도 1a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
도 1a 내지 도 1c의 구조물은, 뒤따르는 작업들에 의해 제작될 수 있을 것이다. 이러한 실시예에서, 게이트 교체 공정에 의해 제작되는 핀 전계 효과 트랜지스터(Fin FET)들이 사용된다.
우선, 핀 구조물이 기판 위에 제작된다. 핀 구조물은 하측 영역 및 채널 영역으로서 상측 영역을 포함한다. 기판은, 예를 들어, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm- 3 의 범위에 있는 불순물 농도를 갖는, p-형 실리콘 기판이다. 다른 실시예에서, 기판은, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm- 3 의 범위에 있는 불순물 농도를 갖는, n-형 실리콘 기판이다. 대안적으로, 기판은, 게르마늄과 같은 다른 단원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판은 하나의 실리콘 층의 실리콘-온-절연체(silicon-on-insulator: SOI) 기판이다.
핀 구조물을 형성한 이후에, 격리 절연 층이 핀 구조물 위에 형성된다. 격리 절연 층은, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동 가능형 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은, 절연 재료의 하나 이상의 층을 포함한다. 격리 절연 층은, 스핀-온-유리(spin-on-glass: SOG), SiO, SiON, SiOCN 및/또는 불소-도핑된 규산염 유리(FSG)의 하나 이상의 층에 의해 형성될 수 있을 것이다.
핀 구조물 위에 격리 절연 층을 형성한 이후에, 평탄화 작업이 격리 절연 층의 일부를 제거하기 위해 실행된다. 평탄화 작업은, 화학적 기계적 폴리싱(CMP) 및/또는 에치-백 공정을 포함할 수 있을 것이다. 이어서, 격리 절연 층은 추가로 제거(만입)되며, 따라서 핀 구조물의 상부 영역이 노출된다.
더미 게이트 구조물이 노출된 핀 구조물 위에 형성된다. 더미 게이트 구조물은, 폴리 실리콘으로 이루어진 더미 게이트 전극 층 및 더미 게이트 유전체 층을 포함한다. 절연 재료의 하나 이상의 층을 포함하는 측벽 스페이서들이 또한, 더미 게이트 전극 층의 측벽들 상에 형성된다. 더미 게이트 구조물이 형성된 이후에, 더미 게이트 구조물에 의해 덮이지 않은 핀 구조물은, 격리 절연 층의 상측 표면 아래에서 만입된다. 이어서, 소스/드레인 영역이, 에피택셜 성장 방법을 사용함에 의해 만입된 핀 구조물 위에 형성된다. 소스/드레인 영역은, 채널 영역에 응력을 인가하기 위한 변형 재료(strain material)를 포함할 수 있을 것이다.
이후, 층간 유전체 층(ILD)이, 더미 게이트 구조물과 소스/드레인 영역 위에 형성된다. 평탄화 작업 이후에, 더미 게이트 구조물은, 게이트 공간을 형성하기 위해 제거된다. 이후, 게이트 공간 내에, 금속 게이트 전극 및, 하이-k 유전체 층과 같은 게이트 유전체 층을 포함하는, 금속 게이트 구조물이, 형성된다.
도 2a 내지 도 2c는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 2a는 평면(상면)도를 도시하고, 도 2b는 도 2a의 X1-X1 선을 따르는 단면도를 도시하며, 그리고 도 2c는 도 2a의 Y1-Y1 선을 따르는 단면도를 도시한다. 도 2a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
도 2a 내지 도 2c에 도시된 작업에 의해, 금속 게이트 구조물들(40)이, 개별적인 트랜지스터들을 위한 복수 조각의 게이트 구조물로 절단된다. X 방향으로 연장되는 개구를 구비하는 마스크 패턴, 예를 들어 포토 레지스트 패턴 또는 하드 마스크 패턴이, 도 1a 내지 도 1c에 도시되는 구조물 위에 형성되며, 그리고 이어서 건식 에칭 및/또는 습식 에칭과 같은 패턴화 작업들이, 금속 게이트 패턴들을 절단하기 위해 실행된다. 또한, 제1 층간 유전체 층(ILD)(50) 및 격리 절연 층(30)이 또한 에칭되며, 따라서 개구(45)가 형성된다. 격리 절연 층(30)은, 일부 실시예에서 대략 30 nm 내지 대략 60 nm의 범위에 있는, 깊이(D1)까지 에칭(만입)된다. 개구(45)의 폭(W1)은, 일부 실시예에서 대략 20 nm 내지 대략 80 nm의 범위에 있다. 일부 실시예에서, 격리 절연 층(30)은 에칭되지 않는다(즉, D1=0).
도 3a 내지 도 3c는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 3a는 평면(상면)도를 도시하고, 도 3b는 도 3a의 X1-X1 선을 따르는 단면도를 도시하며, 그리고 도 3c는 도 3a의 Y1-Y1 선을 따르는 단면도를 도시한다. 도 3a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
개구(45)는, 분리부(60)를 형성하기 위해, 도 3a 내지 도 3c에 도시된 바와 같이, 절연 재료로 채워진다. 분리부(60)를 위한 절연 재료는, 격리 절연 층(30) 및 제1 층간 유전체 층(ILD)(50)의 재료들에 대한 더 높은 에칭 선택도를 구비하는, 절연 재료의 하나 이상의 층을 포함한다. 그러한 재료들은, SiN, SiON 또는 SiOCN와 같은 실리콘 질화물계 재료들, 또는 알루미늄 산화물(총체적으로 AlO로 지칭될 수 있음), 알루미늄 산화질화물(총체적으로 AlON로 지칭될 수 있음) 또는 알루미늄 질화물(총체적으로 AlN로 지칭될 수 있음)과 같은 알루미늄계 재료들을 포함한다. 일 실시예에서, SiN이 분리부(60)를 위해 사용된다.
분리부(60)를 형성하기 위해, 절연 재료의, 예를 들어 SiN의 블랭킷 층(blanket layer)이 도 2a 내지 도 2c의 구조물 위에 형성되며, 그리고 이어서 에치-백 공정 및/또는 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 작업이 실행된다. 분리부(60)의 두께(T1)는, 일부 실시예에서 대략 30 nm 내지 대략 60 nm의 범위에 있다.
도 4a 내지 도 4d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 4a는 평면(상면)도를 도시하고, 도 4b는 도 4a의 X1-X1 선을 따르는 단면도를 도시하고, 도 4c는 도 4a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 4d는 도 4a의 X2-X2 선을 따르는 단면도를 도시한다. 도 4a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
Y 방향으로 연장되는 개구(75)를 구비하는 마스크 패턴(70), 예를 들어, 포토 레지스트 패턴 하드 마스크 패턴이, 도 3a 내지 도 3c에 도시되는 구조물 위에 형성된다. 개구(75)는, 개별적인 트랜지스터의 소스/드레인에 대응한다. Y 방향을 따르는 개구(75)의 에지는, 게이트 구조물들(40)과 중첩되거나 중첩되지 않을 수 있을 것이다.
본 실시예에서, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 및 제4 트랜지스터(TR4)가 형성된다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 동일한 소스/드레인 영역(25A)을 공유하며 그리고 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 동일한 소스/드레인 영역(25B)을 공유한다. 본 실시예에서, 소스/드레인 영역들(25A, 25B)은, 개별적으로, 2개의 핀 구조물 위에 형성된다. 본 개시에서, 소스 및 드레인은 단지 하나를 다른 것으로부터 구분하기 위해 사용되며 그리고 교체 가능하게 사용된다는 것을 알아야 한다. 소스/드레인은 소스 또는 드레인 중의 하나를 지칭한다.
도 5a 내지 도 5d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 5a는 평면(상면)도를 도시하고, 도 5b는 도 5a의 X1-X1 선을 따르는 단면도를 도시하고, 도 5c는 도 5a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 5d는 도 5a의 X2-X2 선을 따르는 단면도를 도시한다. 도 5a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
에칭 마스크로서 마스크 패턴(70)을 사용함에 의해, 제1 층간 유전체 층(ILD)(50)이, 도 5a 내지 도 5c에 도시된 바와 같이, 소스/드레인 영역들(25A, 25B)을 노출시키도록 부분적으로 에칭된다. 분리부(60)가 실리콘 질화물계 재료(예를 들어, SiN)로 이루어지며 그리고 제1 층간 유전체 층(ILD)(50)이 실리콘 산화물계 재료(예를 들어, SiO2)로 이루어지기 때문에, 소스/드레인 영역들(25A, 25B) 위의 개구들(26A, 26B)이 Y 방향으로 자가 정렬 방식으로 형성될 수 있다. 추가로, 측벽 스페이서들(42) 및 게이트 구조물(40)의 캡 절연 층(19)이 실리콘 질화물계 재료(예를 들어, SiN)로 이루어질 때, 소스/드레인 영역들(25A, 25B) 위의 개구들(26A, 26B)은 또한, X 방향으로 자가 정렬 방식으로 형성될 수 있다.
도 6a 내지 도 6d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 6a는 평면(상면)도를 도시하고, 도 6b는 도 6a의 X1-X1 선을 따르는 단면도를 도시하고, 도 6c는 도 6a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 6d는 도 6a의 X2-X2 선을 따르는 단면도를 도시한다. 도 6a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
소스/드레인 개구들(26A, 26B)이 형성된 이후에, 도전성 재료부가 소스/드레인 컨택 층(80)을 획득하기 위해 개구들 내에 형성된다. 소스/드레인 컨택 층(80)을 위한 도전성 재료는, W, Cu, Co, Ni, 또는 이들의 규화물의 하나 이상의 층을 포함한다. 소스/드레인 컨택 층(80)을 형성하기 위해, 도전성 재료의 블랭킷 층이, 예를 들어, CVD, 스퍼터링을 포함하는 물리적 기상 증착(PVD), 원자 층 증착(ALD), 또는 다른 적당한 막 형성 방법들에 의해 형성된다. 이어서, 에치-백 공정 및/또는 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 작업이 실행되며, 그로 인해 도 6a 내지 도 6d의 구조물을 획득하도록 한다.
도 7a 내지 도 7d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 7a는 평면(상면)도를 도시하고, 도 7b는 도 7a의 X1-X1 선을 따르는 단면도를 도시하고, 도 7c는 도 7a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 7d는 도 7a의 X2-X2 선을 따르는 단면도를 도시한다. 도 7a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 및 제2 층간 유전체 층(ILD)(85)이 생략된다.
소스/드레인 컨택 층들(80)이 형성된 이후에, 제2 층간 유전체 층(ILD)(85) 및 제1 비아 플러그(90)가, 도 7a 내지 도 7d에 도시된 바와 같이, 형성된다. 제2 층간 유전체 층(ILD)(85)은, SiO2, SiOC, SiOCN, 또는 로우-k 유전체 재료(k=4-5)와 같은, 절연 재료의 하나 이상의 층을 포함한다. 제1 비아 플러그(90)는 다마신 공정(damascene process)을 사용함에 의해 형성될 수 있다. 제1 비아 플러그(90)의 재료는, W, Co, Ni, Ti, TiN, Ta, TaN, 또는 다른 적당한 도전성 재료들의 하나 이상의 층을 포함한다. 이러한 실시예에서, 제1 비아 플러그(90)는, 소스/드레인 영역들(25A, 25B)을 위한 2개의 소스/드레인 컨택 층(80)을 연결한다.
도 8a 내지 도 8d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 8a는 평면(상면)도를 도시하고, 도 8b는 도 8a의 X1-X1 선을 따르는 단면도를 도시하고, 도 8c는 도 8a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 8d는 도 8a의 X2-X2 선을 따르는 단면도를 도시한다. 도 8a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 제2 층간 유전체 층(ILD)(85) 및 제3 층간 유전체 층(ILD)(95)이 생략된다.
제3 층간 유전체 층(ILD)(95) 및 제1 금속 배선(100)이, 도 7a 내지 도 7d의 구조물 위에 후속적으로 형성된다. 제3 층간 유전체 층(ILD)(95)은, SiO2, SiOC, SiOCN, 또는 로우-k 유전체 재료(k=4-5)와 같은, 절연 재료의 하나 이상의 층을 포함한다. 제1 금속 배선(100)을 위한 재료는, Cu, Al, Ti, TiN, Ta, TaN, 또는 다른 적당한 도전성 재료들의 하나 이상의 층을 포함한다. 제1 금속 배선(100)은, 다마신 공정을 사용함에 의해 형성될 수 있다.
도 8a 내지 도 8d에 도시된 바와 같이, 제1 핀 구조물(20A) 및, 격리 절연 층(30)에 의해 제1 핀 구조물(20A)로부터 격리되는 제2 핀 구조물(20B)이, 기판(10) 위에 배치된다. 제1 핀 전계 효과 트랜지스터(Fin FET)(TR1) 및 제2 Fin FET(TR2)(도 4a 참조)이, 제1 핀 구조물(20A) 위에 형성된다. 제1 Fin FET은 제1 게이트 전극(40A)을 포함하며 그리고 제2 Fin FET은 제2 게이트 전극(40B)을 포함한다. 제1 소스/드레인 영역(25A)(도 4a 참조)이, 제1 Fin FET(TR1) 및 상기 제2 Fin FET(TR2)에 의해 공유되며 그리고 이들 사이에 배치된다. 층간 절연 층(50)이, 제1 및 제2 핀 구조물, 상기 제1 및 제2 Fin FET, 그리고 제1 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 컨택 층(80)이 제1 소스/드레인 영역 상에 배치되며 그리고 제2 핀 구조물을 향해 연장되어, 제1 소스/드레인 컨택 층(80)의 일부분이 격리 절연 층(30) 위에 위치하게 되도록 한다. 제1 비아 플러그(90)가, 제1 소스/드레인 컨택 층(80)의 일부분 상에 배치되며 그리고 격리 절연 층(30) 위에 위치하게 된다. 제1 금속 배선 층(100)이 제1 비아 플러그(90) 상에 배치된다. 제1 소스/드레인 컨택 층(80)의 단부가, 격리 절연 층(30) 및 제1 층간 유전체 층(ILD)(50)과 상이한 절연 재료로 이루어지는, 분리부(60)와 접촉한다. 나아가, 게이트 구조물들(40A, 40B) 단부들 및 제1 소스/드레인 컨택 층(80)의 단부가, 분리부(60)의 동일한 면과 접촉한다.
도 8a 내지 도 8d에 도시된 소자는, 상호연결 금속 층들, 유전체 층들, 패시베이션 층들, 등과 같은 다양한 특징부들을 형성하기 위해, 추가적인 CMOS 공정들을 겪는다는 것이 이해된다.
도 9는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 레이아웃의 구조물을 도시한다.
도 9에서, 복수의 게이트 구조물(41A-48A 및 41B-48B)이, Y 방향으로 연장되며 그리고 X 방향으로 배열된다. 일부 실시예에서, 복수의 게이트 구조물(41A-48A 및 41B-48B)은, X 방향으로 일정한 피치 간격으로 배열된다. 분리부(60)는 X 방향으로 연장되며 그리고 게이트 구조물들(41A-48A)을 게이트 구조물들(41B-48B)로부터 분리한다. 게이트 구조물들(43A 및 44A) 사이에 배치되는 소스/드레인 영역이, 게이트 구조물들(43B 및 44B) 사이에 배치되는 소스/드레인 영역에 제1 비아 플러그(90)에 의해 전기적으로 연결되며, 제1 비아 플러그(90)는 제1 금속 배선(100)에 연결된다. 도 9에서, 2개 초과의 게이트 구조물 및 2개 초과의 소스/드레인 컨택 층이, 분리부(60)의 동일한 면과 접촉한다.
도 10은, 본 개시의 일 실시예에 따른 반도체 소자를 위한 표준 셀들의 예시적인 레이아웃의 구조물을 도시한다.
도 10에서, 표준 셀(Cell B)은, Y 방향으로 표준 셀들(Cell A 및 Cell C) 사이에 배치된다. X 방향으로 연장되는 전원 라인들(Vdd 및 Vss)이 셀들의 경계부들 상에 배치된다. 전원 라인들(Vdd 및 Vss)은, 제1 금속 배선들(100)에 의해 이루어진다.
도 1a 내지 도 8d에 의해 설명되는 구조물 및 제조 공정은 도 10 내의 둘러싸인 영역(A)의 형성에 대응한다. 도 11a 내지 도 15d에 의해 이하에 설명되는 구조물 및 제조 공정은 도 10 내의 둘러싸인 영역(B)의 형성에 대응하고, 도 16a 내지 도 20d에 의해 이하에 설명되는 구조물 및 제조 공정은 도 10 내의 둘러싸인 영역(C)의 형성에 대응하며, 그리고 도 21a 내지 도 21d에 의해 이하에 설명되는 구조물 및 제조 공정은 도 10 내의 둘러싸인 영역(D)의 형성에 대응한다.
영역(A)에서, Y 방향으로 서로 인접한 2개의 소스/드레인 컨택 층이, 금속 배선(100)으로 이루어지는 전원 라인에, 제1 비아 플러그(90)를 통해, 연결된다. 영역(A) 내에, 제1 핀 구조물(210) 및 격리 절연 층에 의해 제1 핀 구조물로부터 격리되는 제2 핀 구조물(220)이 배치된다. 제1 핀 전계 효과 트랜지스터(Fin FET)(TR10) 및 제2 Fin FET(TR20) 양자 모두, 제1 핀 구조물(210) 위에 형성된다. 제1 Fin FET(TR10)은 제1 게이트 전극(410)을 포함하며 그리고 제2 Fin FET(TR20)은 제2 게이트 전극(420)을 포함한다. 제1 소스/드레인 영역(310)이, 제1 Fin FET(TR10) 및 제2 Fin FET(TR20)에 의해 공유되며 그리고 이들 사이에 배치된다. 제1 소스/드레인 컨택 층(810)이 제1 소스/드레인 영역(310) 상에 배치되며 그리고 제2 핀 구조물(220)을 향해 연장되어, 제1 소스/드레인 컨택 층(810)의 일부분이 격리 절연 층 위에 위치하게 되도록 한다. 접촉 플러그(910)가, 제1 소스/드레인 컨택 층의 일부분 상에 배치되며 그리고 격리 절연 층 위에 위치하게 된다. 금속 배선 층(1010)(예를 들어, Vdd)이 접촉 플러그(910) 상에 배치된다. 제1 소스/드레인 컨택 층(810)의 단부가 분리부(610)와 접촉한다.
추가로, 제3 Fin FET(TR30) 및 제4 Fin FET(TR40)이, 제2 핀 구조물(220) 위에 형성된다. 제3 Fin FET(TR30)은 제3 게이트 전극(430)을 포함하며 그리고 제4 Fin FET(TR40)은 제4 게이트 전극(440)을 포함한다. 제2 소스/드레인 영역(320)이, 제3 Fin FET(TR30) 및 제4 Fin FET(TR40)에 의해 공유되며 그리고 이들 사이에 배치된다. 제2 소스/드레인 컨택 층이 제2 소스/드레인 영역(320) 상에 배치되어, 제1 소스/드레인 영역과 제2 소스/드레인 영역이 분리부(60)에 의해 물리적으로 분리되도록 그리고 제1 비아 플러그(910)에 의해 전기적으로 연결되도록 한다.
영역(B)은, 뒤따르는 구성을 제외하고, 영역(A)과 실질적으로 유사한 구조를 갖는다. 영역(B)에서, Y 방향으로 서로 인접한 2개의 소스/드레인 컨택 층 중의 단지 하나만이, 금속 배선(100)으로 이루어지는 전원 라인에, 제1 비아 플러그(90)를 통해, 연결된다.
영역(C)은, 뒤따르는 구성을 제외하고, 영역(A)과 실질적으로 유사한 구조를 갖는다. 영역(C)에서, Y 방향으로 서로 인접한 2개의 소스/드레인 컨택 층 중의 어느 것도, 전원 라인에 연결되지 않는다.
영역(D)은, 뒤따르는 구성을 제외하고, 영역(A)과 실질적으로 유사한 구조를 갖는다. 영역(D)에서, 하나의 표준 셀 내부에 배치되는, Y 방향으로 서로 인접한 2개의 소스/드레인 컨택 층은, 2개의 금속 배선(100)에, 개별적으로 2개의 제1 비아 플러그(90)를 통해, 연결된다.
도 11a 내지 도 15d는, 본 개시의 일 실시예에 따른 도 10의 영역(B)에 대응하는 구조물의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다. 도 1a 내지 도 8d에 사용되는 재료, 구성, 구조 및/또는 공정은, 뒤따르는 실시예에 활용될 수 있으며, 그리고 그의 세부사항은 생략된다.
도 11a 내지 도 11d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 11a는 평면(상면)도를 도시하고, 도 11b는 도 11a의 X1-X1 선을 따르는 단면도를 도시하고, 도 11c는 도 11a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 11d는 도 11a의 X2-X2 선을 따르는 단면도를 도시한다. 도 11a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
도 3a 내지 도 3c의 구조물이 형성된 이후에, 개구(75A)를 구비하는 마스크 패턴(70), 예를 들어, 포토 레지스트 패턴 하드 마스크 패턴이, 도 3a 내지 도 3c에 도시되는 구조물 위에 형성된다. 개구(75A)는, 도 11a에 도시된 바와 같이, 소스/드레인 영역들 중의 하나(예를 들어, 참조 부호 '25B', 도 4a 참조) 및 분리부(60)의 일부분과 중첩된다.
도 12a 내지 도 12d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 12a는 평면(상면)도를 도시하고, 도 12b는 도 12a의 X1-X1 선을 따르는 단면도를 도시하고, 도 12c는 도 12a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 12d는 도 12a의 X2-X2 선을 따르는 단면도를 도시한다. 도 12a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
에칭 마스크로서 마스크 패턴(70)을 사용함에 의해, 제1 층간 유전체 층(ILD)(50)이, 도 12a 내지 도 12c에 도시된 바와 같이, 소스/드레인 영역(25B)을 노출시키도록 부분적으로 에칭된다.
도 13a 내지 도 13d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 13a는 평면(상면)도를 도시하고, 도 13b는 도 13a의 X1-X1 선을 따르는 단면도를 도시하고, 도 13c는 도 13a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 13d는 도 13a의 X2-X2 선을 따르는 단면도를 도시한다. 도 13a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
소스/드레인 개구(26B)가 형성된 이후에, 도전성 재료부가 소스/드레인 컨택 층(80A)을 획득하기 위해 개구(26B) 내에 형성된다.
도 14a 내지 도 14d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 14a는 평면(상면)도를 도시하고, 도 14b는 도 14a의 X1-X1 선을 따르는 단면도를 도시하고, 도 14c는 도 14a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 14d는 도 14a의 X2-X2 선을 따르는 단면도를 도시한다. 도 14a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 및 제2 층간 유전체 층(ILD)(85)이 생략된다.
소스/드레인 컨택 층(80A)이 형성된 이후에, 제2 층간 유전체 층(ILD)(85) 및 제1 비아 플러그(90)가, 도 14a 내지 도 14d에 도시된 바와 같이, 형성된다. 이러한 실시예에서, 제1 비아 플러그(90)는, 제1 비아 플러그(90)가 2개의 소스/드레인 컨택 층(80)과 연결되는 도 7a 내지 도 7c에 도시된 실시예와 달리, 단지 단일 소스/드레인 컨택 층(80A)과 연결된다.
도 15a 내지 도 15d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 15a는 평면(상면)도를 도시하고, 도 15b는 도 15a의 X1-X1 선을 따르는 단면도를 도시하고, 도 15c는 도 15a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 15d는 도 15a의 X2-X2 선을 따르는 단면도를 도시한다. 도 15a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 제2 층간 유전체 층(ILD)(85) 및 제3 층간 유전체 층(ILD)(95)이 생략된다.
이러한 실시예에서, 제3 층간 유전체 층(ILD)(95) 및 제1 금속 배선(100)이, 도 15a 내지 도 15d에 도시된 바와 같이, 도 14a 내지 도 14d의 구조물 위에 후속적으로 형성된다.
도 15a 내지 도 15d의 실시예에서, 도 8a 내지 도 8d에 도시된 구조물들과 달리, 2개의 소스/드레인 컨택 층 중의 단지 하나만(예를 들어, 참조 부호 '25B')이, 금속 배선(100)에 제1 비아 플러그(90)를 통해 연결된다.
도 16a 내지 도 20d는, 본 개시의 일 실시예에 따른 도 10의 영역(C)에 대응하는 구조물의 예시적인 연속적 제조 공정의 여러 단계들을 도시한다. 도 1a 내지 도 8d에 사용되는 재료, 구성, 구조 및/또는 공정은, 뒤따르는 실시예에 활용될 수 있으며, 그리고 그의 세부사항은 생략된다.
도 16a 내지 도 16d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 16a는 평면(상면)도를 도시하고, 도 16b는 도 16a의 X1-X1 선을 따르는 단면도를 도시하고, 도 16c는 도 16a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 16d는 도 16a의 X2-X2 선을 따르는 단면도를 도시한다. 도 16a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
도 3a 내지 도 3c의 구조물이 형성된 이후에, 개구(75B)를 구비하는 마스크 패턴(70), 예를 들어, 포토 레지스트 패턴 하드 마스크 패턴이, 도 3a 내지 도 3c에 도시되는 구조물 위에 형성된다. 개구(75B)는, 도 16a에 도시된 바와 같이, 소스/드레인 영역들 중의 하나(예를 들어, 참조 부호 '25B', 도 4a 참조)와 중첩되지만, 분리부(60)와 중첩되지 않는다.
도 17a 내지 도 17d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 17a는 평면(상면)도를 도시하고, 도 17b는 도 17a의 X1-X1 선을 따르는 단면도를 도시하고, 도 17c는 도 17a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 17d는 도 17a의 X2-X2 선을 따르는 단면도를 도시한다. 도 17a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
에칭 마스크로서 마스크 패턴(70)을 사용함에 의해, 제1 층간 유전체 층(ILD)(50)이, 도 17a 내지 도 17c에 도시된 바와 같이, 소스/드레인 영역(25B)을 노출시키기 위해 개구(26B)를 형성하도록 부분적으로 에칭된다.
도 18a 내지 도 18d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 18a는 평면(상면)도를 도시하고, 도 18b는 도 18a의 X1-X1 선을 따르는 단면도를 도시하고, 도 18c는 도 18a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 18d는 도 18a의 X2-X2 선을 따르는 단면도를 도시한다. 도 18a에, 기판(10), 격리 절연 층(30), 및 제1 층간 유전체 층(ILD)(50)이 생략된다.
소스/드레인 개구(26B)가 형성된 이후에, 도전성 재료부가 소스/드레인 컨택 층(80B)을 획득하기 위해 개구(26B) 내에 형성된다.
도 19a 내지 도 19d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 19a는 평면(상면)도를 도시하고, 도 19b는 도 19a의 X1-X1 선을 따르는 단면도를 도시하고, 도 19c는 도 19a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 19d는 도 19a의 X2-X2 선을 따르는 단면도를 도시한다. 도 19a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 및 제2 층간 유전체 층(ILD)(85)이 생략된다.
소스/드레인 컨택 층(80B)이 형성된 이후에, 제2 층간 유전체 층(ILD)(85)이, 도 19a 내지 도 19d에 도시된 바와 같이 형성된다. 이러한 실시예에서, 제1 비아 플러그(90)가 소스/드레인 컨택 층(80B) 상에 배치되지 않는다.
도 20a 내지 도 20d는, 본 개시의 일 실시예에 따른 반도체 소자의 연속적 제조 공정 중의 하나의 단계를 도시한다. 도 20a는 평면(상면)도를 도시하고, 도 20b는 도 20a의 X1-X1 선을 따르는 단면도를 도시하고, 도 20c는 도 20a의 Y1-Y1 선을 따르는 단면도를 도시하며, 그리고 도 20d는 도 20a의 X2-X2 선을 따르는 단면도를 도시한다. 도 20a에, 기판(10), 격리 절연 층(30), 제1 층간 유전체 층(ILD)(50), 제2 층간 유전체 층(ILD)(85) 및 제3 층간 유전체 층(ILD)(95)이 생략된다.
제3 층간 유전체 층(ILD)(95) 및 제1 금속 배선(100)이, 도 20a 내지 도 20d에 도시된 바와 같이, 도 19a 내지 도 19d의 구조물 위에 후속적으로 형성된다.
도 21a 내지 도 21d는, 본 개시의 일 실시예에 따른 반도체 소자의 예시적인 구조물을 도시한다. 도 21a 내지 도 21d에 의해 아래에 설명되는 구조물 및 제조 공정은 도 10 내의 둘러싸인 영역(D)에 대응한다.
도 21a 내지 도 21d에 도시된 바와 같이, 제1 핀 구조물(20A) 및, 격리 절연 층(30)에 의해 제1 핀 구조물(20A)로부터 격리되는 제2 핀 구조물(20B)이, 기판(10) 위에 배치된다. 제1 핀 전계 효과 트랜지스터(Fin FET)(TR1) 및 제2 Fin FET(TR2)(도 4a 참조)이 제1 핀 구조물(20A) 위에 형성되며, 그리고 제3 Fin FET(TR3) 및 제4 Fin FET(TR4)(도 4a 참조)이 제2 핀 구조물(20B) 위에 형성된다. 제1 Fin FET(TR1)은 제1 게이트 전극(40A)을 포함하며, 제2 Fin FET(TR2)은 제2 게이트 전극(40B)을 포함하고, 제3 Fin FET(TR3)은 제3 게이트 전극(40C)을 포함하며, 그리고 제4 Fin FET(TR4)은 제4 게이트 전극(40D)을 포함한다. 제1 소스/드레인 영역(25A)(도 4a 참조)이, 제1 Fin FET(TR1) 및 제2 Fin FET(TR2)에 의해 공유되며 그리고 이들 사이에 배치되고, 제2 소스/드레인 영역(25B)(도 4a 참조)이, 제3 Fin FET(TR3) 및 제4 Fin FET(TR4)에 의해 공유되며 그리고 이들 사이에 배치된다. 층간 절연 층(50)이, 제1 내지 제4 핀 구조물, 제1 내지 제4 Fin FET, 그리고 제1 및 제2 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 컨택 층(80C)이 제1 소스/드레인 영역(25A) 상에 배치되며 그리고 제2 핀 구조물을 향해 연장되어, 제1 소스/드레인 컨택 층(80C)의 일부분이 격리 절연 층(30) 위에 위치하게 되도록 한다. 제2 소스/드레인 컨택 층(80D)이 제2 소스/드레인 영역(25B) 상에 배치되며 그리고 제1 핀 구조물을 향해 연장되어, 제2 소스/드레인 컨택 층(80D)의 일부분이 격리 절연 층(30) 위에 위치하게 되도록 한다. 제1 비아 플러그(90C)가 제1 소스/드레인 컨택 층(80C) 상에 배치되며 그리고 제2 비아 플러그(90D)가제2 소스/드레인 컨택 층(80D) 상에 배치된다. 제1 금속 배선 층(100C)이 제1 비아 플러그(90C) 상에 배치되며 그리고 제2 금속 배선 층(100D)이 제2 비아 플러그(90D) 상에 배치된다. 제1 소스/드레인 컨택 층(80C)의 하나의 단부가 분리부(60)와 접촉하며, 그리고 제2 소스/드레인 컨택 층(80D)의 하나의 단부가 분리부(60)와 접촉한다.
여기에서 설명되는 다양한 실시예들 또는 예들은, 기존의 기술을 넘는 여러 이점들을 제공한다. 예를 들어, 본 개시에서, 소스/드레인 컨택 층(80)이 게이트 절단 공정 및 분리부(60)를 사용함에 의해 자가 정렬 방식으로 형성될 수 있기 때문에, 회로 크기, 특히 표준 셀들의 크기를 감소시킬 수 있다. 나아가, 소스/드레인 컨택 층들의 단부들의 둥근 형상들의 형성을 억제할 수 있다.
모든 이점들이 여기에서 반드시 논의되지 않았고, 특정 이점이 모든 실시예 또는 예를 위해 요구되지 않으며, 그리고 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있다는 것을, 이해하게 될 것이다.
본 개시의 일 양태에 따르면, 반도체 소자를 제조하는 방법에서, 제1 핀 구조물 및 제2 핀 구조물이 기판 위에 형성된다. 제1 및 제2 핀 구조물은, 제1 방향으로 연장되며 그리고 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배열된다. 격리 절연 층이, 제1 및 제2 핀 구조물의 상측 부분들이 격리 절연 층으로부터 노출되도록, 기판 위에 형성된다. 제1 게이트 구조물 및 제2 게이트 구조물이, 제1 및 제2 핀 구조물의 부분들 위에 형성된다. 제1 및 제2 게이트 구조물은, 제2 방향으로 연장되며 그리고 제1 방향으로 서로 평행하게 배열된다. 층간 절연 층이, 제1 및 제2 게이트 구조물 그리고 제1 및 제2 핀 구조물 위에 형성된다. 제1 개구들을 구비하는 제1 마스크 패턴이, 층간 절연 층 위에 형성된다. 제1 개구들이, 개별적으로 제1 및 제2 게이트 구조물 위에 위치하게 된다. 제1 및 제2 게이트 구조물이, 제1 마스크 패턴의 제1 개구들을 통해 절단된다. 제1 마스크 패턴은, 평면도에서 제1 및 제2 게이트 구조물 사이에 배치되는 제2 개구를 포함한다. 격리 절연 층 및 층간 절연 층이, 제1 리세스를 형성하기 위해 제2 개구를 통해 에칭된다. 절연 층이 제1 리세스 내에 형성된다. 제3 개구를 구비하는 제2 마스크 패턴이, 제1 리세스 내의 절연 층의 일부 및 층간 절연 층의 일부를 노출시키기 위해 형성된다. 층간 절연 층의 노출된 부분이 제3 개구를 통해, 제2 리세스를 형성하도록 에칭된다. 도전성 재료부가 제2 리세스 내에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 소자가, 제1 핀 구조물 및 제2 핀 구조물, 제1 핀 전계 효과 트랜지스터(Fin FET) 및 제2 Fin FET, 제1 소스/드레인 영역, 층간 절연 층, 제1 소스/드레인 컨택 층 및 분리 절연 층을 포함한다. 제2 핀 구조물은, 격리 절연 층에 의해 제1 핀 구조물로부터 격리된다. 제1 및 제2 핀 구조물은 제1 방향으로 연장된다. 제1 Fin FET 및 제2 Fin FET이, 제1 핀 구조물 위에 형성된다. 제1 Fin FET은 제1 게이트 전극을 포함하며, 그리고 제2 Fin FET은 제2 게이트 전극을 포함한다. 제1 및 제2 게이트 전극은, 제1 방향과 교차하는 제2 방향으로 연장된다. 제1 소스/드레인 영역은, 제1 Fin FET 및 제2 Fin FET에 의해 공유되며 그리고 이들 사이에 배치된다. 층간 절연 층이, 제1 및 제2 핀 구조물, 제1 및 제2 Fin FET, 그리고 제1 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 컨택 층이 제1 소스/드레인 영역 상에 배치되며 그리고 제2 핀 구조물을 향해 연장되어, 제1 소스/드레인 컨택 층의 일부분이 격리 절연 층 위에 위치하게 되도록 한다. 분리 절연 층은, 제1 소스/드레인 컨택 층에 인접하게 배치된다. 제1 소스/드레인 컨택 층의 단부가 분리 절연 층과 접촉한다. 분리 절연 층은, 격리 절연 층 및 층간 절연 층과 상이한 절연 재료로 이루어진다.
본 개시의 또 다른 양태에 따르면, 반도체 소자가, 제1 핀 구조물, 제1 게이트 구조물 및 제2 게이트 구조물, 제1 소스/드레인 영역, 층간 절연 층, 제1 소스/드레인 컨택 층, 및 분리 절연 층을 포함한다. 제1 핀 구조물은, 기판 위에 배치되는 격리 절연 층으로부터 돌출하며 그리고 제1 방향으로 연장된다. 제1 게이트 구조물 및 제2 게이트 구조물은 양자 모두, 제1 핀 구조물 위에 형성된다. 제1 및 제2 게이트 구조물은, 제1 방향과 교차하는 제2 방향으로 연장된다. 제1 소스/드레인 영역이 제1 게이트 구조물과 제2 게이트 구조물 사이에 배치된다. 층간 절연 층이, 제1 핀 구조물, 제1 및 제2 게이트 구조물 그리고 제1 소스/드레인 영역 위에 배치된다. 제1 소스/드레인 컨택 층이, 제1 소스/드레인 영역 상에 배치된다. 분리 절연 층은, 제1 소스/드레인 컨택 층에 인접하게 배치된다. 제1 게이트 구조물의 단부, 제2 게이트 구조물의 단부 및 제1 소스/드레인 컨택 층의 단부가, 분리 절연 층의 동일한 면과 접촉한다.
이상의 설명은 여러 실시예들 또는 예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들 또는 예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서,
    기판 위에 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계로서, 상기 제1 및 제2 핀 구조물은 제1 방향으로 연장되며 그리고 상기 제1 방향과 교차하는 제2 방향으로 서로 평행하게 배열되는 것인, 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 형성하는 단계;
    상기 기판 위에 격리 절연 층을 형성하는 단계로서, 상기 제1 및 제2 핀 구조물의 상측 부분들이 상기 격리 절연 층으로부터 노출되도록 하는 것인, 상기 격리 절연 층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 부분들 위에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계로서, 상기 제1 및 제2 게이트 구조물은 제2 방향으로 연장되며 그리고 상기 제1 방향으로 서로 평행하게 배열되는 것인, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 형성하는 단계;
    상기 제1 및 제2 게이트 구조물 그리고 상기 제1 및 제2 핀 구조물 위에 층간 절연 층을 형성하는 단계;
    상기 층간 절연 층 위에 제1 개구들을 구비하는 제1 마스크 패턴을 형성하는 단계로서, 상기 제1 개구들은 상기 제1 및 제2 게이트 구조물 위에 위치하게 되는 것인, 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴의 상기 제1 개구들을 통해 상기 제1 및 제2 게이트 구조물을 절단하는 단계
    를 포함하고,
    상기 제1 마스크 패턴은, 평면도에서 상기 제1 및 제2 게이트 구조물 사이에 배치되는 제2 개구를 포함하며, 그리고
    상기 방법은,
    제1 리세스를 형성하기 위해 상기 제2 개구를 통해 상기 격리 절연 층 및 상기 층간 절연 층을 에칭하는 단계;
    상기 제1 리세스 내에 절연 층을 형성하는 단계;
    상기 제1 리세스 내의 상기 절연 층의 일부 및 상기 층간 절연 층의 일부를 노출시키기 위한 제3 개구를 구비하는 제2 마스크 패턴을 형성하는 단계;
    제2 리세스를 형성하기 위해, 상기 제3 개구를 통해 상기 층간 절연 층의 상기 노출된 부분을 에칭하는 단계; 및
    상기 제2 리세스 내에 도전성 재료부를 형성하는 단계
    를 더 포함하는 것인, 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 격리 절연 층 및 상기 층간 절연 층을 에칭하는 단계는, 상기 제1 및 제2 게이트 구조물을 절단하는 단계 도중에 실행되는 것인, 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 개구들 및 상기 제2 개구는 하나의 개구로서 연속적으로 형성되는 것인, 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 제3 개구는 상기 제1 및 제2 핀 구조물 중의 어느 하나의 위에 위치하게 되며, 그리고
    상기 제2 리세스 내에 형성되는 상기 도전성 재료부는, 상기 제1 및 제2 핀 구조물 중의 어느 하나와 접촉하고 있는 것인, 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 제3 개구는 상기 제1 및 제2 핀 구조물 위에 위치하게 되며, 그리고
    상기 제2 리세스 내에 형성되는 상기 도전성 재료부는, 상기 제1 및 제2 핀 구조물과 접촉하고 있는 것인, 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 리세스 외부로 상기 절연 층의 일부를 노출시키기 위한, 제4 개구를 구비하고,
    상기 제3 개구를 통해 상기 층간 절연 층의 상기 노출된 부분을 에칭하는 단계에서, 상기 제1 리세스 외부의 상기 절연 층의 일부는, 제3 리세스를 형성하도록 에칭되며, 그리고
    상기 제2 리세스 내에 상기 도전성 재료부를 형성하는 단계에서, 상기 도전성 재료부가 또한 상기 제3 리세스 내에 형성되는 것인, 반도체 소자 제조 방법.
  7. 반도체 소자로서,
    제1 핀 구조물 및 격리 절연 층에 의해 상기 제1 핀 구조물로부터 격리되는 제2 핀 구조물로서, 상기 제1 및 제2 핀 구조물은 제1 방향으로 연장되는 것인, 상기 제1 및 제2 핀 구조물;
    제1 핀 전계 효과 트랜지스터(Fin FET) 및 제2 Fin FET으로서, 양자 모두 상기 제1 핀 구조물 위에 형성되며, 상기 제1 Fin FET은 제1 게이트 전극을 포함하고, 상기 제2 Fin FET은 제2 게이트 전극을 포함하며, 상기 제1 및 제2 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 것인, 상기 제1 Fin FET 및 상기 제2 Fin FET;
    상기 제1 Fin FET 및 상기 제2 Fin FET에 의해 공유되며 그리고 이들 사이에 배치되는 제1 소스/드레인 영역;
    상기 제1 및 제2 핀 구조물, 상기 제1 및 제2 Fin FET, 그리고 상기 제1 소스/드레인 영역 위에 배치되는 층간 절연 층;
    상기 제1 소스/드레인 영역 상에 배치되며 그리고 상기 제2 핀 구조물을 향해 연장되는 제1 소스/드레인 컨택 층으로서, 상기 제1 소스/드레인 컨택 층의 일부가 상기 격리 절연 층 위에 위치하게 되는 것인, 상기 제1 소스/드레인 컨택 층; 및
    상기 제1 소스/드레인 컨택 층에 인접하게 배치되는 분리 절연 층
    을 포함하고,
    상기 제1 소스/드레인 컨택 층의 단부가 상기 분리 절연 층과 접촉하고 있으며, 그리고
    상기 분리 절연 층은, 상기 격리 절연 층 및 상기 층간 절연 층과 상이한 절연 재료로 이루어지는 것인, 반도체 소자.
  8. 제 7항에 있어서,
    제3 Fin FET 및 제4 Fin FET으로서, 양자 모두 상기 제2 핀 구조물 위에 형성되며, 상기 제3 Fin FET은 제3 게이트 전극을 포함하고, 상기 제4 Fin FET은 제4 게이트 전극을 포함하는 것인, 상기 제3 Fin FET 및 상기 제4 Fin FET;
    상기 제3 Fin FET 및 상기 제4 Fin FET에 의해 공유되며 그리고 이들 사이에 배치되는 제2 소스/드레인 영역; 및
    상기 제2 소스/드레인 영역 상에 배치되며 그리고 상기 제1 핀 구조물을 향해 연장되는 제2 소스/드레인 컨택 층으로서, 상기 제2 소스/드레인 컨택 층의 일부가 상기 격리 절연 층 위에 위치하게 되는 것인, 상기 제2 소스/드레인 컨택 층
    을 더 포함하고,
    상기 제2 소스/드레인 컨택 층의 단부가 상기 분리 절연 층과 접촉하고 있으며, 그리고
    상기 제2 소스/드레인 컨택 층은, 상기 분리 절연 층에 의해 상기 제1 소스/드레인 컨택 층과 물리적으로 분리되는 것인, 반도체 소자.
  9. 제 7항에 있어서,
    제3 핀 구조물;
    제5 Fin FET 및 제6 Fin FET으로서, 양자 모두 상기 제3 핀 구조물 위에 형성되며, 상기 제5 Fin FET은 제5 게이트 전극을 포함하고, 상기 제6 Fin FET은 제6 게이트 전극을 포함하는 것인, 상기 제5 Fin FET 및 상기 제6 Fin FET;
    상기 제5 Fin FET 및 상기 제6 Fin FET에 의해 공유되며 그리고 이들 사이에 배치되는 제3 소스/드레인 영역; 및
    상기 제3 소스/드레인 영역 상에 배치되는 제3 소스/드레인 컨택 층
    을 더 포함하며,
    상기 제3 소스/드레인 컨택 층은, 상기 제2 방향으로 인접한 소스/드레인 영역에 전기적으로 연결되지 않는 것인, 반도체 소자.
  10. 반도체 소자로서,
    기판 위에 배치되는 격리 절연 층으로부터 돌출하며 그리고 제1 방향으로 연장되는 제1 핀 구조물;
    제1 게이트 구조물 및 제2 게이트 구조물로서, 양자 모두 상기 제1 핀 구조물 위에 형성되며, 상기 제1 및 제2 게이트 구조물은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 것인, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물;
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되는 제1 소스/드레인 영역;
    상기 제1 핀 구조물, 상기 제1 및 제2 게이트 구조물 그리고 상기 제1 소스/드레인 영역 위에 배치되는 층간 절연 층;
    상기 제1 소스/드레인 영역 상에 배치되는 제1 소스/드레인 컨택 층; 및
    상기 제1 소스/드레인 컨택 층에 인접하게 배치되는 분리 절연 층
    을 포함하고,
    상기 제1 게이트 구조물의 단부, 상기 제2 게이트 구조물의 단부 및 상기 제1 소스/드레인 컨택 층의 단부는, 상기 분리 절연 층의 동일한 면과 접촉하고 있는 것인, 반도체 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190140354A (ko) * 2018-06-11 2019-12-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20190141351A (ko) * 2018-06-14 2019-12-24 삼성전자주식회사 반도체 장치
KR20200032224A (ko) * 2017-08-16 2020-03-25 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
KR20230073947A (ko) * 2021-11-19 2023-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 U-형 채널 액세스 트랜지스터 및 이를 형성하는 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10347546B2 (en) * 2016-12-23 2019-07-09 Globalfoundries Inc. Integrated circuit structure including power rail and tapping wire with method of forming same
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
KR102358481B1 (ko) * 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10468527B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
DE102018124814A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metall-Gate-Struktur und Verfahren zu ihrer Herstellung
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US10867998B1 (en) 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10707133B2 (en) 2017-11-30 2020-07-07 Intel Corporation Trench plug hardmask for advanced integrated circuit structure fabrication
EP3756223A4 (en) * 2018-02-23 2021-09-22 Intel Corporation RIB SHAPING USING TEMPLATES AND THE RESULTING INTEGRATED CIRCUIT STRUCTURES
US10236213B1 (en) * 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102460847B1 (ko) 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11107902B2 (en) 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
DE102019121750B4 (de) * 2018-08-31 2023-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestrukturschneidverfahren und damit hergestellte halbleitervorrichtung
US10930564B2 (en) 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US11210447B2 (en) 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
US11114336B2 (en) * 2018-11-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10741401B1 (en) 2019-02-09 2020-08-11 International Business Machines Corporation Self-aligned semiconductor gate cut
US10825811B2 (en) * 2019-02-20 2020-11-03 Globalfoundries Inc. Gate cut first isolation formation with contact forming process mask protection
KR102719237B1 (ko) * 2019-08-02 2024-10-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US12107132B2 (en) 2021-09-30 2024-10-01 International Business Machines Corporation Source/drain contact positioning under power rail
US20240222447A1 (en) * 2022-12-28 2024-07-04 Intel Corporation Gate cut, and source and drain contacts

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6349401B2 (en) * 1996-09-12 2002-02-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US7411266B2 (en) * 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR101893848B1 (ko) * 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
US9293377B2 (en) 2011-07-15 2016-03-22 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for manufacturing the same
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8513078B2 (en) * 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
KR101675121B1 (ko) 2011-12-30 2016-11-10 인텔 코포레이션 랩어라운드 트렌치 콘택을 포함하는 장치, 구조물 및 제조 방법
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8941187B2 (en) 2012-01-13 2015-01-27 Globalfoundries Inc. Strain engineering in three-dimensional transistors based on strained isolation material
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US20140103452A1 (en) 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8921136B2 (en) 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
US9041125B2 (en) * 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
KR102065523B1 (ko) 2013-03-29 2020-01-13 인텔 코포레이션 연장된 리세스된 스페이서 및 소스/드레인 영역들을 갖는 트랜지스터 아키텍처 및 그 제조 방법
US8975712B2 (en) 2013-05-14 2015-03-10 Globalfoundries Inc. Densely packed standard cells for integrated circuit products, and methods of making same
US9373720B2 (en) 2013-10-14 2016-06-21 Globalfoundries Inc. Three-dimensional transistor with improved channel mobility
US9431339B2 (en) * 2014-02-19 2016-08-30 International Business Machines Corporation Wiring structure for trench fuse component with methods of fabrication
US9490129B2 (en) 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9362285B2 (en) * 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US9508743B2 (en) * 2014-10-28 2016-11-29 Globalfoundries Inc. Dual three-dimensional and RF semiconductor devices using local SOI
US9397099B1 (en) * 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200032224A (ko) * 2017-08-16 2020-03-25 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
KR20190140354A (ko) * 2018-06-11 2019-12-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20190141351A (ko) * 2018-06-14 2019-12-24 삼성전자주식회사 반도체 장치
US11973109B2 (en) 2018-06-14 2024-04-30 Samsung Electronics Co., Ltd. Semiconductor device
KR20230073947A (ko) * 2021-11-19 2023-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 U-형 채널 액세스 트랜지스터 및 이를 형성하는 방법

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