KR20170013796A - 게이트 스페이서 및 그 형성 방법 - Google Patents

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Abstract

실시예의 소자는, 반도체 기판 위로 연장되는 게이트 스택, 상기 게이트 스택의 상부 표면 상에 배치되는 하드 마스크, 및 상기 게이트 스택의 측부 상의 로우-k 유전체 스페이서를 포함한다. 로우-k 유전체 스페이서의 상부는, 하드 마스크의 상부 표면보다 낮다. 소자는 게이트 스택에 인접한 소스/드레인 영역에 전기적으로 연결되는 컨택을 포함한다. 상기 컨택은 로우-k 유전체 스페이서 위로 횡방향으로 연장되며, 유전체 재료는 컨택과 로우-k 유전체 스페이서 사이에 배치된다. 상기 유전체 재료는 로우-k 유전체 스페이서보다 높은 에칭 선택도를 갖는다.

Description

게이트 스페이서 및 그 형성 방법{GATE SPACERS AND METHODS OF FORMING SAME}
본 발명은 게이트 스페이서 및 그 형성 방법에 관한 것이다.
반도체 소자는, 예를 들어 퍼스널 컴퓨터, 휴대폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 적용들에 사용되고 있다. 반도체 소자는 전형적으로, 그 위에 회로 구성요소들 및 요소들을 형성하기 위해, 반도체 기판 위에 절연 층이나 유전체 층, 도전 층, 및 재료의 반도체 층을 순차적으로 성막함에 의해 그리고 리소그래피를 사용하여 상기 다양한 재료 층들을 패턴화함으로써, 제조된다.
트랜지스터들은, 흔히 반도체 소자 위에 형성되는 회로 구성요소들 또는 요소들이다. 많은 트랜지스터가, 회로 설계에 의존하여, 커패시터, 인덕터, 레지스터, 다이오드, 도전성 배선, 또는 다른 요소들과 함께, 반도체 소자 상에 형성될 수 있다. 전계 효과 트랜지스터(field effect transistor)(FET)가 트랜지스터의 한 가지 유형이다.
일반적으로, 트랜지스터는, 소스 영역과 드레인 영역 사이에 형성되는 게이트 스택을 포함한다. 상기 소스 영역 및 드레인 영역은, 기판의 불순물 첨가 영역을 포함할 수 있으며, 그리고 특별한 적용에 적합한 불순물 첨가 윤곽을 나타낼 수 있다. 게이트 스택은 채널 영역 위에 위치하게 되며, 그리고 기판에서 게이트 전극과 채널 영역 사이에 개재되는 게이트 유전체를 포함할 수 있다.
본 발명에 따르면, 소자가, 반도체 기판 위에서 연장되는 게이트 스택, 게이트 스택의 상부 표면 상에 배치되는 하드 마스크, 및 게이트 스택의 측부 상의 로우-k 유전체 스페이서를 포함한다. 로우-k 유전체 스페이서의 상부가, 하드 마스크의 상부 표면보다 낮다. 소자는, 게이트 스택에 인접한 소스/드레인 영역에 전기적으로 연결되는 컨택을 더 포함한다. 컨택은, 로우-k 유전체 스페이서 위에서 측방방으로 연장되며, 그리고 유전체 재료가 컨택과 로우-k 유전체 스페이서 사이에 배치된다. 유전체 재료는 로우-k 유전체 스페이서보다 높은 에칭 선택도를 갖는다.
본 발명의 양태들은 첨부된 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준 관행에 따라, 다양한 특징부들이 실제 축척으로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 크기는 논의의 명확함을 위해 임의로 증가하게 되거나 또는 감소하게 될 수 있다.
도 1a 내지 1d는 일부 실시예에 따른 반도체 소자의 다양한 도면들을 도시하고 있다.
도 2 내지 12는 일부 실시예에 따른 반도체 소자를 형성하는 중간 단계들에 대한 단면도들을 도시하고 있다.
도 13a 내지 13b는 일부 대안적인 실시예에 따른 반도체 소자의 단면도들을 도시하고 있다.
도 14 내지 21은 일부 대안적인 실시예에 따른 반도체 소자를 형성하는 중간 단계들에 대한 단면도들을 도시하고 있다.
도 22는 일부 실시예에 따른 반도체 소자를 형성하기 위한 예시적인 공정 흐름을 도시하고 있다.
뒤따르는 개시는 제공되는 대상의 상이한 특징들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있고(90 °회전하게 되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
다양한 실시예들은 특별한 내용, 즉 핀 전계 효과 트랜지스터(FinFET)에 대해 설명된다. 그러나 다양한 실시예들은 또한, 평탄형 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET) 등과 같은 다른 유형의 트랜지스터에도 적용될 수 있다.
도 1a는 FinFET(30)의 예를 3차원 도면으로 도시하고 있다. FinFET(30)은 반도체 기판(32) 상에 반도체 핀(fin)(36)을 포함하고 있다. 기판(32)은 격리 영역들(38)을 포함하며, 핀(36)은 인접한 격리 영역들(38) 사이로부터 위로 돌출한다. 게이트 유전체(40)가 핀(36)의 측벽을 따라 그리고 핀(36)의 상부 표면 위에 놓이며, 게이트 전극(42)이 게이트 유전체(40) 위에 놓인다. 게이트 유전체(40) 및 게이트 전극(42)은 FinFET(30)에서 게이트 스택(50)을 형성한다. 게이트 유전체(40)/게이트 전극(42)에 의해 덮이는 핀(36)의 부분들은, FinFET(30)의 채널 영역으로서 지칭될 수 있다. 소스/드레인 영역들(44, 46)은 게이트 유전체(40) 및 게이트 전극(42)에 대해 핀(36)의 반대 측부들에 배치된다. 도 1b는 핀(36)의 종방향 축을 따라 그리고 예를 들어 소스/드레인 영역들(44, 46)사이의 전류 흐름 방향으로 취한, A-A선 기준 단면도을 추가로 도시하고 있다. 다른 도면들(예를 들어, 도 1b 내지도 1d, 도 2 내지 도 11, 도 12a 내지 도 12b, 및 도 13 내지 도 21)에 제공되는 단면도들은 이러한 A-A선 기준 단면을 따라 취해질 수 있다.
도 1b는 일부 실시예에 따른 집적 회로 소자(100)의 단면도를 도시하고 있다. 소자(100)는 게이트 스택들(104)을 포함하고 있으며, 이들은 반도체 핀(102) 위에 배치되어 반도체 핀(102)의 둘레에 둘러싸이게 될 수 있다. 핀(102)은 불순물 첨가될 수 있거나(예를 들어, p-형 또는 n-형 불순물로) 또는 불순물 첨가되지 않은 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판, 등과 같은 하나에 놓이는 반도체 기판(도시되지 않음)으로부터 상향으로 연장될 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층을 포함한다. 상기 절연체 층은, 예를 들어 매립된 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층, 등일 수 있다. 절연체 층은 기판 상에, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층형 또는 구배형 기판과 같은 다른 기판이 사용될 수도 있을 것이다. 일부 실시예에서, 핀(102)의 반도체 재료는, 실리콘(Si); 게르마늄(Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AIInAs, AIGaAs, GaInAs, GaInP, 및/또는 GaInAsP 를 포함하는 혼정 반도체; 또는 그들의 조합들을 포함할 수 있다. 핀(102)의 재료는 아래에 놓이는 기판의 재료와 동일하거나 또는 상이할 수 있다.
게이트 스택들(104)은 [예를 들어, 도 1b의 게이트 스택(50)과 유사한] 핀(102)의 적어도 상부 부분들 위에 형성되며 그리고 그 둘레에 둘러싸이게 된다. 게이트 스택들(104)은, 계면 층(104A), 게이트 유전체(104B), 및 상기 게이트 유전체 위에 형성되는 도전성 게이트 전극(104C)을 포함할 수 있다. 일부 실시예에서, 상기 게이트 유전체는, 예를 들어 약 4.0 보다 큰 k-값을 갖는, 하이-k 유전체 재료를 포함한다. 상기 도전성 게이트 전극은, 금속-함유 재료 또는 다른 도전성 재료를 포함할 수 있다. 계면 층과 같은 다양한 다른 층, 일함수 금속 등이 또한 게이트 스택(104)에 포함될 수 있다. 게이트 스택들(104)의 개별적인 층들은 간단함을 위해 후속의 도면들에서 도시되지 않는다.
소스/드레인 영역들은 게이트 스택(104)에 의해 덮이지 않은 핀의 부분들에 형성된다. 예를 들어, 소자(100)에서, 소스/드레인 영역(118)이 인접한 게이트 스택들(104) 사이에서 핀(102)에 배치될 수 있다. 소스/드레인 컨택(116)이, 소스/드레인 영역(118)에 전기적으로 연결하기 위해, 층간 유전체(inter-layer dielectric: ILD)(114)를 통해 연장되도록 형성된다. 층간 유전체(114)는 게이트 스택(104)의 둘레에 형성될 수 있으며, 그리고 층간 유전체(114)의 상부 표면은 게이트 스택(104)의 상부 표면 위로 연장될 수 있다. 층간 유전체(114)는, 약 2.8 또는 심지어 그 보다 더 작은 값과 같은, 약 4.0 보다 작은 k-값을 갖는 로우-k 유전체를 포함할 수 있다. 일부 실시예에서, 층간 유전체(114)는, 예를 들어 유동 가능한 화학적 기상 증착(flowable chemical vapor deposition)(FCVD)을 사용하여 형성되는 유동 가능한 산화물을 포함한다. 컨택(116)은, 텅스텐, 알루미늄, 구리, 금, 은, 그들의 합금들, 그들의 조합들, 등과 같은 도전성 재료를 포함할 수 있다. 또한, 다양한 시드 층 및/또는 장벽 층(도시되지 않음)이 컨택(116)의 측벽들 상에 형성될 수 있다.
도시된 바와 같이, 컨택(116)은 소스/드레인 영역(118)과 접촉하기 위해 게이트 스택들(104) 사이에서 연장된다. IC 소자들의 다양한 특징부들의 치수가 진보된 노드 기술에서 계속 감소함에 따라, 인접한 게이트 스택(104) 사이의 간격(spacing) 또한 줄어들 수 있다. 따라서 컨택(116)을 형성하기 위해 이용 가능한 공간 또한 감소하게 될 수 있다. 후속의 단락들에서 더욱 상세히 설명될 것으로서, 컨택(116)을 형성하는 것은, 포토리소그래피 공정 및 에칭 공정을 사용하여 층간 유전체(114)를 패턴화하는 것을 포함할 수 있다. 에칭과 관련되는 공정 제한사항들은, 게이트 스택들(104) 사이의 이용 가능한 간격이 수용할 수 있는 것 보다 더 많은 공간을 요구할 수 있으며, 그리고 컨택(116)의 부분들은 게이트 스택(104) 위에서 측방으로 연장되어 게이트 스택과 정렬될 수 있다. 하드 마스크(106)가 컨택(116)의 형성 도중에 게이트 스택(104)에 대한 손상을 방지하기 위해 각각의 게이트 스택(104) 위에 배치된다. 하드 마스크(106)는 나아가, 게이트 스택(104)을 컨택(116)으로부터 절연시키기 위해 그리고 전기적 단락을 방지하기 위해, 사용될 수 있다. 일부 실시예에서, 하드 마스크(106)는, 예를 들어 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 하드 마스크(106)는, 예를 들어 질화물 층 및 산화물 층을 포함하는, 복수의 층(multilayer)일 수 있다. 실시예에서, 하드 마스크(106)는, 하드 마스크(106)와 층간 유전체(114) 사이의 에칭 선택도를 제공하기 위해 층간 유전체(114)와 상이한 재료를 포함한다.
도 1a에 추가로 도시된 바와 같이, 다양한 스페이서 층이 게이트 스택(104)에 인접하게 형성될 수 있다. 예를 들어, 로우-k 유전체 스페이서들(108)이 각각의 게이트 스택(104)의 대향하는 측부들 상에 형성되며, 그리고 로우-k 유전체 스페이서들은 게이트 스택들(104)과 컨택(116) 사이에 위치하게 된다. 로우-k 유전체 스페이서들(108)은, 약 2.8 또는 심지어 그 보다 더 작은 값과 같은, 약 4.0 보다 작은 k-값을 갖는 로우-k 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 스페이서들(108)은, 다공성 유전체 재료, 극도의 로우-k(extreme low-k: ELK) 유전체 재료(예를 들어, SiCO, SiCOH), 등을 포함할 수 있다. 로우-k 유전체 스페이서들(108)은, 그의 k-값을 추가로 감소시키기 위해 공기 틈새(도시되지 않음)를 포함할 수도 있고 포함하지 않을 수도 있다. 로우-k 유전체 스페이서들(108)의 재료는, 특히 게이트 스택들(104)과 컨택(116)이 매우 근접하게 놓이는 진보된 노드 기술에서, 게이트 스택(104)과 컨택(116) 사이의 기생 용량(parasitic capacitance)를 유리하게 감소시키기 위해 사용된다. 다양한 실시예에서, 로우-k 유전체 스페이서들(108)은 기생 용량을 유리하게 감소시키기 위해 적어도 게이트 스택(104) 만큼 높아질 수 있다. 예를 들어, 로우-k 유전체 스페이서들(108)의 상부는 게이트 스택(104) 위로 연장될 수 있다. 실시예에서, 로우-k 유전체 스페이서들(108)의 상부는 실질적으로 게이트 스택(104)의 레벨이다. 다른 실시예에서, 로우-k 유전체 스페이서들(108)의 상부는 게이트 스택(104) 보다 미세하게 낮다. 실시예에서, 로우-k 유전체 스페이서(108)의 수직 치수(H1)가 핀(102) 위에서의 게이트 스택의 수직 치수(H2)의 적어도 약 95 % 이다.
로우-k 재료의 본성으로 인해, 로우-k 유전체 스페이서들(108)은 컨택(116)의 형성 도중에 에칭 및 손상에 민감할 수 있다. 그러한 실시예에서, 컨택(116)이 케이트 스택(104) 상에 형성되도록 스페이서들(108)을 에칭할 위험이 있으며, 이는 제조 결함(예를 들어, 전기 단락)을 야기한다. 다양한 실시예에서, 로우-k 유전체 스페이서들(108)은 층간 유전체(114)의 상부 표면으로부터 리세싱될 수 있다. 예를 들어, 로우-k 유전체 스페이서들(108)의 상부가 하드 마스크(106)의 상부 표면보다 낮을 수 있다. 로우-k 유전체 스페이서들(108)의 수직 치수(H1)는, 핀(102) 위에서의 게이트 스택의 수직 치수(H2)의 약 105 % 보다 작다.
나아가, 로우-k 유전체 스페이서들(108)은, 로우-k 유전체 스페이서들(108) 보다 에칭에 대한 더 높은 선택도를 갖는 유전체 재료에 의해 컨택(116)으로부터 보호될 수 있다. 예를 들어, 소자(100)에서, 로우-k 유전체 스페이서들(108)에 대한 손상을 방지하기 위해, 로우-k 유전체 스페이서들(108)과 컨택(116) 사이에 추가적인 스페이서들가 형성된다. 높은 선택도의 스페이서들(110)이, 각 게이트 스택(104)의 대향하는 측부들 상에 형성되며, 높은 선택도의 스페이서들(110)은 로우-k 유전체 스페이서(108)와 컨택(116) 사이에 배치된다. 스페이서들(110)은, 심지어 컨택(116)이 로우-k 유전체 스페이서들(108) 위에서 측방으로 연장되는 영역들[예를 들어, 영역(100A)]에서도, 로우-k 유전체 스페이서들(108)과 컨택(116) 사이에 배치될 수 있다.
실시예에서, 스페이서들(110)은, 비록 산화물, 산화질화물, 등과 같은 다른 재료들이 또한 사용될 수 있지만, 실리콘 질화물을 포함할 수 있다. 스페이서들(110)은 로우-k 유전체 스페이서(108) 보다 높은 유전상수를 포함할 수 있다. 다른 실시예에서, 스페이서들(110)은, 예를 들어 산화물 층 및 질화물 층을 포함하는, 복수 층 스페이서일 수 있다. 따라서, 컨택(116)을 위한 패턴화 공정 도중에, 스페이서들(110)은 아래에 놓이는 스페이서(108)의 에칭을 방지할 수 있다.
추가적인 스페이서 층들이, 소자 설계에 따라, 각각의 게이트 스택(104)의 대향하는 측부들 상에 형성될 수 있다. 예를 들어, 소자(100)에서, 스페이서들(112)이, 게이트 스택들(104) 및 로우-k 유전체 스페이서들(108)을 추가로 보호하기 위해, 소자(100) 상에 형성된다. 스페이서들(112)은 단일 층 스페이서 또는 복수 층 스페이서일 수 있다. 다른 실시예에서, 도 1c에 도시된 바와 같이, 스페이서들(112)은 생략될 수 있다. 다른 실시예에서, 도 1d에 도시된 바와 같이, 계면 층(120)과 같은 추가적인 층이, 각각의 게이트 스택(104)의 대향하는 측부들 상에 형성될 수 있다. 따라서 도 1a 내지 1d에 도시된 바와 같이, 다양한 실시예의 소자들은, 게이트 스택의 대향하는 측부들 상에 형성되는 임의의 수의 계면 층 및/또는 스페이서 층을 가질 수 있다. 이러한 층들은, 로우-k 유전체 스페이서(108), 및 실시예의 소자들의 소스/드레인 컨택들과 로우-k 유전체 스페이서(108) 사이에 형성되는 적어도 하나의 고-선택도 스페이서를 포함한다.
도 2 내지 12는 일부 실시예에 따른 소자(100)를 형성하는 여러 중간 단계들에 대한 단면도를 도시하고 있다. 먼저 도 2를 참조하면, 그 위에 형성되는 더미 게이트 스택(122)을 갖는 핀(102)이 도시되어 있다. 아래에 더욱 상세히 논의되는 바와 같이, 더미 게이트 스택들(122)은, 소스/드레인 영역(118) 및 더미 게이트 스택들(122)에 인접한 여러 스페이서를 정렬하고 형성하기 위해 사용되는 희생 구조물들이며, 후속의 공정 단계들에서 게이트 스택(104)(도 7 참조)에 의해 대체될 것이다. 그에 따라, 더미 게이트 스택들(122)은 임의의 적절한 재료 및 공정들로 형성될 수 있다. 일부 실시예에서, 더미 게이트 스택들(122)은 더미 게이트 유전체 및 더미 게이트 전극(분리되어 도시되지 않음)을 포함할 수 있다. 하드 마스크(106)와 유사할 수 있는 하드 마스크(124)가, 더미 게이트 스택(122)의 상부 표면에 배치된다.
도 2에 추가로 도시된 바와 같이, 로우-k 유전체 층(126)이 핀(102) 및 더미 게이트 스택(122) 위에 형성된다. 실시예에서, 로우-k 유전체 층(126)은 나아가 하드 마스크(124) 위에 형성된다. 로우-k 유전체 층(126)은, 화학적 기상 증착(CVD), 플라즈마-강화 CVD(PECVD), 등과 같은 임의의 적절한 방법에 의해, 예를 들어 약 4.0 보다 작은 k-값을 갖는 재료로 형성될 수 있다. 실시예에서, 로우-k 유전체 층(126)은, 포스포실리케이트 유리(phosphosilicate glass)(PSG), 보로포스포실리케이트 유리(phosphosilicate glass)(BPSG), 불화 규산염 유리(fluorinated silicate glass)(FSG), SiOxCy, 실리콘 탄소 재료, 극도의 로우-k(ELK) 재료(예를 들어, SiCO, SiCOH), 다공성 유전체 재료, 그들의 화합물들, 그들의 복합물들, 그들의 조합들, 등을 포함한다. 로우-k 유전체 층(126)은, 그의 k-값을 추가로 낮추기 위해 공기 틈새를 포함할 수도 있고 포함하지 않을 수도 있다. 후속의 공정 단계들에서, 로우-k 유전체 층(126)은 로우-k 유전체 스페이서(108)(도 4 참조)를 형성하도록 패턴화된다.
다음에 도 3을 참조하면, 핀(102) 상의 로우-k 유전체 층(126)의 부분들이, 포토리소그래피 및 에칭과 같은 임의의 적절한 공정을 사용하여 선택적으로 제거된다. 측벽들 상의 그리고 더미 게이트 스택(122)의 상부 표면 위의 로우-k 유전체 층(126)의 부분들은 잔류한다. 실시예에서, 로우-k 유전체 층(126)은, 더미 게이트 스택들(122) 사이에 소스/드레인 영역(118)을 형성하기 위해, 소스/드레인 에피택시 공정 도중에 핀(102)을 노출시키도록 패턴화된다. 다른 실시예에서, 로우-k 유전체 층(126)은, 소스/드레인 형성과는 독립적으로 패턴화된다. 다른 실시예에서, 로우-k 유전체 층(126)은 핀(102)의 상부 표면 상에 잔류한다. 그러한 실시예에서, 로우-k 유전체 층(126)의 부분들은, 후속의 공정 전체에 걸쳐 핀(102)의 상부 표면 상에 잔류할 수 있으며, 결과적으로 생성되는 소스/드레인 컨택[예를 들어, 도 1b/1c 의 컨택(116)]이 로우-k 유전체 층(126)을 통해 연장될 수 있고, 이는 다른 게이트 스페이서들[예를 들어, 스페이서(110/112)] 및 층간 유전체(114) 아래에서 연장될 수 있다.
도 3에 추가로 도시된 바와 같이, 배면측 반사방지 코팅(back-side antireflective coating: BARC) 층과 같은 보호층(128)이, 더미 게이트 스택들(122) 사이의 핀(102)의 상부 표면 상에 성막된다. 보호층(128)은 임의의 적절한 공정(예를 들어, 스피닝)을 사용하여 블랭킷 층(blanket layer)으로서 성막될 수 있다. 실시예에서, 보호층(128)은 하드 마스크(124) 위에 성막되며, 화학적 기계적 폴리싱(CMP)과 같은 평탄화가 하드 마스크(124)를 노출시키기 위해 사용된다. 그 후, 보호층(128)은 로우-k 유전체 층(126)의 측벽을 노출시키기 위해 요구되는 높이로 패턴화된다(예를 들어, 후퇴 에칭된다). 보호층(128)은, 로우-k 유전체 스페이서(108)(도 4 참조)를 형성하기 위해, 후속의 후퇴 에칭 공정 도중에 로우-k 유전체 층(126)의 부분들을 보호하기 위해 사용된다. 따라서 보호층(128)의 높이가, 결과적으로 생성되는 로우-k 유전체 스페이서(108)의 요구되는 높이와 상호 관련될 수 있다.
도 4에서, 보호층(128) 위에 배치되는 로우-k 유전체 층(126)의 부분들은 적절한 후퇴 에칭 기술을 사용하여 제거된다. 따라서 로우-k 유전체 스페이서(108)가 각각의 더미 게이트 스택(122)의 대향하는 측부들 상에 형성된다. 로우-k 유전체 층(126)의 에칭 도중에, 보호층(128)은 로우-k 유전체 층(126)의 하부 부분의 에칭을 방지하거나 또는 적어도 감소시킬 수 있다. 일부 실시예에서, 후퇴 에칭은 또한 보호층(128)을 더 느린 속도로 비율로 에칭할 수 있으며, 따라서 보호층(128)의 상부 부분들이 또한 제거된다. 보호층(128)의 상부 부분들이 제거됨에 따라, 깔때기형 윤곽이 로우-k 유전체 스페이서들(108)의 상부에 대해 달성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 로우-k 유전체 스페이서들(108)은, 더미 게이트 스택(122)의 측벽들을 향해 상향으로 좁아지는 만곡된 측벽들을 갖는다. 다른 실시예에서, 로우-k 유전체 스페이서들(108)은, 사용되는 에칭 공정에 의존하여 상이한 형상의 윤곽을 가질 수 있다. 예를 들어, 로우-k 유전체 스페이서들(108)의 측벽들은, 다른 실시예에서 실질적으로 직선형일 수 있다. 이어서, 보호층(128)은, 예를 들어 에칭에 의해 제거될 수 있다. 보호층(128)의 제거는, 로우-k 유전체 스페이서들(108)의 부분들을 추가로 에칭할 수 있으며, 그리고 깔때기 형상을 추가로 한정할 수 있을 것이다. 에칭 공정은, 화학적 에칭제(etchant)를 사용하는 습식 또는 건식 에칭 공정을 포함할 수 있으며, 에칭제는 공정 및 에칭되는 재료에 따라 변할 수 있다.
다음에, 도 5에서, 추가적인 스페이서 층들이, 더미 게이트 스택(122), 하드 마스크(124), 및 로우-k 유전체 스페이서(108) 위에 형성된다. 추가적인 스페이서 층들은, 로우-k 유전체 스페이서(108) 보다 높은 에칭 선택도를 갖는 재료를 포함할 수 있는, 적어도 하나의 높은 선택도의 스페이서 층(110)을 포함한다. 예를 들어, 실시예에서, 스페이서 층(110)은, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 등을 포함한다. 스페이서 층(112)과 같은 추가적인 스페이서 층이 또한 형성될 수 있으며, 그리고 스페이서 층(112)은 소스/드레인 컨택의 패턴화 도중에 CESL 로서 기능할 수 있다. 다른 실시예에서, 스페이서 층(112)은 생략될 수도 있다. 다른 실시예에서, 추가적인 스페이서 층 및/또는 계면 층이 형성될 수 있다. 다양한 실시예에서, 스페이서 층들[예를 들어, 스페이서 층들(110, 112)]은 임의의 적절한 공정(예를 들어, CVD, PECVD)을 사용하여 동일한 형상의 층(conformal layer)으로서 형성되며, 이방성 에칭이 더미 게이트 스택(122)에 인접한 유전체 재료 이외의 스페이서 층의 유전체 재료를 제거하는기 위해 사용된다. 예를 들어, 도 5에 도시된 바와 같이, 핀(102) 상의 스페이서 층들(110, 112)의 부분들이 제거된다. 마스크(예를 들어, 포토레지스트 마스크 및/또는 하드 마스크)가 에칭 도중에 스페이서 층들(110, 112)의 특정 부분들을 마스킹하기 위해 사용될 수 있다. 다른 실시예에서, 이방성 에칭은 또한, 더미 게이트(122) 위에 배치되는 스페이서 층들(110, 112)의 부분들을 제거할 수도 있다. 소자(100)에서, 로우-k 유전체 스페이서(108)는, 스페이서 층들(110, 112)을 형성하기 이전에 형성 및 리세싱된다. 따라서 다양한 실시예에서, 스페이서 층(110)은, 로우-k 유전체 스페이서들(108)의 노출된 모든 측벽들(예를 들어, 만곡된 측벽들) 상에 형성될 수 있다. 후속의 공정 단계들에서, 스페이서 층(110 및/또는 112)은, 여러 에칭 공정 도중에 손상으로부터 로우-k 유전체 스페이서들(108)을 보호한다.
도 6에서, 층간 유전체(114)가, 일부 실시예에 따라 더미 게이트 스택들(122) 및 스페이서 층들(110/112) 사이에 형성된다. 층간 유전체(114)는 예를 들어, 스피닝, 화학적 기상 증착(CVD), 플라즈마-강화 CVD(PECVD)와 같은 임의의 적절한 방법에 의해, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 불화 규산염 유리(FSG), SiOxCy, 스핀-온-중합체(spin-on-polymer), 실리콘 탄소 재료, 그들의 화합물들, 그들의 복합물들, 그들의 조합들 등과 같은, 로우-k 유전체 재료로 형성될 수 있다. 층간 유전체(114)는 다수의 유전체 층을 포함할 수 있다. 층간 유전체(114)는, 하드 마스크(124) 및 스페이서 층들(110, 112)(도 5 참조)의 상부 표면 위에 형성될 수 있다. 이어서, 더미 게이트 스택(122) 및 하드 마스크(124) 위의 층간 유전체(114)의 부분들이 제거되어, 더미 게이트 스택(122)을 노출시킨다. 일부 실시예에서, 화학적 기계적 폴리싱(CMP) 공정이, 도 6에 도시된 바와 같이, 층간 유전체(114)의 상부 표면을 더미 게이트 스택(122)의 상부 표면의 레벨로 평탄화시키기 위해 사용된다. 스페이서 층들(110, 112)의 상부 부분들 또한 평탄화 도중에 제거되어, 각각의 더미 게이트 스택(122)의 대향하는 측부들 상에 스페이서들(110, 112)을 형성한다.
도 7은 일부 실시예에 따른 더미 게이트 스택(122)(도 6 참조)의 선택적인 제거를 도시하고 있다. 더미 게이트 스택(122)이 폴리실리콘 재료인 실시예에서, 더미 게이트 스택(122)은 건식 에칭 또는 습식 에칭을 사용하여 선택적으로 에칭될 수 있다. 건식 에칭이 사용되는 경우, 공정 가스는, CF4, CHF3, NF3, SF6, Br2, HBR, CL2, 또는 그들의 조합들을 포함할 수 있다. N2, O2, 또는 Ar 과 같은 희석 가스가 선택적으로 사용될 수 있다. 습식 에칭이 사용되는 경우, 화학물은, NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O, 및/또는 이와 유사한 것을 포함할 수 있다. 따라서, 개구들(130)이, 인접한 스페이서들[예를 들어, 로우-k 유전체 스페이서들(108), 스페이서들(110), 및 스페이서들(112)]사이에 형성된다.
도 8은 로우-k 유전체 스페이서들(108) 사이의 개구들(130) 내에의 게이트 스택(104)의 형성을 도시하고 있다. 게이트 스택들(104)은, 계면 층, 게이트 유전체, 및 게이트 전극(분리되어 도시되지 않음)과 같은 여러 층들을 포함할 수 있다. 그러한 실시예에서, 계면 층이 먼저, 핀(102)의 표면 둘레를 둘러싸도록 형성될 수 있다. 계면 층은, 기판 및 후속적으로 형성되는 하이-k 유전체 층을 완충하도록 돕는다. 일부 실시예에서, 계면 층은 화학적 실리콘 산화물이며, 이는 화학 반응으로 형성될 수 있다. 예를 들어, 화학적 산화물은, 탈이온수 + 오존 (DIO3), NH4OH + H2O2 + H2O (APM), 또는 다른 방법을 사용하여, 형성될 수 있다. 다른 실시예는, 계면 층을 위해 상이한 재료 또는 공정을 사용할 수 있다. 게이트 유전체가, 계면 층 상에 형성된다. 실시예에서, 게이트 유전체는 (예를 들어, 4.0 보다 큰 유전상수를 갖는) 하나 이상의 하이-k 유전체 층을 포함한다. 예를 들어, 게이트 유전체는, Hf, Al, Zr의 규산염 또는 금속 산화물, 그들의 조합, 및 그들의 복수 층 중, 하나 이상의 층을 포함할 수 있다. 다른 적절한 재료는, 금속 산화물, 금속 합금형 산화물, 및 그들의 조합들의 형태로, La, Mg, Ba, Ti, Pb, Zr 을 포함한다. 예시적인 재료는, MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, 등을 포함한다. 게이트 유전체의 형성 방법은, 분자-빔 증착(molecular-beam deposition)(MBD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 등을 포함한다.
게이트 전극이 게이트 유전체 위에 형성된다. 일부 실시예에서, 게이트 전극은, TaC, TaN, TiN, TaAlN, TaSiN, 및 그들 조합들과 같은, 탄탈륨 또는 티타늄 함유 재료들로 형성된다. 이러한 금속-함유 재료들은, 금속 탄화물, 금속 질화물, 또는 도전성 금속 산화물의 형태일 수 있다. 다른 실시예는, W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaCN, TaSiN, Mn, WN, Ru, 및 Zr 과 같은, 다른 유형의 금속을 사용할 수 있다. 게이트 전극의 형성 방법은, ALD, PVD, 유기 금속 화학적 기상 증착(metal-organic chemical vapor deposition)(MOCVD), 등을 포함한다. 게이트 전극은, 복합적인 게이트 구조물을 위해 2 이상의 층을 더 포함할 수 있다. 예를 들어, 게이트 전극은, 형성되는 소자의 유형, 예를 들어 PMOS 소자 또는 NMOS 소자에 적합한 일함수를 나타내도록 조절될 수 있다. 일반적으로, 게이트 전극의 일함수를 실리콘의 대역-에지(band-edge)로 조절하는 것이 바람직할 수 있으며, 즉 NMOS 소자를 위해서는 일함수를 도전 대역(conduction band)에 가깝게 조절하고, PMOS 소자를 위해서는 일함수를 원자가 대역(valence band)에 가깝게 조절한다. 일부 실시예에서, 복수의 층이, 일함수 및 소자의 다른 작동 특성들을 조정하기 위해, 사용될 수 있다. 일부 실시예에서, 평탄화(예를 들어, CMP)가, 게이트 스택(104)의 상부 표면을 층간 유전체(114)와 맞추기 위해, 사용된다.
도 9에서, 리세싱이, 게이트 스택(104)의 상부 부분을 제거하기 위해, 수행된다. 일부 실시예에서, 각각의 게이트 스택(104)은, 핀(102) 위에서 수직 치수(H2)를 갖도록 리세싱된다. 치수(H2)의 값은, 로우-k 유전체 스페이서(108)의 수직 치수(H1)와 관련될 수 있다. 예를 들어, 일부 실시예에서, 치수(H1)는 치수(H2)의 약 95 % 내지 약 105 % 일 수 있다. 게이트 스택(104) 및 로우-k 유전체 스페이서(108)의 수직 치수들이 이 범위 내에 있을 때, 기생 용량의 유리한 감소가 달성될 수 있는 가운데, 후속의 공정[예를 들어, 소스/드레인 컨택(116)을 위한 층간 유전체(114)의 에칭] 도중에 로우-k 유전체 스페이서(108)에 대한 손상 또한 감소시키는 것으로 관찰되었다.
도 10에서, 패턴화된 컨택 개구(132)가, 소스/드레인 영역(118)을 노출시키기 위해 층간 유전체(114)를 통해 연장된다. 개구(132)는 포토리소그래피와 에칭의 조합을 사용하여 패턴화된다. 예를 들어, 포토레지스트(도시되지 않음)가 층간 유전체 위에 성막될 수 있다. 포토레지스트는 층간 유전체(114)의 블랭킷 층으로서 성막될 수 있다. 이어서, 포토레지스트의 부분들이, 리소그래피 마스크(도시되지 않음)를 사용하여, 노출될 수 있다. 그 후, 포토레지스트의 노출된 부분이나 또는 노출되지 않은 부분이, 음의 레지스트가 사용되는지 또는 양의 레지스트가 사용되는지의 여부에 의존하여, 제거된다. 결과적으로 생성되는 패턴화된 포토레지스트는 개구를 포함할 수 있으며, 이는 개구(132)의 형상을 한정하기 위해 사용된다.
포토레지스트의 패턴은, 예를 들어 적절한 에칭 공정을 사용하여, 층간 유전체(114) 위에 형성되는 하드 마스크(도시되지 않음)로 선택적으로 전사될 수 있다. 그 후, 하드 마스크는, 아래에 놓이는 층간 유전체(114)를 에칭하기 위해 사용된다. 에칭 이후에, 포토레지스트 및 선택적인 하드 마스크는, 임의의 적절한 공정(들)을 사용하여 제거된다. 예를 들어, 포토레지스트는 플라즈마 회분화(plasma ashing) 또는 습식 스트립 공정으로 제거될 수 있다. 선택적으로, 플라즈마 회분화 공정에 이어, 소자(200)를 세척하기 위해 그리고 나머지 포토레지스트 재료를 제거하기 위해, 황산(H2SO4) 용액 내로의 습식 침지가 이어질 수 있다.
소자(100) 내의 인접한 게이트 스택들(104)의 가까운 치수로 인해, 개구(132)의 에칭은, 하드 마스크(106), 스페이서(112), 및 스페이서(110)를 추가로 에칭할 수 있다. 다양한 실시예에서, 에칭 공정은, 스페이서(112)(예를 들어, CESL), 스페이서(110)(예를 들어, 높은 선택도의 스페이서), 및 하드 마스크(106) 보다 빠른 속도로 층간 유전체(114)를 에칭하는 화학적 에칭제(예를 들어, 플루오로카본)를 사용하는 것을 포함할 수 있다. 에칭 속도의 이러한 차이로 인해, 개구(132)는 층간 유전체(114)를 통해 연장되며 그리고, 하드 마스크(106), 스페이서(112), 및 스페이서(110) 아래에 놓이는, 게이트 스택(104) 또는 로우-k 유전체 스페이서(108)를 에칭하지 않고, 소스/드레인 영역(118)을 노출시킬 수 있다. 따라서, 하드 마스크(106), 스페이서(110), 및 스페이서(112)는, 개구(132)의 패턴화 도중에, 게이트 스택(104) 및 로우-k 유전체 스페이서(108)에 대한 손상을 방지하는(또는 적어도 감소시키는) 보호 층으로서 사용될 수 있다. 도 10이 층간 유전체(114) 내에 형성되는 단지 하나의 컨택 개구(132)만 도시하고 있지만, 임의의 수의 컨택 개구(132)가 동시에 형성될 수 있다.
다음에, 도 11에 도시된 바와 같이, 개구(132)는, 아래에 놓이는 소스/드레인 영역(118)에 전기적으로 연결되는 컨택(116)을 형성하기 위해, 텅스텐, 알루미늄, 구리, 금, 은, 그들의 합금들, 그들의 조합들, 등과 같은 도전성 재료로 충전될 수 있다. 컨택(116)의 형성은 또한, 먼저 개구(132)의 바닥면 및 측벽들 상에 확산 장벽 층(도시되지 않음)을 성막하는 것을 포함할 수 있을 것이다. 예를 들어, 장벽 층은, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물, 등을 포함할 수 있으며, 장벽 층은 층간 유전체(114)의 주변 유전체 재료 내로 컨택(116)의 도전성 재료의 확산을 감소시키기 위해 형성될 수 있다. 장벽 층 및 컨택(116)의 형성은, 개구(132) 밖으로 넘칠 수 있으며, 그리고 평탄화 공정(예를 들어, CMP)이 소자(100)로부터 과잉의 도전성 재료를 제거하기 위해 실행될 수 있다. 일부 실시예에서, 시드 층(도시되지 않음)이, 컨택(116)의 형성 이전에 형성될 수 있으며, 그리고 컨택(116)을 형성하는 것은, 시드 층을 사용하는 비전해 도금(electroless plating) 공정을 포함할 수 있다.
이어서, 금속간 유전체(inter-metal dielectric)(IMD) 층(150)과 같은 추가적인 유전체 층이 층간 유전체(114) 위에 형성될 수 있다. 금속간 유전체 층(IMD)(150)은, 도전성 특징부(152)와 같은, 그 내부에 형성되는 도전성 특징부를 포함할 수 있다. 도전성 특징부(152)는, 컨택(116)을 소자(100)의 추가적인 상호연결 구조물 및 입력/출력 특징부에 전기적으로 연결한다. 도전성 특징부(152)는, 전기적 라우팅을 위해 그리고 소자(100) 내에 기능적 회로를 형성하기 위해 사용될 수 있는, 금속 배선을 더 포함할 수 있다. 따라서, 다양한 스페이서들 및 소스/드레인 컨택들이, 소자(100)의 게이트 스택(104)에 인접하게 형성될 수 있다.
도 13a 및 13b는, 다른 실시예에 따른, 반도체 소자들(200, 250)의 단면도를 개별적으로 도시하고 있다. 소자들(200, 250)은 실질적으로, 소자(100)와 유사할 수 있으며, 유사한 도면부호는 유사한 요소를 나타낸다. 도 13a를 참조하면, 소자(200)를 형성함에 있어서, 로우-k 유전체 스페이서들(108)은 스페이서(110)가 형성된 이후에 리세싱된다. 따라서, 스페이서들(110)이 로우-k 유전체 스페이서들(108)에 인접하게 형성되지만, 스페이서들(110)은 로우-k 유전체 스페이서들(108)의 상부를 덮지 않는다. 대신에, 하드 마스크(106)가 로우-k 유전체 스페이서들(108)의 상부를 덮고 이를 보호하기 위해 사용된다. 전술한 바와 같이, 하드 마스크(106)는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 등과 같은 높은 에칭 선택도를 갖는 재료를 포함할 수 있다. 따라서, 소자(200)에서, 하드 마스크(106)는, 컨택(116)의 형성 도중에 손상으로부터 로우-k 유전체 스페이서들(108)을 보호하기 위해 사용된다. 실시예에서, 스페이서(110)는 또한 층간 유전체(114) 및 하드 마스크(106)의 상부 표면들로부터 리세싱될 수도 있다(도 13b 참조). 그러한 실시예에서, 하드 마스크(106)는, 스페이서(110)의 상부 표면을 추가로 덮을 수 있다. 또한, 명확하게 도시되지는 않았지만, 소자들(200, 250)은 또한, 전술한 바와 같은 추가적인 계면 층 및/또는 스페이서 층을 포함할 수도 있다.
도 14 내지 도 21은, 실시예에 따른 소자(200)를 형성하는 여러 중간 단계들에 대한 단면도를 도시하고 있다. 도 14에, 그 위에 형성되는 더미 게이트 스택(122)을 갖는 핀(102)이 도시되어 있다. 하드 마스크(124)가, 더미 게이트 스택(122)의 상부 표면 상에 형성된다. 로우-k 유전체 층(126)이, 핀(102) 및 더미 게이트 스택(122) 위에 형성되며, 스페이서 층(110)이 로우-k 유전체 층(126) 위에 형성된다. 층들(126, 110)의 형성 및 조성은, 전술한 바와 같은 소자(100)와 유사할 수 있다. 즉, 로우-k 유전체 층(126)은 약 4.0 보다 작은 k-값을 갖는 로우-k 유전체 재료를 포함하는 가운데, 스페이서 층(110)은 비교적 높은 에칭 선택도 재료를 포함할 수 있다. 예를 들어, 로우-k 유전체 층(126)은 약 4.0 보다 작은 k-값을 갖는 로우-k 유전체 재료를 포함할 수 있는 가운데, 스페이서 층(110)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 등과 같은 높은 유전상수를 갖는 재료를 포함할 수 있다. 소자(100)와는 달리, 소자(200)에서, 스페이서 층(110)은, 로우-k 유전체 스페이서들(108)을 형성하기 위한 로우-k 유전체 층(126)의 리세싱 이후가 아니라, 리세싱 이전에 형성된다.
핀(102) 상의 로우-k 유전체 층(126) 및 스페이서 층(110)의 부분들은, 포토리소그래피 및 에칭과 같은 임의의 적절한 공정을 사용하여 선택적으로 제거된다. 더미 게이트 스택들(122)의 측벽들 상의 그리고 상부 표면 위의 로우-k 유전체 층(126) 및 스페이서 층(110)의 부분들은 잔류한다. 실시예에서, 로우-k 유전체 층(126) 및 스페이서 층(110)은, 더미 게이트 스택들(122) 사이에 소스/드레인 영역(118)을 형성하기 위한 소스/드레인 에피택시 공정 도중에 핀(102)을 노출시키도록 패턴화된다. 다른 실시예에서, 로우-k 유전체 층(126) 및 스페이서 층(110)은, 소스/드레인 형성과는 독립적으로 패턴화된다. 다른 실시예에서, 로우-k 유전체 층(126) 및 스페이서 층(110)은, 핀(102)의 상부 표면 상에 잔류한다.
도 15에서, 층간 유전체(114)가 더미 게이트 스택들(122) 사이에 형성된다. 층간 유전체(114)는 전술한 바와 같이 형성될 수 있다. 층간 유전체(114)는 하드 마스크(124) 및 스페이서 층(110)의 상부 표면 위에 형성될 수 있다(도 14 참조). 이어서, 더미 게이트 스택(122) 및 하드 마스크(124) 위의 층간 유전체(114)의 부분들이 평탄화되어, 전술한 바와 같이 더미 게이트 스택(122)을 노출시킨다. 로우-k 유전체 층(126) 및 스페이서 층(110)의 상부 부분들도, 층간 유전체(114)의 평탄화 도중에 제거되어, 각각의 더미 게이트 스택(122)의 대향하는 측부들 상에 로우-k 유전체 스페이서들(108) 및 스페이서들(110)을 형성한다. 실시예에서, 스페이서들(110)은 로우-k 유전체 스페이서들(108)과 층간 유전체(114) 사이에 배치된다.
도 16은 전술한 바와 유사한 방법을 사용하는 더미 게이트 스택(122)(도 6 참조)의 선택적인 제거를 도시하고 있다. 더미 게이트 스택(122)의 제거는, 소자(100) 내의 인접한 스페이서들[예를 들어, 로우-k 유전체 스페이서들(108) 및 스페이서들(110)] 사이에 개구들(130)을 형성한다.
도 17은 로우-k 유전체 스페이서들(108) 사이의 개구들(130) 내에의 게이트 스택들(104)의 형성을 도시하고 있다. 게이트 스택들(104)은, 전술한 바와 같이, 계면 층들, 게이트 유전체, 및 게이트 전극(분리되어 도시되지 않음)과 같은 여러 층을 포함할 수 있다. 도 17에 의해 추가로 예시되는 바와 같이, 리세싱이, 게이트 스택들(104)의 상부 부분들을 제거하기 위해, 수행된다. 따라서, 개구(134)들이, 게이트 스택들(104) 위의 인접한 로우-k 유전체 스페이서들(108) 사이에 형성된다.
도 18에서, 로우-k 유전체 스페이서들(108)은, 전술한 바와 유사한 공정을 사용하여, 개구(134) 내에서 리세싱된다. 로우-k 유전체 스페이서들(108)이 도 18에서 실질적으로 직선형의 측벽들을 갖는 것으로 도시되지만, 로우-k 유전체 스페이서(108)는, 다른 실시예에서 사용되는 에칭 공정에 의존하여, 상이한 윤곽(예를 들어, 전술한 바와 같이 만곡된 윤곽)을 가질 수 있다. 에칭 도중에, 로우-k 유전체 스페이서들(108)의 하부 부분을 보호하기 위해, 배면측 반사방지 코팅(BARC) 층(도시되지 않음)이 성막될 수 있다. 다른 실시예에서, 더미 폴리실리콘 게이트, 게이트 스택, 다른 재료, 또는 그들의 조합이, 에칭 도중에, 로우-k 유전체 스페이서들(108)의 하부 부분을 보호하기 위해 사용될 수 있다.
리세싱 이후에, 로우-k 유전체 스페이서들(108)의 상부들은, 층간 유전체(114)의 상부 표면보다 더 낮을 수 있다. 일부 실시예에서, 로우-k 유전체 스페이서(108)의 수직 치수(H1)는, 게이트 스택(104)의 수직 치수(H2)의 약 95 % 내지 약 105 % 일 수 있다. 게이트 스택(104) 및 로우-k 유전체 스페이서(108)의 수직 치수들이 이 범위 내에 있을 때, 기생 용량의 유리한 감소가 달성될 수 있는 가운데, 후속의 공정[예를 들어, 소스/드레인 컨택(116)을 위한 층간 유전체(114)의 에칭] 도중에 로우-k 유전체 스페이서(108)에 대한 손상을 또한 감소시키는 것으로 관찰되었다.
일부 실시예에서(예를 들어, 도 12b 참조), 스페이서들(110)은 또한, 예를 들어 에칭 공정을 사용하여 추가로 리세싱될 수 있을 것이다. 그러한 실시예에서, 스페이서들(110)을 에칭하는 것은, 로우-k 유전체 스페이서들(108)을 리세싱하기 위해 사용되었던 것과는 상이한 공정 조건을 사용하여(예를 들어, 상이한 화학적 에칭제를 사용하여) 실행될 수 있다. 그러한 실시예에서, 스페이서들(110)의 상부들은, 심지어 리세싱 이후에도, 로우-k 유전체 스페이서들(108) 보다 더 높을 수 있다. 실시예에서, 스페이서들(110)의 상부들은, 로우-k 유전체 스페이서들(108)의 측벽들에 대한 보호를 제공하기 위해, 적어도 로우-k 유전체 스페이서들(108)의 상부들만큼 높을 수 있다.
도 19에서, 하드 마스크(106)가 개구(134) 내에 형성된다(도 20 참조). 하드 마스크(106)는 전술한 바와 같이 형성될 수 있으며, 그리고 하드 마스크(106)는 로우-k 유전체 스페이서들(108) 및 게이트 스택들(104)의 상부 표면들을 덮도록 형성될 수 있다. 스페이서들(110)이 또한 리세싱되는 실시예에서(예를 들어, 도 12b 참조), 하드 마스크(106)는 스페이서들(110)의 상부 표면 상에 또한 형성될 수 있다. 하드 마스크(106)는, 로우-k 유전체 스페이서(108) 보다 더 큰 에칭 선택도를 갖는 재료를 포함할 수 있다. 하드 마스크(106)는 스페이서들(110)과 동일한 재료를 포함할 수도 있고 포함하지 않을 수도 있다.
이어서, 도 20에서, 패턴화된 컨택 개구(132)가, 전술한 바와 같이 소스/드레인 영역(118)을 노출시키기 위해 층간 유전체(114)를 통해 연장된다. 다양한 실시예에서, 개구(132)의 에칭은, 스페이서들(110) 및 하드 마스크(106) 보다 빠른 속도로 층간 유전체(114)를 에칭하는 화학적 에칭제(예를 들어, 플루오로카본)을 사용하는 것을 포함할 수 있다. 에칭 속도의 이러한 차이로 인해, 개구(132)는 층간 유전체(114)를 통해 연장될 수 있으며 그리고 하드 마스크(106) 및 스페이서(110) 아래에 놓이는 게이트 스택들(104) 또는 로우-k 유전체 스페이서(108)를 에칭하지 않고도, 소스/드레인 영역(118)을 노출시킬 수 있다. 따라서, 하드 마스크(106) 및 스페이서(110)는, 개구(132)의 패턴화 도중에, 게이트 스택들(104) 및 로우-k 유전체 스페이서들(108)에 대한 손상을 방지하기 위한(또는 적어도 감소시키기 위한) 보호 층으로서 사용될 수 있다.
이어서, 도 21에 의해 도시된 바와 같이, 개구(132)는, 전술한 바와 같이, 아래에 놓이는 소스/드레인 영역(118)에 전기적으로 연결되는 컨택(116)을 형성하기 위해, 텅스텐, 알루미늄, 구리, 금, 은, 그들의 합금들, 그들의 조합들, 등과 같은 도전성 재료로 충전될 수 있다. 따라서, 여러 스페이서들 및 소스/드레인 컨택들이, 로우-k 유전체 스페이서들(108)이 다른 스페이서들(110)의 형성 이후에 리세싱되는 소자(200)에서, 게이트 스택들(104)에 인접하게 형성될 수 있다.
도 22는 다양한 실시예에 따른 게이트 스페이서들을 형성하기 위한 공정 흐름도(300)를 도시하고 있다. 단계(302)에서, 더미 게이트 스택[예를 들어, 더미 게이트 스택(122)]이 반도체 기판[예를 들어, 아래에 놓이는 기판의 부분인 핀(102)] 위에 형성된다. 이어서, 단계(304)에서, 로우-k 유전체 층[예를 들어, 로우-k 유전체 층(126)]이 더미 게이트 스택의 측벽들 위에 형성되어 이들을 따라 연장된다. 단계(306)에서, 로우-k 유전체 층은, 더미 게이트 스택의 대향하는 측부들 상에 로우-k 유전체 스페이서들[예를 들어, 스페이서들(108)]을 형성하기 위해 에칭된다.
단계(308)에서, 추가적인 유전체 스페이서들[예를 들어, 스페이서들(110)]이 로우-k 유전체 스페이서들의 측벽들 상에 형성된다. 일부 실시예에서, 유전체 스페이서들를 형성하는 단계는, 로우-k 유전체 층이 로우-k 유전체 스페이서들을 형성하기 위해 에칭된 이후에, 로우-k 유전체 층[예를 들어, 스페이서 층(110)]을 성막하는 단계를 포함한다. 다른 실시예에서, 유전체 스페이서들을 형성하는 단계는, 로우-k 유전체 스페이서들을 형성하기 위해 로우-k 유전체 층을 에칭하기 이전에, 유전체 스페이서 층을 성막하는 단계를 포함한다. 두 실시예 중 하나의 실시예에서, 유전체 층의 상부 부분들이, 이후에, 로우-k 유전체 스페이서들의 측벽들 상에 유전체 스페이서들을 형성하기 위해 제거된다.
단계(310)에서, 더미 게이트는, 도전성 게이트 스택[예를 들어, 게이트 스택(104)] 및 이 도전성 게이트 스택의 상부 표면 상의 하드 마스크[예를 들어, 하드 마스크(106)]로 대체된다. 단계(312)에서, 개구[예를 들어, 개구(132)]가, 도전성 게이트 스택을 둘러싸는 층간 유전체[예를 들어, 층간 유전체(114)] 내에서 에칭된다. 개구는, 반도체 기판 내의 소스/드레인 영역을 노출시킬 수 있다. 일부 실시예에서, 개구들을 에칭하는 단계는, 하드 마스크 및 유전체 스페이서들을 추가로 에칭할 수 있으며, 이는 개구의 에칭 도중에 손상으로부터 로우-k 유전체 스페이서들 및 도전성 게이트 스택을 보호한다. 단계(314)에서, 컨택[예를 들어, 컨택(116)]이 개구 내에 형성된다.
다양한 실시예들은, 도전성 게이트 스택의 대향하는 측부들 상의 게이트 스페이서들 및 이 게이트 스페이서들에 인접한 소스/드레인 컨택들을 포함한다. 게이트 스페이서들은, 도전성 게이트 스택과 소스/드레인 컨택들 사이의 기생 용량을 유리하게 감소시키는, 로우-k 유전체 스페이서들을 포함한다. 하드 마스크가 도전성 게이트 스택 위에 형성된다. 로우-k 유전체 스페이서들은, 하드 마스크 아래로 리세싱되며, 그리고 일부 실시예에서, 하드 마스크는 로우-k 유전체 스페이서들의 상부 상에 추가로 형성될 수 있다. 추가적인 유전체 재료(예를 들어, 추가적인 게이트 스페이서들)가, 로우-k 유전체 스페이서의 측벽들 상에 형성될 수 있다. 하드 마스크 및 추가적인 유전체 재료는, 소스/드레인 컨택들의 형성 도중에 에칭 손상으로부터 로우-k 유전체 스페이서들 및 도전성 게이트 스택들을 보호한다. 따라서, 기생 용량 및 제조 결함이, 실시예의 소자에서 감소하게 될 수 있다.
실시예에 따르면, 소자가, 반도체 기판 위에서 연장되는 게이트 스택, 게이트 스택의 상부 표면 상에 배치되는 하드 마스크, 및 게이트 스택의 측부 상의 로우-k 유전체 스페이서를 포함한다. 로우-k 유전체 스페이서의 상부가, 하드 마스크의 상부 표면보다 낮다. 소자는, 게이트 스택에 인접한 소스/드레인 영역에 전기적으로 연결되는 컨택을 더 포함한다. 컨택은, 로우-k 유전체 스페이서 위에서 측방방으로 연장되며, 그리고 유전체 재료가 컨택과 로우-k 유전체 스페이서 사이에 배치된다. 유전체 재료는 로우-k 유전체 스페이서보다 높은 에칭 선택도를 갖는다.
다른 실시예에 따르면, 소자가, 소스/드레인 영역을 포함하는 반도체 기판, 및 게이트 스택을 포함한다. 상기 게이트 스택은, 소스/드레인 영역에 인접하게 형성된다. 소자는, 게이트 스택 위에 배치되는 하드 마스크, 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 컨택, 및 소스/드레인 컨택과 게이트 스택 사이에 배치되는 로우-k 유전체 스페이서를 더 포함한다. 소스/드레인 컨택은, 로우-k 유전체 스페이서 위에서 측방으로 연장되며, 그리고 로우-k 유전체 스페이서의 상부는 하드 마스크보다 낮다. 유전체 스페이서가, 로우-k 유전체 스페이서와 소스/드레인 컨택 사이에 적어도 부분적으로 배치되며, 그리고 유전체 스페이서는 로우-k 유전체 스페이서보다 높은 유전상수를 갖는 재료를 포함한다.
또 다른 실시예에 따르면, 방법이, 반도체 기판 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽들 위에 그리고 이를 따라 연장되는 로우-k 유전체 층을 형성하는 단계, 및 로우-k 유전체 스페이서들을 형성하기 위해 상기 로우-k 유전체 층을 에칭하는 단계를 포함한다. 로우-k 유전체 스페이서들의 상부들은 더미 게이트 스택의 상부 표면 아래로 리세싱된다. 방법은, 로우-k 유전체 스페이서들의 측벽들 상에 유전체 스페이서들을 형성하는 단계, 층간 유전체를 형성하는 단계, 더미 게이트 스택을, 도전성 게이트 스택 및 이 도전성 게이트 스택 위에 배치되는 하드 마스크로 대체하는 단계, 반도체 기판의 소스/드레인 영역을 노출시키기 위해 층간 유전체 내에 개구를 에칭하는 단계, 및 개구에 컨택을 형성하는 단계를 더 포함한다. 하드 마스크 및 유전체 스페이서들은, 개구의 에칭 도중에 로우-k 유전체 스페이서들을 보호한다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 소자로서:
    반도체 기판 위로 연장되는 게이트 스택;
    상기 게이트 스택의 상부 표면 상에 배치되는 하드 마스크;
    상기 게이트 스택의 측부 상의 로우-k 유전체 스페이서로서, 상기 로우-k 유전체 스페이서의 상부가 상기 하드 마스크의 상부 표면보다 낮은 것인, 로우-k 유전체 스페이서; 및
    상기 게이트 스택에 인접한 소스/드레인 영역에 전기적으로 연결되는 컨택으로서, 상기 컨택은 상기 로우-k 유전체 스페이서 위에서 횡방향으로 연장되고, 유전체 재료가 상기 컨택과 상기 로우-k 유전체 스페이서 사이에 배치되며, 그리고 상기 유전체 재료는 상기 로우-k 유전체 스페이서보다 더 높은 에칭 선택도를 갖는 것인, 컨택
    을 포함하는 것인, 소자.
  2. 제 1항에 있어서,
    유전체 스페이서가 상기 로우-k 유전체 스페이서와 상기 컨택 사이에 배치되며, 상기 유전체 스페이서는, 상기 로우-k 유전체 스페이서보다 더 높은 에칭 선택도를 갖는 재료를 포함하는 것인, 소자.
  3. 제 1항에 있어서,
    상기 하드 마스크는 상기 로우-k 유전체 스페이서의 상기 상부에 배치되는 것인, 소자.
  4. 제 1항에 있어서,
    상기 게이트 스택과 상기 컨택 사이에 배치되는 계면 층을 더 포함하는 것인, 소자.
  5. 소자로서:
    소스/드레인 영역을 포함하는 반도체 기판;
    상기 소스/드레인 영역에 인접한 게이트 스택;
    상기 게이트 스택 위에 배치되는 하드 마스크;
    상기 소스/드레인 영역에 전기적으로 연결되는 소스/드레인 컨택;
    상기 소스/드레인 컨택과 상기 게이트 스택 사이에 배치되는 로우-k 유전체 스페이서로서, 상기 소스/드레인 컨택은 상기 로우-k 유전체 스페이서 위에서 횡방향으로 연장되며, 상기 로우-k 유전체 스페이서의 상부가 상기 하드 마스크의 상부 표면보다 낮은 것인, 로우-k 유전체 스페이서; 및
    상기 로우-k 유전체 스페이서와 상기 소스/드레인 컨택 사이에 적어도 부분적으로 배치되는 유전체 스페이서로서, 상기 유전체 스페이서는 상기 로우-k 유전체 스페이서보다 더 높은 유전상수를 갖는 재료를 포함하는 것인, 유전체 스페이서
    를 포함하는 것인, 소자.
  6. 제 5항에 있어서,
    상기 로우-k 유전체 스페이서는 제1 수직 치수를 포함하고, 상기 게이트 스택은 상기 반도체 기판 위로 제2 수직 치수를 포함하며, 그리고 상기 제1 수직 치수는 상기 제2 수직 치수의 95 % 내지 105 % 인 것인, 소자.
  7. 제 5항에 있어서,
    상기 소스/드레인 컨택은 상기 하드 마스크와 상기 유전체 스페이서의 표면들 상에 배치되는 것인, 소자.
  8. 방법으로서:
    반도체 기판 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽들 위에 그리고 상기 더미 게이트 스택의 측벽들을 따라 연장되는, 로우-k 유전체 층을 형성하는 단계;
    로우-k 유전체 스페이서들을 형성하기 위해 상기 로우-k 유전체 층을 에칭하는 단계로서, 상기 로우-k 유전체 스페이서들의 상부들이 상기 더미 게이트 스택의 상부 표면 아래로 리세싱되는 것인, 로우-k 유전체 층을 에칭하는 단계;
    상기 로우-k 유전체 스페이서들의 측벽들 상에 유전체 스페이서들을 형성하는 단계;
    상기 반도체 기판 위에 층간 유전체(ILD)를 형성하는 단계;
    상기 더미 게이트 스택을, 도전성 게이트 스택 및 상기 도전성 게이트 스택 위에 배치되는 하드 마스크로, 대체하는 단계;
    상기 반도체 기판의 소스/드레인 영역을 노출시키기 위해 상기 층간 유전체 내에 개구를 에칭하는 단계로서, 상기 하드 마스크 및 상기 유전체 스페이서들은 상기 개구의 에칭 도중에 상기 로우-k 유전체 스페이서들을 보호하는 것인, 층간 유전체 내에 개구를 에칭하는 단계; 및
    상기 개구 내에 컨택을 형성하는 단계
    를 포함하는 것인, 방법.
  9. 제 8항에 있어서,
    상기 유전체 스페이서들을 형성하는 단계는,
    상기 로우-k 유전체 층을 에칭하는 단계 이후에, 상기 로우-k 유전체 스페이서들의 노출된 표면들을 덮는 유전체 스페이서 층을 형성하는 단계; 및
    상기 유전체 스페이서들을 형성하기 위해, 상기 유전체 스페이서 층의 상부 부분들을 제거하는 단계를 포함하는 것인, 방법.
  10. 제 8항에 있어서,
    상기 유전체 스페이서들을 형성하는 단계는,
    상기 로우-k 유전체 층을 에칭하는 단계 이전에, 상기 로우-k 유전체 층의 측벽들 위에 그리고 상기 로우-k 유전체 층의 측벽들을 따라 연장되는, 유전체 스페이서 층을 형성하는 단계; 및
    상기 로우-k 유전체 층을 노출시키기 위해 그리고 상기 유전체 스페이서들을 형성하기 위해, 상기 유전체 스페이서 층의 상부 부분들을 제거하는 단계를 포함하는 것인, 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786460A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 低k栅极间隔件及其形成
KR20190055695A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 로우-k 게이트 스페이서 및 그 형성
KR20190120991A (ko) * 2018-04-17 2019-10-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20200026650A (ko) * 2018-08-30 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스 및 그 형성 방법
KR20200032224A (ko) * 2017-08-16 2020-03-25 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653347B1 (en) * 2016-03-31 2017-05-16 International Business Machines Corporation Vertical air gap subtractive etch back end metal
US9812358B1 (en) * 2016-09-14 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10079290B2 (en) 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
US10381267B2 (en) * 2017-04-21 2019-08-13 International Business Machines Corporation Field effect device with reduced capacitance and resistance in source/drain contacts at reduced gate pitch
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
KR102432655B1 (ko) 2017-12-21 2022-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10734233B2 (en) * 2018-02-22 2020-08-04 Globalfoundries Inc. FinFET with high-k spacer and self-aligned contact capping layer
KR102376718B1 (ko) * 2018-03-22 2022-03-18 삼성전자주식회사 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법
US11101366B2 (en) * 2018-07-31 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Remote plasma oxide layer
US10978571B2 (en) * 2018-10-24 2021-04-13 International Business Machines Corporation Self-aligned contact with metal-insulator transition materials
CN111435651B (zh) * 2019-01-11 2024-02-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20200108618A (ko) * 2019-03-11 2020-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11069680B2 (en) 2019-03-28 2021-07-20 International Business Machines Corporation FinFET-based integrated circuits with reduced parasitic capacitance
US11201060B2 (en) * 2019-04-17 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
CN111863710B (zh) * 2019-04-29 2023-07-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11164873B2 (en) * 2019-05-23 2021-11-02 Micron Technology, Inc. Apparatuses including laminate spacer structures, and related memory devices, electronic systems, and methods
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11798943B2 (en) 2021-02-18 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same
US11903179B2 (en) * 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615427B2 (en) 2006-06-05 2009-11-10 Chartered Semiconductor Manufacturing, Ltd. Spacer-less low-k dielectric processes
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8084311B1 (en) * 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
US8481415B2 (en) 2010-12-02 2013-07-09 International Business Machines Corporation Self-aligned contact combined with a replacement metal gate/high-K gate dielectric
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9153498B2 (en) * 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
KR102200928B1 (ko) * 2014-02-18 2021-01-11 삼성전자주식회사 낮은 기생 커패시턴스 성분을 갖는 트랜지스터와 이의 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200032224A (ko) * 2017-08-16 2020-03-25 도쿄엘렉트론가부시키가이샤 단일 확산 단절부를 fet 소자의 나노채널 구조물 내에 통합하기 위한 방법 및 소자
CN109786460A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 低k栅极间隔件及其形成
KR20190055695A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 로우-k 게이트 스페이서 및 그 형성
US10483168B2 (en) 2017-11-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and formation thereof
US10510612B2 (en) 2017-11-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Low-K gate spacer and formation thereof
US10854521B2 (en) 2017-11-15 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and formation thereof
CN109786460B (zh) * 2017-11-15 2022-04-29 台湾积体电路制造股份有限公司 低k栅极间隔件及其形成
KR20190120991A (ko) * 2018-04-17 2019-10-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20200026650A (ko) * 2018-08-30 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스 및 그 형성 방법

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