CN107068555B - 形成沟槽的方法 - Google Patents

形成沟槽的方法 Download PDF

Info

Publication number
CN107068555B
CN107068555B CN201611053272.3A CN201611053272A CN107068555B CN 107068555 B CN107068555 B CN 107068555B CN 201611053272 A CN201611053272 A CN 201611053272A CN 107068555 B CN107068555 B CN 107068555B
Authority
CN
China
Prior art keywords
layer
trench
dielectric
forming
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611053272.3A
Other languages
English (en)
Other versions
CN107068555A (zh
Inventor
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107068555A publication Critical patent/CN107068555A/zh
Application granted granted Critical
Publication of CN107068555B publication Critical patent/CN107068555B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种形成半导体器件的方法包括：在衬底上方形成材料层以及在材料层中形成第一沟槽；沿着第一沟槽的侧壁形成共形覆盖层；在沿着第一沟槽的侧壁沉积覆盖层时在材料层中形成第二沟槽以及在第一沟槽和第二沟槽内形成导电部件。本发明实施例涉及半导体器件及其形成方法以及形成沟槽的方法。

Description

形成沟槽的方法
技术领域
本发明实施例涉及半导体器件及其形成方法以及形成沟槽的方法。
背景技术
半导体集成电路(IC)工业经历了高速发展。IC设计和材料中的技术进步已经产生了多代IC，其中，每一代IC都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。
该按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这样的成比例缩小也增加了处理和制造IC的复杂程度。为了实现这些进步，需要IC处理和制造中的类似的发展。当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，有利于晶体管和其他器件之间的接线的导电线和相关介电材料的互连在IC性能提高方面具有重要的作用。尽管制造IC器件的现有方法通常能满足其预期目的，但是这些方法不能在所有的方面完全符合要求。例如，期望在互连结构中的沟槽的形成中有所改进。
发明内容
根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层中形成第一沟槽，其中，所述第一沟槽具有第一宽度；沿着所述第一沟槽的侧壁形成共形覆盖层，其中，所述覆盖层具有与所述材料层不同的蚀刻速率；在沿着所述第一沟槽的侧壁设置所述覆盖层的同时，在所述材料层中形成所述二沟槽，其中，所述第二沟槽具有大于所述第一宽度的第二宽度，其中，所述第二沟槽与所述第一沟槽连通；以及在所述第一沟槽和所述第二沟槽内形成导电部件。
根据本发明的另一实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成介电层；在所述介电层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有第一宽度；在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，第二开口具有大于所述第一宽度的第二宽度，其中，所述第二开口与所述第一开口对齐；穿过所述第一开口蚀刻所述介电层以在所述介电层中形成通孔沟槽；沿着所述通孔沟槽的侧壁形成共形介电覆盖层，其中，所述介电覆盖层具有与所述介电层不同的蚀刻速率；在沿着所述通孔沟槽的侧壁沉积所述介电覆盖层的同时穿过所述第二开口蚀刻所述介电层以形成沟槽；以及在所述通孔沟槽和所述沟槽内形成导电部件。
根据本发明的又一实施例，还提供了一种半导体器件，包括：介电层，位于衬底上方；导电部件，设置在所述介电层中并且物理接触所述衬底，所述导电部件包括：具有第一宽度的第一部分；以及具有第二宽度的第二部分，所述第二宽度大于所述第一宽度；以及介电覆盖层，沿着所述导电部件的所述第一部分的侧壁的下部设置，其中，所述导电部件的所述第一部分的下部通过所述介电覆盖层与所述介电层隔开，其中，所述导电部件的所述第一部分的上部物理接触所述介电层，其中，所述介电覆盖层具有与所述介电层不同的材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1是根据本发明的一个或多个方面提供的制造器件或部分的方法的流程图；
图2、图3、图4、图5A、图5B、图6、图7A、图7B和图7C是根据图1的方法的各方面的器件200的实施例的截面图。
具体实施方式
以下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
图1是根据本发明的不同方面的制造一个或多个半导体器件的方法100的一个实施例的流程图。在下文中，参考作为实例的图2、图3、图4、图5A、图5B、图6、图7A、图7B和图7C中所示的半导体器件200对方法100进行详细讨论。应该理解，在该方法之前、期间和之后能够提供附加步骤，并且对于该方法的其他实施例，可以替换或删除所描述的一些步骤。
参照图1和图2，方法100开始于步骤102，其中在衬底210上方形成材料层310。衬底210可以包括硅。可选地或附加地，衬底210可包括诸如锗的其他元素半导体。衬底210还可以包括化合物半导体，诸如，碳化硅、砷化镓、砷化铟和磷化铟。衬底210可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓。在一个实施例中，衬底210包括外延层。例如，衬底210可以具有位于块状半导体上面的外延层。此外，衬底210可以包括绝缘体上半导体(SOI)结构。例如，衬底210可包括掩埋氧化物(BOX)层，其中，通过诸如注氧分离(SIMOX)的工艺或其他适合的技术(诸如晶圆接合与研磨)形成该掩埋氧化物层。
衬底210还可包括通过诸如离子注入和/或扩散的工艺实施的多种p型掺杂区和/或n型掺杂区。这些掺杂区域包括n阱、p阱、轻掺杂区域(LDD)、重掺杂源极和漏极(S/D)和各种被配置为形成各种IC器件(诸如，互补金属氧化物半导体场效应晶体硅(CMOSFET)、图像传感器和/或发光二极管(LED))的沟道掺杂分布。
衬底210还可包括多种隔离部件。该隔离部件分隔衬底210中的多个器件区域。隔离部件包括通过使用不同处理技术所形成的不同结构。例如，隔离部件可包括浅沟槽隔离(STI)部件。STI的形成可包括：在衬底210中蚀刻沟槽，并且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如热氧化物衬垫层以及填充沟槽的氮化硅。可执行化学机械抛光(CMP)，以来回抛光多余的绝缘材料以及平坦化隔离部件的顶面。
衬底210还可包括形成于衬底210上的一个或多个导电部件(例如，线或通孔)。导电部件可形成互连结构的一部分，互连结构称为多层互连件(MLI)，多层互连件(MLI)通常包括多个导电层(称为金属层)、接触件和/或提供导电层和/或其他导电部件的互连的通孔。如本文使用的术语“通孔”可包括接触部件。根据层等级，通孔可提供至导电线的连接(接线)、导电线之间的连接(金属接线)、至掺杂区的连接、至晶体管栅极的连接、至电容器的极板的连接和/或至半导体器件或集成电路的其他部件的连接。MLI的导电部件可包括势垒层或衬垫层。在一个实施例中，导电部件包括铝(Al)、铜(Cu)、钨(W)、相应的合金、它们的组合和/或其他合适的导电材料。导电部件还可包括例如设置在半导体器件的源极、漏极或栅极结构上的硅化物部件。
衬底210还可包括多个层间介电(ILD)层和被集成为形成互连结构以得到功能集成电路的导电部件。在一个实例中，衬底210可包括互连结构的一部分，并且该互连结构包括MLI结构和与MLI结构集成的ILD层，从而提供电布线以将衬底210中的多种器件与输入/输出功率和信号接触。互连结构包括多种金属线、接触件和通孔部件(或通孔塞)。金属线提供水平的电布线。接触件将硅衬底和金属线之间的垂直接触，而通孔部件提供不同金属层中的金属线的垂直接触。
方法100可用于形成上述讨论的MLI结构的一部分。换言之，使用方法100的一个或多个步骤可形成MLI的导电线和通孔(其包括接触件)。
材料层310可以包括氧化硅，诸如硼磷硅酸盐玻璃(BPSG)和磷硅酸盐玻璃(PGS)的未掺杂或掺杂的硅酸盐玻璃，未掺杂或掺杂的热生长氧化硅，未掺杂或掺杂的TEOS沉积氧化硅，有机硅酸盐玻璃，多孔低k材料和/或其他合适的介电材料。在一些实施例中，材料层310包括极低k(ELK)电介质。作为实例，合适的极低k材料可以包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black
Figure BDA0001161390300000051
(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、多孔聚合物和/或其他适合的材料。
在一些实施例中，在形成材料层310之前，在衬底210上方形成蚀刻停止层(ESL)305，然后，在蚀刻停止层305上方形成材料层310。在随后的图案化材料层310的操作期间，ESL 305对材料层310具有蚀刻选择性并用作停止蚀刻。ESL 305可包括氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽、它们的组合和/或任何合适的材料。可在各个实例中，以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、旋涂、它们的组合或其他适用的工艺来沉积ESL 305和材料层310。
参照图1和图2，方法100进行至步骤104，其中，在材料层310上方形成第一图案化的硬掩模(HM)410以及在第一图案化的HM 410上方形成第二图案化的HM 420。第一图案化的HM 410具有带有第一宽度W1的第一开口415以及第二图案化的HM 420具有带有第二宽度W2的第二开口425(原文中为515，图中是425)。在本发明中，第二宽度W2大于第一宽度W1。在一个实施例中，第二宽度W2大于第一宽度W1的两倍。在一些实施例中，第一开口415限定通孔部件以及第二开口425限定与通孔部件连接的金属线。第二开口425连接至第一开口415并与第一开口415对齐。
第一和第二图案化的HM 410和420可以包括氮化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽、它们的组合和/或任何合适的材料。在本发明中，第一图案化的HM 410可以包括不同于材料层310的材料，以在后续的蚀刻工艺期间实现蚀刻选择性。第二图案化的HM420可以包括不同于材料层310和第一图案化的HM 410的材料，以在后续的蚀刻工艺期间实现蚀刻选择性。在实施例中，材料层310包括极低k电介质，第一图案化的HM410包括氮化硅以及第二图案化的HM 420包括氮化钛。
可通过沉积、光刻以及蚀刻的工艺来形成第一和第二图案化的HM 410和420。沉积工艺可以包括CVD、ALD、PVD、热氧化、旋涂、它们组合和/或其他合适的技术。示例性的光刻工艺可以包括形成光刻胶层、通过光刻曝光工艺曝光光刻胶层、实施曝光后烘焙工艺以及对光刻胶层进行显影以形成图案化的光刻胶层。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。
参照图1和图3，方法100进行至步骤106，其中，穿过开口415蚀刻材料层310以形成通孔沟槽510。在一些实施例中，通孔沟槽510穿过材料层310向下延伸至ESL 305。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体和/或它们的组合。湿蚀刻溶液可以包括NH4OH(氢氧化氨)、HF(氢氟酸)或稀释的HF、去离子水、TMAH(氢氧化四甲铵)、其他合适的湿蚀刻溶液或其组合。可以利用诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流量和/或其他合适的参数的各种蚀刻参数调节通孔蚀刻工艺。在一些实施例中，蚀刻工艺选择为选择性蚀刻材料层310而基本不蚀刻第一和第二图案化的HM 410和420。如之前所提到的，ESL 305作为蚀刻停止层，改善了蚀刻工艺窗和轮廓控制。在一些实施例中，蚀刻工艺包括各向异性干蚀刻从而形成具有垂直轮廓的通孔沟槽510，并且通孔沟槽510具有与第一开口相同的宽度，即，第一宽度W1。作为实例，通孔蚀刻可以包括使用诸如CF4、SF6、CH2F2、CHF3和/或C2F6的氟基化学物质的等离子体干蚀刻工艺。
参照图1和图4,方法100进行至步骤108，其中,沿着通孔沟槽510的侧壁形成共形介电覆盖层610。通常，在穿过极低k介电材料(例如，材料层310)形成沟槽(例如，通孔沟槽510)之后，附加地在极低k介电材料上实施蚀刻工艺以降低/改变沟槽轮廓。这种沟槽轮廓改变导致对器件性能的负面影响，诸如增加节距尺寸设计规则、增加光刻覆盖的限制、增加蚀刻工艺变化、差的金属间隙填充窗口和高通孔电阻。
为了防止通孔沟槽510的轮廓的至少一部分在随后的工艺期间改变，本发明沿着通孔沟槽510的侧壁和底部形成保护层(或覆盖层)。具体地，如图4所示，沿着通孔沟槽510的侧壁和底部形成介电覆盖层610以在随后的蚀刻工艺期间辅助保护/保持通孔510的轮廓的至少一部分(例如,宽度W3)。介电覆盖层610包括不同于材料层310的材料以在随后的蚀刻工艺中实现蚀刻选择性以及在后续蚀刻工艺中具有比材料层310更低的聚合物形成趋势。在一些实施例中，介电覆盖层610可以包括不含碳材料以用于减小聚合物堆积。在实施例中，沿着极低k介电层310中的通孔沟槽510的侧壁形成氮化硅覆盖层610。可选地，在实施例中，沿着形成于ELK层310中的通孔沟槽510的侧壁和底部形成氮氧化硅覆盖层610。可以通过CVD、PVD、ALD和/或其他合适的技术来形成介电覆盖层610。在实施例中，通过ALD工艺形成介电覆盖层610以实现沿着通孔沟槽510的侧壁的共形侧壁覆盖。介电覆盖层610也沉积在第一和第二图案化的HM 410和420的部分的上方，在随后的蚀刻工艺中将去除第一和第二图案化的HM410和420的部分。
在本实施例中随着介电覆盖层610沿着侧壁设置，通孔沟槽510的宽度从第一宽度W1降低到第三宽度W3。从而,通过沿着通孔沟槽510的侧壁形成介电覆盖层610(而不是使用光刻工艺和蚀刻工艺)进一步降低通孔沟槽510的尺寸。如以下所讨论的，在随后的蚀刻中，介电覆盖层610允许通孔沟槽510的剩余的部分保持宽度W3。
参照图1和图5A,方法100进行至步骤110，其中，穿过第二开口425蚀刻第一图案化的HM 410和材料层310以形成沟槽710。在通孔沟槽510的上部蚀刻掉的同时通孔沟槽下部510’(或剩余的通孔沟槽510’)仍然被介电覆盖层610覆盖。在一些实施例中，控制蚀刻深度从而在材料层310的上部形成沟槽710，并且沟槽710对准并连接到剩余的通孔沟槽510’。沟槽蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)或稀释的HF、去离子水、TMAH(氢氧化四甲铵)、其他合适的湿蚀刻溶液或其组合。可以利用诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流量和/或其他合适的参数的各种蚀刻参数调节沟槽蚀刻工艺。在一些实施例中，沟槽蚀刻工艺可以包括选择性各向异性干蚀刻工艺，该选择性各向异性干蚀刻工艺穿过第二开口425蚀刻暴露的第一HM 410和材料层310,但基本没有蚀刻沿着剩余的通孔沟槽510’的侧壁的介电覆盖层610。在实施例中，干蚀刻工艺可以使用诸如CF4、SF6、CH2F2、CHF3和/或C2F6的氟基化学物质。
如之前所提到的，在发生在步骤110中的蚀刻工艺中，介电覆盖层610保护/保持剩余的通孔沟槽510’的轮廓。就此而言，介电覆盖层610保护形成/限定剩余的通孔沟槽510’的材料层310免于暴露于蚀刻液/蚀刻气。这避免/防止形成/限定剩余的通孔沟槽510’的材料层310与蚀刻液/气反应，否则将在材料310上形成聚合物堆积以及从而降低/改变剩余通孔沟槽510’的轮廓。也就是,通过其低的聚合物形成趋势，介电覆盖层610降低或防止沿着剩余的通孔沟槽510’的侧壁的聚合物堆积。结果，保持了剩余的通孔沟槽510’的侧壁轮廓和宽度，即，保持了宽度W3。在特定的实施例中，在使用诸如CF4、SF6、CH2F2、CHF3和/或C2F6的氟基化学物质的干蚀刻工艺中，氮化硅覆盖层610保持了形成在极低k介电层310中的剩余的通孔沟槽510’的侧壁轮廓和宽度w3以及防止了沿着剩余的通孔沟槽510’的侧壁的聚合物堆积。
在可选的实施例中，参照图5B，有时，角720(沟槽710与剩余的通孔沟槽510’接触的位置)经历高蚀刻速率(例如，由于用于离子轰击的大的表面)并导致圆角和/或靠近角720的介电覆盖610的非均匀损失。结果，剩余的通孔沟槽510’的上部510U具有锥形轮廓而剩余的通孔沟槽510’的下部510L具有垂直轮廓。在实施例中，介电覆盖层610的厚度沿着上部510U的向上朝向沟槽710的侧壁变得越来越薄。在实施例中，介电覆盖层610不完全覆盖上部510U的侧壁以及材料层310暴露在角720中。
参照图1和图6，方法100进行至步骤112，其中，蚀刻ESL 305以延伸剩余的通孔沟槽510’穿过ESL 305以及在剩余的通孔沟槽510’内暴露衬底210。可以使用湿蚀刻、干蚀刻和/或它们的组合蚀刻ESL 305。在本实施例中，类似地，在蚀刻ESL 305期间，用介电覆盖层610覆盖剩余的通孔沟槽510’的侧壁以再次防止沿着剩余的通孔沟槽510’的侧壁的聚合物堆积以及从而保持通孔沟槽的轮廓和通孔沟槽宽度，即，第三宽度W3。在一些实施例中，使用选择性蚀刻来蚀刻ESL 305，蚀刻ESL 305而基本不蚀刻材料层310和介电覆盖层610。
参照图1和图7A，方法100进行至步骤114，其中，使用导电材料810填充沟槽710和剩余的通孔沟槽510’。导电材料810可包括晶种层、衬垫层和/或其他多层结构。在一些实施例中，在形成导电材料810之前，首先形成阻挡层(未示出)。阻挡层可以包括金属并且导电但是不允许材料层310(包括介电覆盖层610)和将填充在剩余的通孔沟槽510’和沟槽710的导电材料810之间的内部扩散和反应。阻挡层可以包括难熔金属和它们的氮化物。在各个实例中，第一阻挡层包括TiN、TaN、Co、WN、TiSiN、TaSiN和/或它们的组合。第一阻挡层可以包括多层薄膜。
然后，在阻挡层上方，将导电材料810填充至剩余的通孔沟槽510’和沟槽710中。导电材料810可以包括金属氮化物、元素金属和/或它们的组合。实例组成包括铜(Cu)、钨(W),钛(Ti)、铝(Al)、铪(Hf)、钼(Mo)、钪(Sc)、钇(Y)、镍(Ni)、铂(Pt)和/或其他合适的金属。实例金属氮化物组成包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)和/或它们的组合。可以使用诸如ALD、PVD、CVD、镀(ECP)和/或其他合适的工艺的一个或多个沉积步骤形成阻挡层和导电材料810。在实施例中，剩余的通孔沟槽510’和沟槽710同时填充有相同的导电材料810。
在实施例中，沉积导电材料810之后，可以实施通过诸如化学机械抛光(CMP)工艺实施的的平坦化工艺以平坦化导电材料810的顶面。在一些实施例中，用于平坦化导电材料810的顶面的CMP工艺也可以用于去除第一和第二HM 410和420。如图7B中所示,保留在以在剩余的通孔沟槽510’和沟槽710内的导电材料分别形成通孔部件820和导电线830。
参照图7B,通孔部件820携有剩余的通孔沟槽510’的垂直轮廓并且具有沿着其侧壁的介电覆盖层610。也就是说,通孔部件820通过介电覆盖层610与材料层310分隔开。导电线830的底部的部分物理接触至通孔部件820(包括沿着通孔部件820的侧壁的介电覆盖层610)。导电线830具有第二宽度w2。通孔部件820可称为Vx，而导电线830可称为Mx+1，其中，x是后段金属化工艺的层。
如图7C所示，对于介电覆盖层610沿着部分510U的上部的侧壁具有锥形轮廓(如图5B中所示)的情况,使用导电材料810在剩余的通孔沟槽510’内形成通孔部件820以及使用导电材料810在沟槽710内形成导电线830。通孔部件820的下部820L通过介电覆盖层610与材料层310分隔开并且具有第三宽度w3。通孔部件820的上部820U物理接触至材料层310。导电线830的底部的部分物理接触至通孔部件820。导电线830具有第二宽度w2。
可以在方法100之前、期间和之后实施附加的工艺步骤并且根据方法100的各个实施例，可以替换或消除以上描述的一些工艺步骤。
基于上述所述，可以理解本发明提供了在现有的沟槽上方形成第二沟槽的方法。该方法使用沿着现有的第一沟槽的侧壁形成覆盖层以在形成第二沟槽期间保护第一沟槽。本方法具有相当简单和可行的工艺集成，保留了现有的第一沟槽的侧壁轮廓和宽度。
本发明提供了用于形成半导体器件的方法的不同的实施例。该方法包括在衬底上方形成材料层和在材料层上方形成第一沟槽。第一沟槽具有第一宽度。该方法还包括沿着第一沟槽的侧壁形成共形覆盖层。覆盖层具有与材料层不同的蚀刻速率。该方法还包括在沿着第一沟槽的侧壁设置覆盖层的同时在材料层中形成第二沟槽。第二沟槽具有大于第一宽度的第二宽度。第二沟槽与第一沟槽连通。该方法也包括在第一沟槽和第二沟槽内形成导电部件。
在另一实施例中，方法包括在衬底上方形成介电层，在介电层上方形成第一图案化的硬掩模并且第一图案化的硬掩模具有带有第一宽度的第一开口。该方法还包括，在第一图案化的硬掩模上方形成第二图案化的硬掩模，并且第二图案化的硬掩模具有带有大于第一宽度的第二宽度的第二开口。第二开口与第一开口对齐。方法还包括穿过第一开口蚀刻介电层以在介电层中形成通孔沟槽以及沿着通孔沟槽的侧壁形成共形介电覆盖层。介电覆盖层具有与介电层不同的蚀刻速率。方法还包括在沿着通孔沟槽的侧壁设置介电覆盖层的同时穿过第二开口蚀刻介电层以形成沟槽，以及在通孔沟槽和沟槽内形成导电部件。
在又一实施例中，一种器件包括衬底上方的介电层、设置在介电层中并物理接触至衬底的导电部件。导电部件包括具有第一宽度的第一部分和具有第二宽度的第二部分，第二宽度大于第一宽度。器件也包括沿着导电部件的第一部分的侧壁的下部设置的介电覆盖层。导电部件的第一部分的下部通过介电覆盖层与介电层分隔开。导电部件的第一部分的上部物理接触介电层。介电覆盖层具有与介电层不同的材料。
根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层中形成第一沟槽，其中，所述第一沟槽具有第一宽度；沿着所述第一沟槽的侧壁形成共形覆盖层，其中，所述覆盖层具有与所述材料层不同的蚀刻速率；在沿着所述第一沟槽的侧壁设置所述覆盖层的同时，在所述材料层中形成所述二沟槽，其中，所述第二沟槽具有大于所述第一宽度的第二宽度，其中，所述第二沟槽与所述第一沟槽连通；以及在所述第一沟槽和所述第二沟槽内形成导电部件。
在上述方法中，在形成所述第二沟槽后，延伸所述第一沟槽以将所述衬底的部分暴露于所述第一沟槽内。
在上述方法中，所述覆盖层是介电层并通过原子层沉积形成。
在上述方法中，所述覆盖层包括不含碳的介电材料。
在上述方法中，所述材料层包括极低k(ELK)介电材料。
在上述方法中，在所述材料层中形成所述第一沟槽包括：在所述材料层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有所述第一宽度；在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，所述第二开口具有所述第二宽度；以及穿过所述第一开口蚀刻所述材料层。
在上述方法中，在所述材料层中形成所述第二沟槽包括穿过所述第二开口蚀刻所述材料层和所述第一图案化的硬掩模。
在上述方法中，在沿着所述第一沟槽的侧壁设置所述覆盖层的同时在所述材料层中形成所述二沟槽包括通过各向异性干蚀刻工艺来蚀刻所述材料层。
在上述方法中，还包括：在所述衬底上方形成所述材料层之前，在所述衬底上方形成蚀刻停止层(ESL)；以及在所述材料层中形成所述第一沟槽和所述第二沟槽之后，在沿着所述第一沟槽的侧壁设置所述介电覆盖层的同时蚀刻所述ESL以暴露所述衬底。
根据本发明的另一实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成介电层；在所述介电层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有第一宽度；在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，第二开口具有大于所述第一宽度的第二宽度，其中，所述第二开口与所述第一开口对齐；穿过所述第一开口蚀刻所述介电层以在所述介电层中形成通孔沟槽；沿着所述通孔沟槽的侧壁形成共形介电覆盖层，其中，所述介电覆盖层具有与所述介电层不同的蚀刻速率；在沿着所述通孔沟槽的侧壁沉积所述介电覆盖层的同时穿过所述第二开口蚀刻所述介电层以形成沟槽；以及在所述通孔沟槽和所述沟槽内形成导电部件。
在上述方法中，穿过所述介电层形成所述通孔沟槽以及所述衬底的部分暴露在所述通孔沟槽内。
在上述方法中，通过原子层沉积形成所述介电覆盖层。
在上述方法中，所述介电覆盖层包括不含碳的介电材料。
在上述方法中，所述介电层包括极低k(ELK)介电材料。
在上述方法中，通过各向异性干蚀刻工艺形成所述沟槽。
在上述方法中，还包括：在所述衬底上方形成所述介电层之前，在所述衬底上方形成蚀刻停止层(ESL)；以及在所述介电层中形成所述通孔沟槽和所述沟槽之后，在沿着所述通孔沟槽的侧壁设置所述介电覆盖层的同时蚀刻穿所述蚀刻停止层以暴露所述衬底。
根据本发明的又一实施例，还提供了一种半导体器件，包括：介电层，位于衬底上方；导电部件，设置在所述介电层中并且物理接触所述衬底，所述导电部件包括：具有第一宽度的第一部分；以及具有第二宽度的第二部分，所述第二宽度大于所述第一宽度；以及介电覆盖层，沿着所述导电部件的所述第一部分的侧壁的下部设置，其中，所述导电部件的所述第一部分的下部通过所述介电覆盖层与所述介电层隔开，其中，所述导电部件的所述第一部分的上部物理接触所述介电层，其中，所述介电覆盖层具有与所述介电层不同的材料。
在上述器件中，所述介电覆盖层包括不含碳的介电材料。
在上述器件中，所述介电覆盖层包括氮化硅层而所述介电层包括极低k(ELK)介电层。
在上述器件中，所述导电部件的所述第二部分物理接触所述介电层。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种形成半导体器件的方法，包括：
在衬底上方形成材料层；
在所述材料层中形成第一沟槽，其中，所述第一沟槽具有第一宽度；
沿着所述第一沟槽的侧壁形成共形覆盖层，其中，所述共形覆盖层具有与所述材料层不同的蚀刻速率，所述共形覆盖层是介电层并通过原子层沉积形成；
在所述第一沟槽的侧壁已被所述共形覆盖层覆盖的同时，在所述材料层中形成第二沟槽，其中，所述第二沟槽具有大于所述第一宽度的第二宽度，其中，所述第二沟槽与所述第一沟槽连通；以及
在所述第一沟槽和所述第二沟槽内形成导电部件。
2.根据权利要求1所述的方法，在形成所述第二沟槽后，延伸所述第一沟槽以将所述衬底的部分暴露于所述第一沟槽内。
3.根据权利要求1所述的方法，其中，所述共形覆盖层包括不含碳的介电材料。
4.根据权利要求1所述的方法，其中，所述材料层包括极低k(ELK)介电材料。
5.根据权利要求1所述的方法，其中，在所述材料层中形成所述第一沟槽包括：
在所述材料层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有所述第一宽度；
在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，所述第二开口具有所述第二宽度；以及
穿过所述第一开口蚀刻所述材料层。
6.根据权利要求5所述的方法，其中，在所述材料层中形成所述第二沟槽包括穿过所述第二开口蚀刻所述材料层和所述第一图案化的硬掩模。
7.根据权利要求1所述的方法，其中，在所述第一沟槽的侧壁已被所述共形覆盖层覆盖的同时在所述材料层中形成所述第二沟槽包括通过各向异性干蚀刻工艺来蚀刻所述材料层。
8.根据权利要求1所述的方法，还包括：
在所述衬底上方形成所述材料层之前，在所述衬底上方形成蚀刻停止层(ESL)；以及
在所述材料层中形成所述第一沟槽和所述第二沟槽之后，在沿着所述第一沟槽的侧壁设置所述共形覆盖层的同时蚀刻所述蚀刻停止层以暴露所述衬底。
9.一种形成半导体器件的方法，包括：
在衬底上方形成介电层；
在所述介电层上方形成第一图案化的硬掩模，所述第一图案化的硬掩模具有第一开口，所述第一开口具有第一宽度；
在所述第一图案化的硬掩模上方形成第二图案化的硬掩模，所述第二图案化的硬掩模具有第二开口，所述第二开口具有大于所述第一宽度的第二宽度，其中，所述第二开口与所述第一开口对齐；
穿过所述第一开口蚀刻所述介电层以在所述介电层中形成通孔沟槽；
沿着所述通孔沟槽的侧壁形成共形介电覆盖层，其中，所述共形介电覆盖层具有与所述介电层不同的蚀刻速率并且通过原子层沉积形成所述共形介电覆盖层；
在所述通孔沟槽的侧壁已被所述共形介电覆盖层覆盖的同时穿过所述第二开口蚀刻所述介电层以形成沟槽；以及
在所述通孔沟槽和所述沟槽内形成导电部件。
10.根据权利要求9所述的方法，其中，穿过所述介电层形成所述通孔沟槽以及所述衬底的部分暴露在所述通孔沟槽内。
11.根据权利要求9所述的方法，其中，所述共形介电覆盖层包括不含碳的介电材料。
12.根据权利要求9所述的方法，其中，所述介电层包括极低k(ELK)介电材料。
13.根据权利要求9所述的方法，其中，通过各向异性干蚀刻工艺形成所述沟槽。
14.根据权利要求9所述的方法，还包括：
在所述衬底上方形成所述介电层之前，在所述衬底上方形成蚀刻停止层(ESL)；以及
在所述介电层中形成所述通孔沟槽和所述沟槽之后，在所述通孔沟槽的侧壁已被所述共形介电覆盖层覆盖的同时蚀刻穿所述蚀刻停止层以暴露所述衬底。
15.一种半导体器件，包括：
介电层，位于衬底上方；
导电部件，设置在所述介电层中并且物理接触所述衬底，所述导电部件包括：
具有第一宽度的第一部分；以及
具有第二宽度的第二部分，所述第二宽度大于所述第一宽度；以及
介电覆盖层，沿着所述导电部件的所述第一部分的侧壁的下部设置，其中，所述导电部件的所述第一部分的下部通过所述介电覆盖层与所述介电层隔开，其中，所述导电部件的所述第一部分的上部物理接触所述介电层，其中，所述介电覆盖层具有与所述介电层不同的材料并且通过原子层沉积形成。
16.根据权利要求15所述的器件，其中，所述介电覆盖层包括不含碳的介电材料。
17.根据权利要求15所述的器件，其中，所述介电覆盖层包括氮化硅层而所述介电层包括极低k(ELK)介电层。
18.根据权利要求15所述的器件，其中，所述导电部件的所述第二部分物理接触所述介电层。
CN201611053272.3A 2015-12-21 2016-11-24 形成沟槽的方法 Active CN107068555B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/976,751 2015-12-21
US14/976,751 US9728501B2 (en) 2015-12-21 2015-12-21 Method of forming trenches

Publications (2)

Publication Number Publication Date
CN107068555A CN107068555A (zh) 2017-08-18
CN107068555B true CN107068555B (zh) 2020-07-03

Family

ID=59067135

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611053272.3A Active CN107068555B (zh) 2015-12-21 2016-11-24 形成沟槽的方法

Country Status (3)

Country Link
US (5) US9728501B2 (zh)
CN (1) CN107068555B (zh)
TW (1) TWI628693B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728501B2 (en) 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10535558B2 (en) * 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US10147829B2 (en) 2016-09-23 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric sidewall structure for quality improvement in Ge and SiGe devices
US10804138B2 (en) * 2017-09-22 2020-10-13 United Microelectronics Corp. Method for fabricating a semiconductor device
WO2019094228A1 (en) * 2017-11-07 2019-05-16 Everspin Technologies, Inc. Angled surface removal process and structure relating thereto
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
CN108417529B (zh) * 2018-02-09 2021-08-27 武汉新芯集成电路制造有限公司 一种接触孔的刻蚀方法
KR20200016472A (ko) 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10770396B2 (en) * 2018-12-28 2020-09-08 Vanguard International Semiconductor Corporation Semiconductor structure and method for fabricating the same
CN110379762B (zh) * 2019-06-10 2020-05-19 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN113161284A (zh) * 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法
US20230326760A1 (en) * 2022-04-11 2023-10-12 Changxin Memory Technologies, Inc. Method for fabricating semiconductor structure, and semiconductor structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990126A (zh) * 2015-03-20 2016-10-05 瑞萨电子株式会社 用于制造半导体器件的方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6249422A (ja) 1985-08-28 1987-03-04 Nec Corp 定電圧発生回路
JPH0680650B2 (ja) * 1986-04-23 1994-10-12 株式会社日立マイコンシステム 半導体集積回路装置の製造方法
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
DE10234735A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
US7217663B2 (en) * 2005-01-18 2007-05-15 Taiwan Semiconductor Manufacturing Company Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
CN100423226C (zh) * 2005-07-19 2008-10-01 联华电子股份有限公司 双镶嵌结构的制造方法
US7910489B2 (en) * 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
US20070202689A1 (en) * 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Methods of forming copper vias with argon sputtering etching in dual damascene processes
JP2008041700A (ja) * 2006-08-01 2008-02-21 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
JP2008251897A (ja) * 2007-03-30 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8065342B1 (en) * 2008-02-22 2011-11-22 BorgSolutions, Inc. Method and system for monitoring a mobile equipment fleet
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8912595B2 (en) * 2011-05-12 2014-12-16 Nanya Technology Corp. Trench MOS structure and method for forming the same
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8975729B2 (en) * 2012-01-13 2015-03-10 Qualcomm Incorporated Integrating through substrate vias into middle-of-line layers of integrated circuits
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8778789B2 (en) 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
US9252014B2 (en) * 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
US9406683B2 (en) * 2014-12-04 2016-08-02 International Business Machines Corporation Wet bottling process for small diameter deep trench capacitors
US9553017B2 (en) * 2015-01-23 2017-01-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including back-end-of-the-line interconnect structures
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US9728501B2 (en) * 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US10985055B2 (en) * 2015-12-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with anti-adhesion layer
US10535558B2 (en) * 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990126A (zh) * 2015-03-20 2016-10-05 瑞萨电子株式会社 用于制造半导体器件的方法

Also Published As

Publication number Publication date
US12033891B2 (en) 2024-07-09
CN107068555A (zh) 2017-08-18
US10854507B2 (en) 2020-12-01
US20170338147A1 (en) 2017-11-23
US20210082748A1 (en) 2021-03-18
TWI628693B (zh) 2018-07-01
US20190341301A1 (en) 2019-11-07
TW201735101A (zh) 2017-10-01
US10395983B2 (en) 2019-08-27
US9728501B2 (en) 2017-08-08
US20170179020A1 (en) 2017-06-22
US10049922B2 (en) 2018-08-14
US20190006233A1 (en) 2019-01-03

Similar Documents

Publication Publication Date Title
CN107068555B (zh) 形成沟槽的方法
US11232979B2 (en) Method of forming trenches
US10714424B2 (en) Method of forming metal interconnection
US9997404B2 (en) Method of forming an interconnect structure for a semiconductor device
US10727178B2 (en) Via structure and methods thereof
US9972529B2 (en) Method of forming metal interconnection
US10043754B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
US9761488B2 (en) Method for cleaning via of interconnect structure of semiconductor device structure
US9224643B2 (en) Structure and method for tunable interconnect scheme
US9570341B2 (en) Semiconductor device having air gap structures and method of fabricating thereof
US9721887B2 (en) Method of forming metal interconnection
US10468348B2 (en) Method for manufacturing interconnection
US9799603B2 (en) Semiconductor device structure and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant