JPH0680650B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0680650B2 JPH0680650B2 JP9219086A JP9219086A JPH0680650B2 JP H0680650 B2 JPH0680650 B2 JP H0680650B2 JP 9219086 A JP9219086 A JP 9219086A JP 9219086 A JP9219086 A JP 9219086A JP H0680650 B2 JPH0680650 B2 JP H0680650B2
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- film
- etching
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エッチング技術に関するものであり、特に、
基板に溝又は孔を形成するエッチング技術あるいは基板
上の絶縁膜に接続孔を形成するエッチング技術に関する
ものである。
基板に溝又は孔を形成するエッチング技術あるいは基板
上の絶縁膜に接続孔を形成するエッチング技術に関する
ものである。
ダイナミックRAM（DRAM）のメモリセルは、選択MISFET
と容量素子からなるが、微細化のために半導体基板に溝
又は孔（以下、単に溝という）を形成し、この溝内に誘
電体膜及び多結晶シリコン膜からなる電極を設けて前記
容量素子を構成することが研究されている。前記溝は、
反応性イオンエッチング（RIE）によって形成される。
このRIEに関する技術は、例えば日経マグロウヒル社、1
983年８月22日発行、日経エレクトロニクス別冊「マイ
クロデバイセズ」p100〜p105に記載されている。
と容量素子からなるが、微細化のために半導体基板に溝
又は孔（以下、単に溝という）を形成し、この溝内に誘
電体膜及び多結晶シリコン膜からなる電極を設けて前記
容量素子を構成することが研究されている。前記溝は、
反応性イオンエッチング（RIE）によって形成される。
このRIEに関する技術は、例えば日経マグロウヒル社、1
983年８月22日発行、日経エレクトロニクス別冊「マイ
クロデバイセズ」p100〜p105に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記RIEによって溝を形成すると、垂直方向へのエッチ
ングレートが大きいため溝の側壁が基板上面に対して垂
直に形成される。あるいは、エッチングが垂直方向のみ
ならず横方向へも進行するため、溝の断面形状がタル型
すなわち溝上端の開口部より中間部の方が膨んだような
形状に形成される。このため、溝内を電極となる多結晶
シリコン膜で埋込んだ際に内部に空胴を生じるという問
題点があった。
ングレートが大きいため溝の側壁が基板上面に対して垂
直に形成される。あるいは、エッチングが垂直方向のみ
ならず横方向へも進行するため、溝の断面形状がタル型
すなわち溝上端の開口部より中間部の方が膨んだような
形状に形成される。このため、溝内を電極となる多結晶
シリコン膜で埋込んだ際に内部に空胴を生じるという問
題点があった。
本発明の目的は、溝又は半導体基板上の接続孔をテーパ
状（基板の主表面に対して垂直でなく鋭角を持って傾斜
した形状）に形成して前記溝又は接続孔内を導電膜ある
いは絶縁膜等で良好に埋込めるようにする技術を提供す
ることにある。
状（基板の主表面に対して垂直でなく鋭角を持って傾斜
した形状）に形成して前記溝又は接続孔内を導電膜ある
いは絶縁膜等で良好に埋込めるようにする技術を提供す
ることにある。
本発明の他の目的は、溝又は接続孔を形成するためのエ
ッチング時に前記溝又は接続孔のテーパ角（基板の主表
面に対して傾斜が交わる角度）を制御することが可能な
技術を提供することにある。
ッチング時に前記溝又は接続孔のテーパ角（基板の主表
面に対して傾斜が交わる角度）を制御することが可能な
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、溝又は接続孔を形成するエッチング時に前記
溝又は接続孔の側壁に壁面堆積膜を堆積させ、この壁面
堆積膜の堆積速度と、半導体基板のエッチング速度ある
いは接続孔が設けられる絶縁膜のエッチング速度を制御
して前記溝又は接続孔をテーパ状に形成するものであ
る。
溝又は接続孔の側壁に壁面堆積膜を堆積させ、この壁面
堆積膜の堆積速度と、半導体基板のエッチング速度ある
いは接続孔が設けられる絶縁膜のエッチング速度を制御
して前記溝又は接続孔をテーパ状に形成するものであ
る。
上記した手段によれば、溝又は接続孔内を導電膜あるい
は絶縁膜によって空胴を生じることなく埋込むことがで
きる。あるいは溝又は接続孔のテーパ角を制御すること
ができる。
は絶縁膜によって空胴を生じることなく埋込むことがで
きる。あるいは溝又は接続孔のテーパ角を制御すること
ができる。
本実施例は、DRAMのメモリセルの容量素子を構成するた
めに、基板に溝を形成する技術に本発明を適用した一例
について説明する。
めに、基板に溝を形成する技術に本発明を適用した一例
について説明する。
第１図乃至第11図は、本発明の一実施例を説明するため
の図であり、第１図はエッチング装置の概略図、第２図
乃至第11図はDRAMの製造工程におけるメモリセルの断面
図である。
の図であり、第１図はエッチング装置の概略図、第２図
乃至第11図はDRAMの製造工程におけるメモリセルの断面
図である。
第１図において、反応容器１内に配置されたカソード電
極２は、その上に載置されているp-型単結晶シリコンか
らなる半導体基板すなわちウエハ３から露出している上
面が、例えばアルミニウム膜又はアルミナ(Al2O3)等か
らなる電極被覆材料４によって被覆されている。電極被
覆材料４は、RIEの効率をあげるためのものである。
極２は、その上に載置されているp-型単結晶シリコンか
らなる半導体基板すなわちウエハ３から露出している上
面が、例えばアルミニウム膜又はアルミナ(Al2O3)等か
らなる電極被覆材料４によって被覆されている。電極被
覆材料４は、RIEの効率をあげるためのものである。
５はＦ、Cl、Br等を含む反応ガスであり、上部電極６の
吸気口6Aから上部電極６内を通って反応容器１内に送込
まれ、排気口８から排気される。なお、第１図は、反応
ガス５を便宜的に矢印によって示している。カソード電
極２と上部電極６の間には、カソード電極２にRF（高周
波）電源７から供給されたRF電力によりプラズマが形成
される。９はカソード電極２とプラズマの間に形成され
たイオンシースである。10はコンデンサである。
吸気口6Aから上部電極６内を通って反応容器１内に送込
まれ、排気口８から排気される。なお、第１図は、反応
ガス５を便宜的に矢印によって示している。カソード電
極２と上部電極６の間には、カソード電極２にRF（高周
波）電源７から供給されたRF電力によりプラズマが形成
される。９はカソード電極２とプラズマの間に形成され
たイオンシースである。10はコンデンサである。
第２図に示すように、前記半導体基板３には、酸化シリ
コン膜からなるフィード絶縁膜11及びｐ型チャネルスト
ッパ領域12が形成されている。また、フィールド絶縁膜
11から露出している表面には、例えばCVDにより酸化シ
リコン膜からなるエッチングマスク14の下地膜としての
酸化シリコン膜13が形成してある。酸化シリコン膜から
なるエッチングマスク14は、後に半導体基板３に形成さ
れる溝16（第３図参照）の上の部分がレジストからなる
マスクを用いたエッチングによって選択的に除去されて
開口15している。開口15のパターンは、溝16の上端部に
おける開口パターンを規定するものである。
コン膜からなるフィード絶縁膜11及びｐ型チャネルスト
ッパ領域12が形成されている。また、フィールド絶縁膜
11から露出している表面には、例えばCVDにより酸化シ
リコン膜からなるエッチングマスク14の下地膜としての
酸化シリコン膜13が形成してある。酸化シリコン膜から
なるエッチングマスク14は、後に半導体基板３に形成さ
れる溝16（第３図参照）の上の部分がレジストからなる
マスクを用いたエッチングによって選択的に除去されて
開口15している。開口15のパターンは、溝16の上端部に
おける開口パターンを規定するものである。
この開口15から露出している酸化シリコン膜13をまず除
去した後、第３図（ａ）に示しているように、開口15か
ら露出した半導体基板３の表面をエッチングして溝16を
形成する。この溝16の形成は、カソード電極２とプラズ
マの間に形成されたイオンシース９によって加速されて
運動エルギーを得たイオンが、前記開口15から露出して
いる半導体基板３の表面に入射してイオンアシストエッ
チングすることによってなされる。一方、前記プラズマ
中のイオンは、電極被覆材料４にも入射してそれを逆ス
パッタすなわちエッチングする。このため、電極被覆材
料４がアルミニウムからなる場合にはプラズマ中にアル
ミニウムが放出され、電極被覆材料４がアルミナからな
る場合にはプラズマ中にアルミニウムと酸素が放出され
る。このプラズマ中に放出されたアルミニウム又はアル
ミニウムと酸素は、半導体基板３上に再デポジションす
る。このことは、本発明者が行った元素分析（AES）に
よって確められている。前記プラズマ中に放出されたア
ルミニウム又はアルミニウムと酸素は、溝16の側面に堆
積されて壁面堆積膜17を形成する。第３図（ａ）〜
（ｄ）に示しているように、壁面堆積膜17は半導体基板
３のエッチングが進行するのに伴って成長するため、溝
16の上端部ほど厚くなる。すなわち、溝16は深い部分ほ
ど狭くなっていく。なお、第３図（ａ）〜（ｄ）は、溝
16が段階的に狭くなっていくように図示しているが、こ
れは便宜的に示したものであって実際には第４図に示し
ているように、連続的に狭くなっていく。
去した後、第３図（ａ）に示しているように、開口15か
ら露出した半導体基板３の表面をエッチングして溝16を
形成する。この溝16の形成は、カソード電極２とプラズ
マの間に形成されたイオンシース９によって加速されて
運動エルギーを得たイオンが、前記開口15から露出して
いる半導体基板３の表面に入射してイオンアシストエッ
チングすることによってなされる。一方、前記プラズマ
中のイオンは、電極被覆材料４にも入射してそれを逆ス
パッタすなわちエッチングする。このため、電極被覆材
料４がアルミニウムからなる場合にはプラズマ中にアル
ミニウムが放出され、電極被覆材料４がアルミナからな
る場合にはプラズマ中にアルミニウムと酸素が放出され
る。このプラズマ中に放出されたアルミニウム又はアル
ミニウムと酸素は、半導体基板３上に再デポジションす
る。このことは、本発明者が行った元素分析（AES）に
よって確められている。前記プラズマ中に放出されたア
ルミニウム又はアルミニウムと酸素は、溝16の側面に堆
積されて壁面堆積膜17を形成する。第３図（ａ）〜
（ｄ）に示しているように、壁面堆積膜17は半導体基板
３のエッチングが進行するのに伴って成長するため、溝
16の上端部ほど厚くなる。すなわち、溝16は深い部分ほ
ど狭くなっていく。なお、第３図（ａ）〜（ｄ）は、溝
16が段階的に狭くなっていくように図示しているが、こ
れは便宜的に示したものであって実際には第４図に示し
ているように、連続的に狭くなっていく。
第４図は溝16を所定の深さまで堀り終えた時点での溝16
の形状を示したものである。第４図に示したように、溝
16の底部の径LAは、溝16の両側面から成長してきた壁面
堆積膜17によって最っとも狭くなった部分の径LBによっ
て規定されている。
の形状を示したものである。第４図に示したように、溝
16の底部の径LAは、溝16の両側面から成長してきた壁面
堆積膜17によって最っとも狭くなった部分の径LBによっ
て規定されている。
このように、本実施例の溝16形成技術によれば、溝16の
深い部分ほど狭くなるように溝16の断面形状を順テーパ
状に形成することができる。
深い部分ほど狭くなるように溝16の断面形状を順テーパ
状に形成することができる。
ここで、第12図及び第13図を用いて、溝16のテーパ角を
制御する方法について説明する。
制御する方法について説明する。
第12図は、壁面堆積膜17の堆積速度（D.R）と半導体基
板３のエッチング速度（E.R）を変化させた場合におけ
るテーパ角を説明するための溝16の断面図であり、第13
図は壁面堆積膜17の堆積速度と半導体基板３のエッチン
グ速度の比のセルフバイアス電圧Vdcに対する依存性を
示すグラフ（第13図（ａ））と、壁面堆積膜17の堆積速
度と半導体基板３のエッチング速度との比に対するテー
パ角θの依存性を示したグラフ（第13図（ｂ））であ
る。
板３のエッチング速度（E.R）を変化させた場合におけ
るテーパ角を説明するための溝16の断面図であり、第13
図は壁面堆積膜17の堆積速度と半導体基板３のエッチン
グ速度の比のセルフバイアス電圧Vdcに対する依存性を
示すグラフ（第13図（ａ））と、壁面堆積膜17の堆積速
度と半導体基板３のエッチング速度との比に対するテー
パ角θの依存性を示したグラフ（第13図（ｂ））であ
る。
本実施例における溝16のテーパ角θとは、半導体基板３
の裏面に平行な線と溝16の側面、特に溝16の底の方の側
面とでなす角である。
の裏面に平行な線と溝16の側面、特に溝16の底の方の側
面とでなす角である。
第12図（ａ）は壁面堆積膜17の堆積速度を小さくして溝
16を形成した場合を示したものであり、テーパ角θが大
きくなっている。同図（ｂ）は壁面堆積膜17の堆積速度
を大きくした場合を示したものであり、テーパ角θが小
さくなっている。同図（ｃ）は半導体基板３のエッチン
グ速度を大きくした場合を示したものであり、テーパ角
θが大きくなっている。同図（ｄ）は半導体基板３のエ
ッチング速度を小さくした場合を示したものであり、テ
ーパ角θが小さくなっている。
16を形成した場合を示したものであり、テーパ角θが大
きくなっている。同図（ｂ）は壁面堆積膜17の堆積速度
を大きくした場合を示したものであり、テーパ角θが小
さくなっている。同図（ｃ）は半導体基板３のエッチン
グ速度を大きくした場合を示したものであり、テーパ角
θが大きくなっている。同図（ｄ）は半導体基板３のエ
ッチング速度を小さくした場合を示したものであり、テ
ーパ角θが小さくなっている。
溝16の底部の径をｄ、エッチングマスク14の開口15の径
をＤ、壁面堆積膜17の膜厚をｔとすると、ｄ＝Ｄ−2tと
なる。すなわち、寸法ｄは壁面堆積膜17の膜厚に依存す
る。
をＤ、壁面堆積膜17の膜厚をｔとすると、ｄ＝Ｄ−2tと
なる。すなわち、寸法ｄは壁面堆積膜17の膜厚に依存す
る。
本発明者の実験によれば、第13図（ｂ）に示したよう
に、テーパ角θを90度以下すなわち順テーパとするため
には、壁面堆積膜17の堆積速度と半導体基板３のエッチ
ング速度との比すなわち壁面堆積膜17の堆積速度÷半導
体基板３のエッチング速度が0.04以上であればよい。ま
た、前記壁面堆積膜17の堆積速度と半導体基板３のエッ
チング速度の比が0.04以上となるためには、イオンシー
ス９（第１図）のセルフバイアスVdcの絶対値が350V以
上であればよい。これらの条件を設定して溝16を形成す
ると、溝16の上側約半分を垂直に、下側約半分を順テー
パ状に形成することができる。なお、第４図に示したよ
うに、壁面堆積膜17はエッチングのイオン18に叩かれる
ため、最っとも突出た部分を境いにしてそれより上の部
分はかえって薄くなる傾向がある。
に、テーパ角θを90度以下すなわち順テーパとするため
には、壁面堆積膜17の堆積速度と半導体基板３のエッチ
ング速度との比すなわち壁面堆積膜17の堆積速度÷半導
体基板３のエッチング速度が0.04以上であればよい。ま
た、前記壁面堆積膜17の堆積速度と半導体基板３のエッ
チング速度の比が0.04以上となるためには、イオンシー
ス９（第１図）のセルフバイアスVdcの絶対値が350V以
上であればよい。これらの条件を設定して溝16を形成す
ると、溝16の上側約半分を垂直に、下側約半分を順テー
パ状に形成することができる。なお、第４図に示したよ
うに、壁面堆積膜17はエッチングのイオン18に叩かれる
ため、最っとも突出た部分を境いにしてそれより上の部
分はかえって薄くなる傾向がある。
溝16を掘り終った後、第５図に示したように、壁面堆積
膜17を酸溶液によって除去する。溝16の上端部の開口径
は、エッチングマスク14の開口15によって規定されてい
る。また開口15の大きさは、半導体基板３のエッチング
を始める以前すなわちエッチングマスク14に開口15を形
成したときの当初の大きさと変らない。これは、開口15
部におけるエッチングマスク14がエッチングのイオンに
よって叩かれるのを壁面堆積膜17によって防止している
からである。したがって、マスク14と溝16の寸法変換が
ない。
膜17を酸溶液によって除去する。溝16の上端部の開口径
は、エッチングマスク14の開口15によって規定されてい
る。また開口15の大きさは、半導体基板３のエッチング
を始める以前すなわちエッチングマスク14に開口15を形
成したときの当初の大きさと変らない。これは、開口15
部におけるエッチングマスク14がエッチングのイオンに
よって叩かれるのを壁面堆積膜17によって防止している
からである。したがって、マスク14と溝16の寸法変換が
ない。
エッチング終了後、エッチングマスク14及び酸化シリコ
ン膜からなる下地膜13を除去する。
ン膜からなる下地膜13を除去する。
次に、第６図に示しているように、半導体基板３の露出
している全表面を熱酸化することによって酸化シリコン
膜からなる誘電体膜19を形成する。なお、誘電体膜19
は、熱酸化による酸化シリコン膜の上に例えばCVDによ
って窒化シリコン膜を形成し、さらにこの窒化シリコン
膜を酸化して酸化シリコン膜を形成して３層膜としても
よい。
している全表面を熱酸化することによって酸化シリコン
膜からなる誘電体膜19を形成する。なお、誘電体膜19
は、熱酸化による酸化シリコン膜の上に例えばCVDによ
って窒化シリコン膜を形成し、さらにこの窒化シリコン
膜を酸化して酸化シリコン膜を形成して３層膜としても
よい。
次に、第７図に示したように、例えばCVDによって多結
晶シリコン膜20を半導体基板３の全表面に形成する。溝
16が順テーパ状に形成してあるので、多結晶シリコン膜
20が溝16の上端部でオーバハングになることがなく、ま
た多結晶シリコン膜20と溝16の壁面との間に隙間を生じ
ることがない。前記多結晶シリコン膜20をさらに成長さ
せて第８図に示しているように、溝16内を完全に埋込む
ようにする。この後、第９図に示したように、多結晶シ
リコン膜20をRIEによってその上面からエッチングして
（エッチバック）半導体基板３の上面の誘電体膜19を露
出させる。すなわち、多結晶シリコン膜20が溝16の内部
にのみ残るようにする。このように、溝16が順テーパ状
に形成してあるため、溝16の内部に空胴を生じることが
ない。あるいは、エッチバック時に、再び溝16の上端部
が開口することがない。
晶シリコン膜20を半導体基板３の全表面に形成する。溝
16が順テーパ状に形成してあるので、多結晶シリコン膜
20が溝16の上端部でオーバハングになることがなく、ま
た多結晶シリコン膜20と溝16の壁面との間に隙間を生じ
ることがない。前記多結晶シリコン膜20をさらに成長さ
せて第８図に示しているように、溝16内を完全に埋込む
ようにする。この後、第９図に示したように、多結晶シ
リコン膜20をRIEによってその上面からエッチングして
（エッチバック）半導体基板３の上面の誘電体膜19を露
出させる。すなわち、多結晶シリコン膜20が溝16の内部
にのみ残るようにする。このように、溝16が順テーパ状
に形成してあるため、溝16の内部に空胴を生じることが
ない。あるいは、エッチバック時に、再び溝16の上端部
が開口することがない。
次に、第10図に示したように、例えばCVDによって再度
半導体基板３上に多結晶シリコン膜20を形成し、この多
結晶シリコン膜20をレジストマスクを用いたエッチング
によってパターニングして導電プレート20を形成する。
前記レジストマスクはエッチングの後に除去する。な
お、導電プレート20は溝16内の多結晶シリコン膜20と半
導体基板３上の多結晶シリコン膜20とからなっている。
この後、導電プレート20から露出している誘電体膜19を
エッチングによって除去する。次に、導電プレート20を
酸化して酸化シリコン膜からなる絶縁膜21を形成する。
この絶縁膜21形成時に、絶縁膜21及びフィールド絶縁膜
11から露出している半導体基板３の表面に形成された酸
化シリコン膜を除去した後に、再度半導体基板３の表面
を酸化することによって酸化シリコン膜からなるゲート
絶縁膜22を形成する。
半導体基板３上に多結晶シリコン膜20を形成し、この多
結晶シリコン膜20をレジストマスクを用いたエッチング
によってパターニングして導電プレート20を形成する。
前記レジストマスクはエッチングの後に除去する。な
お、導電プレート20は溝16内の多結晶シリコン膜20と半
導体基板３上の多結晶シリコン膜20とからなっている。
この後、導電プレート20から露出している誘電体膜19を
エッチングによって除去する。次に、導電プレート20を
酸化して酸化シリコン膜からなる絶縁膜21を形成する。
この絶縁膜21形成時に、絶縁膜21及びフィールド絶縁膜
11から露出している半導体基板３の表面に形成された酸
化シリコン膜を除去した後に、再度半導体基板３の表面
を酸化することによって酸化シリコン膜からなるゲート
絶縁膜22を形成する。
この後、第11図に示すように、例えば多結晶シリコン膜
の上にMo、Ｗ、Ta、Ti等の高融点金属膜又はそれらのシ
リサイド膜を積層したいわゆるポリサイド構造のゲート
電極23及びワード線WL、酸化シリコン膜からなるサイド
ウォールスペーサ24、ソース、ドレイン領域を構成する
n-型半導体領域25とn+型半導体領域26、例えばリンシリ
ケートガラス（PSG）膜からなる絶縁膜27、接続孔28、
アルミニウム膜からなるデータ線DLをそれぞれ形成して
本実施例は終了する。
の上にMo、Ｗ、Ta、Ti等の高融点金属膜又はそれらのシ
リサイド膜を積層したいわゆるポリサイド構造のゲート
電極23及びワード線WL、酸化シリコン膜からなるサイド
ウォールスペーサ24、ソース、ドレイン領域を構成する
n-型半導体領域25とn+型半導体領域26、例えばリンシリ
ケートガラス（PSG）膜からなる絶縁膜27、接続孔28、
アルミニウム膜からなるデータ線DLをそれぞれ形成して
本実施例は終了する。
なお、接続孔28の形成時において、前記溝16の形成方法
と同様に、接続孔28の壁面にアルミニウム又はアルミニ
ウムと酸素からなる壁面堆積膜17を堆積させながらエッ
チングを進行させることにより、接続孔28を順テーパ状
に形成することができる。
と同様に、接続孔28の壁面にアルミニウム又はアルミニ
ウムと酸素からなる壁面堆積膜17を堆積させながらエッ
チングを進行させることにより、接続孔28を順テーパ状
に形成することができる。
以上、本実施例によれば以下の効果を得ることができ
る。
る。
（１）溝16の側面に壁面堆積膜17を形成し、この壁面堆
積膜17の堆積速度と半導体基板３のエッチング速度の比
を制御し、またセルフバイアス電位を制御して前記溝16
を形成するようにしたことにより、溝16の深い部分ほど
特に中間部より深い部分ほど溝16の径が小さくなるの
で、溝16を順テーパ状に形成することができる。
積膜17の堆積速度と半導体基板３のエッチング速度の比
を制御し、またセルフバイアス電位を制御して前記溝16
を形成するようにしたことにより、溝16の深い部分ほど
特に中間部より深い部分ほど溝16の径が小さくなるの
で、溝16を順テーパ状に形成することができる。
（２）溝16の側面に壁面堆積膜17を堆積させながら半導
体基板３のエッチングを進行させることにより、溝16上
端部の開口部がエッチングのイオンによって叩れること
がないので、溝16とエッチングマスク14との間に寸法変
換なく前記溝16を形成することができる。
体基板３のエッチングを進行させることにより、溝16上
端部の開口部がエッチングのイオンによって叩れること
がないので、溝16とエッチングマスク14との間に寸法変
換なく前記溝16を形成することができる。
（３）前記（１）により、溝16内が導電プレート20を構
成するための多結晶シリコン膜によって良好に埋込まれ
るので、導電プレート20上の平坦性の向上を図ることが
できる。
成するための多結晶シリコン膜によって良好に埋込まれ
るので、導電プレート20上の平坦性の向上を図ることが
できる。
（４）前記（３）により、導電プレート20上を延在する
ワード線WLと導電プレート20との絶耐圧を向上すること
ができる。
ワード線WLと導電プレート20との絶耐圧を向上すること
ができる。
（５）接続孔28を順テーパ状に形成することにより、デ
ータDLが接続孔28内で断線することがないので、半導体
集積回路装置の信頼性を向上することができる。
ータDLが接続孔28内で断線することがないので、半導体
集積回路装置の信頼性を向上することができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、電極被覆材料４はアルミニウム及びアルミナに
限定されず、シリコンカーバイド、炭素（カーボン）、
炭化水素（プラスチック）等でもよい。少なくとも、RI
Eのエッチングガスによりスパッタリングされるもので
あればよい。
限定されず、シリコンカーバイド、炭素（カーボン）、
炭化水素（プラスチック）等でもよい。少なくとも、RI
Eのエッチングガスによりスパッタリングされるもので
あればよい。
また、本発明は、半導体素子間に溝16を形成し、この溝
16の内壁を酸化して酸化シリコン膜を形成した後、溝16
内に多結晶シリコン膜を埋込んで前記半導体素子間を電
気的に分離する技術に適用してもよい。
16の内壁を酸化して酸化シリコン膜を形成した後、溝16
内に多結晶シリコン膜を埋込んで前記半導体素子間を電
気的に分離する技術に適用してもよい。
本願によって開示された発明のうち、代表的なもによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体基板等に形成する溝を順テーパ状に形
成することができることができるので、溝内を導電膜あ
るいは絶縁膜等によって良好に埋込むことができる。
成することができることができるので、溝内を導電膜あ
るいは絶縁膜等によって良好に埋込むことができる。
また、前記溝のテーパ角をエッチング工程中に制御する
ことができる。
ことができる。
第１図はRIE装置の概略図、 第２図，第３図（ａ）〜（ｄ）乃至第11図は、DRAMの製
造工程におけるメモリセルの断面図、 第12図（ａ）〜（ｄ）はRIEによる半導体基板のエッチ
ング特性を示した溝の断面図、 第13図（ａ），（ｂ）はRIEによる半導体基板のエッチ
ング特性を示したグラフである。 １……反応容器、２……カソード電極、３……半導体基
板（ウエハ）、４……電極被覆材料（アルミニウム又は
アルミナ）、５……エッチングガス、６……上部電極、
6A……吸気口、７……高周波電源、８……排気口、９…
…イオンシース、10……コンデンサ、11……フィールド
絶縁膜、12……チャネルストッパ、13……下地膜(Si
O2)、14……エッチングマスク(SiO2)、15……開口、16
……溝、17……壁面堆積膜（アルミニウム又はアルミニ
ウムと酸素）、17A……壁面堆積膜のテーパ部分、18…
…イオン、19……誘電体膜、20……導電プレート、21、
27……絶縁膜、22……ゲート絶縁膜、23……ゲート電
極、24……サイドウォールスペーサ、WL……ワード線、
DL……データ線、25、26……半導体領域、28……接続
孔。
造工程におけるメモリセルの断面図、 第12図（ａ）〜（ｄ）はRIEによる半導体基板のエッチ
ング特性を示した溝の断面図、 第13図（ａ），（ｂ）はRIEによる半導体基板のエッチ
ング特性を示したグラフである。 １……反応容器、２……カソード電極、３……半導体基
板（ウエハ）、４……電極被覆材料（アルミニウム又は
アルミナ）、５……エッチングガス、６……上部電極、
6A……吸気口、７……高周波電源、８……排気口、９…
…イオンシース、10……コンデンサ、11……フィールド
絶縁膜、12……チャネルストッパ、13……下地膜(Si
O2)、14……エッチングマスク(SiO2)、15……開口、16
……溝、17……壁面堆積膜（アルミニウム又はアルミニ
ウムと酸素）、17A……壁面堆積膜のテーパ部分、18…
…イオン、19……誘電体膜、20……導電プレート、21、
27……絶縁膜、22……ゲート絶縁膜、23……ゲート電
極、24……サイドウォールスペーサ、WL……ワード線、
DL……データ線、25、26……半導体領域、28……接続
孔。
フロントページの続き (72)発明者 野尻 一男 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内
Claims (4)
- 【請求項１】基板に溝又は孔を形成するエッチング時あ
るいは基板上の絶縁膜に接続孔を形成するエッチング時
に、前記基板又は絶縁膜と異なる物質からなる壁面堆積
膜を前記エッチングの進行とともに前記溝又は孔あるい
は接続孔の側壁に被着して堆積させ、さらに、前記壁面
堆積膜の堆積速度とエッチング速度とを制御することに
より、前記溝又は孔あるいは接続孔を順テーパ状に形成
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】前記壁面堆積膜は、エッチング装置の電極
材料又は電極材料において前記基板から露出する部分を
被覆している電極被覆材料から放出された物質からなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置の製造方法。 - 【請求項３】前記壁面堆積膜の堆積速度と、前記溝又は
孔あるいは接続孔のエッチング速度との比は、0.04以上
であり、エッチング装置の電極に印加するバイアス電圧
は絶対値で350ボルト以上であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置の製造方
法。 - 【請求項４】前記壁面堆積膜は、アルミニウムと酸素と
からなるか又はアルミニウムからなることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219086A JPH0680650B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219086A JPH0680650B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249422A JPS62249422A (ja) | 1987-10-30 |
| JPH0680650B2 true JPH0680650B2 (ja) | 1994-10-12 |
Family
ID=14047516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219086A Expired - Lifetime JPH0680650B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680650B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251792B1 (en) | 1990-07-31 | 2001-06-26 | Applied Materials, Inc. | Plasma etch processes |
| US6488807B1 (en) | 1991-06-27 | 2002-12-03 | Applied Materials, Inc. | Magnetic confinement in a plasma reactor having an RF bias electrode |
| US6165311A (en) | 1991-06-27 | 2000-12-26 | Applied Materials, Inc. | Inductively coupled RF plasma reactor having an overhead solenoidal antenna |
| US6036877A (en) | 1991-06-27 | 2000-03-14 | Applied Materials, Inc. | Plasma reactor with heated source of a polymer-hardening precursor material |
| US6518195B1 (en) | 1991-06-27 | 2003-02-11 | Applied Materials, Inc. | Plasma reactor using inductive RF coupling, and processes |
| US6077384A (en) | 1994-08-11 | 2000-06-20 | Applied Materials, Inc. | Plasma reactor having an inductive antenna coupling power through a parallel plate electrode |
| US6401652B1 (en) | 2000-05-04 | 2002-06-11 | Applied Materials, Inc. | Plasma reactor inductive coil antenna with flat surface facing the plasma |
| US9728501B2 (en) * | 2015-12-21 | 2017-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
-
1986
- 1986-04-23 JP JP9219086A patent/JPH0680650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249422A (ja) | 1987-10-30 |
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