CN113314607A - 半导体结构及半导体结构的形成方法 - Google Patents
半导体结构及半导体结构的形成方法 Download PDFInfo
- Publication number
- CN113314607A CN113314607A CN202010131820.XA CN202010131820A CN113314607A CN 113314607 A CN113314607 A CN 113314607A CN 202010131820 A CN202010131820 A CN 202010131820A CN 113314607 A CN113314607 A CN 113314607A
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- gate
- side wall
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 148
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000000463 material Substances 0.000 claims description 102
- 238000002955 isolation Methods 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000003989 dielectric material Substances 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 239000007772 electrode material Substances 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 12
- 230000005669 field effect Effects 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及半导体结构的形成方法，方法包括：提供衬底；在衬底上形成沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；在第二区侧壁表面形成侧墙；在第一区侧壁表面形成栅介质层；在所述栅介质层表面形成栅极层。所述方法形成的半导体结构性能得到了提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。在传统平面式的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,简称MOSFET)结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构；而在鳍式场效应晶体管的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路两侧控制电路的接通与断开。这种设计使得鳍式场效应晶体管具有更强的短沟道抑制能力，可以改善电路控制并减少漏电流，缩短晶体管的栅长，具有更强的工作电流及对沟道更好的电学控制。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管(GAAFinFET)，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；位于第二区侧壁表面的侧墙；位于第一区侧壁表面的栅介质层；位于所述栅介质层表面的栅极层。
可选的，还包括：位于所述栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
可选的，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述侧墙的厚度范围为4纳米～10纳米。
可选的，所述栅极层还位于与所述栅介质层相邻的部分侧墙表面。
可选的，还包括：位于第一区部分侧壁表面的隔离层，所述隔离层顶部表面低于所述第一区顶部表面。
可选的，所述衬底包括基底和位于基底上的源漏掺杂层；所述栅极层还延伸到沟道柱一侧的衬底表面。
可选的，还包括：位于衬底上的介质层，所述沟道柱位于所述介质层内；位于介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；在第二区侧壁表面形成侧墙；在第一区侧壁表面形成栅介质层；在所述栅介质层表面形成栅极层。
可选的，所述栅极层还位于与所述栅介质层相邻的部分侧墙表面。
可选的，形成栅介质层之后，形成栅极层之前，还包括：在所述栅介质层表面形成功函数层，所述栅极层位于所述功函数层表面。
可选的，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述侧墙的厚度范围为4纳米～10纳米。
可选的，所述侧墙的形成方法包括：在第一区侧壁表面形成初始隔离层；在初始隔离层表面、第二区侧壁表面和顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层表面，在所述第二区侧壁形成侧墙。
可选的，在形成侧墙之后，在形成栅介质层之前，还包括：在所述第一区部分侧壁表面形成隔离层，所述隔离层顶部表面低于所述第一区顶部表面。
可选的，所述隔离层的形成方法包括：形成侧墙之后，回刻蚀所述初始隔离层，在所述第一区部分侧壁表面形成隔离层。
可选的，所述栅介质层的形成方法包括：在所述沟道柱顶部表面和侧壁表面以及侧墙侧壁表面形成栅介质材料层；回刻蚀所述栅介质材料层，直至暴露出所述衬底表面，在所述第一区侧壁表面形成栅介质层。
可选的，所述栅极层的形成方法包括：在形成侧墙和栅介质层之后，在所述沟道柱的顶部表面和侧壁表面形成栅极材料层；在所述沟道柱侧壁形成牺牲层，所述牺牲层暴露出沟道柱顶部表面的栅极材料层和部分侧墙表面的栅极材料层；去除所述牺牲层暴露出的栅极材料层，形成初始栅极层；在初始栅极层上形成掩膜层，所述掩膜层遮挡住沟道柱一侧衬底表面的部分初始栅极层；以所述掩膜层为掩膜刻蚀所述初始栅极层，直至暴露出所述衬底表面，形成所述栅极层。
可选的，所述衬底包括基底和位于基底上的源漏掺杂层；所述栅极层还延伸到沟道柱一侧的衬底表面。
可选的，还包括：在衬底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
在本发明技术方案的半导体结构中，所述沟道柱包括第一区和位于第一区上的第二区，所述栅介质层位于第一区侧壁表面，所述第二区侧壁表面具有侧墙，所述侧墙能够保护所述栅介质层，避免所述栅介质层在形成栅极层的工艺制程中受到损伤，从而提升了所述半导体结构的可靠性。
在本发明技术方案的半导体结构的形成方法中，通过在沟道柱第二区侧壁表面形成侧墙，在第一区侧壁表面形成栅介质层，使得在所述栅介质层表面形成栅极层的过程中，所述侧墙能够保护所述栅介质层，避免了所述栅介质层在栅极层的形成过程中受到刻蚀工艺的损伤，从而影响所述半导体结构可靠性的情况，提升了所述半导体结构的性能。
进一步，所述侧墙的厚度范围为4纳米～10纳米，所述厚度范围的侧墙，能够在不对第一区侧壁表面形成栅介质层的工艺气体造成阻挡的情况下，最大限度地保护所述栅介质层，避免所述栅介质层受到损伤。
附图说明
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管(GAA FinFET)的结构示意图；
图2至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管(GAA FinFET)的性能有待提升。现结合具体的实施例进行分析说明。
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管的结构示意图。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的沟道柱102；位于源漏掺杂层101表面和沟道柱102部分侧壁的隔离层103，所述隔离层103的顶部表面低于所述沟道柱102顶部表面；位于沟道柱102侧壁的栅极结构，所述栅极结构包括栅介质层104、位于栅介质层104上的功函数层105以及位于功函数层105上的栅极层106，部分所述栅极结构还位于所述沟道柱102一侧的隔离层103表面；位于衬底上的介质层107，所述栅极结构位于所述介质层107内；位于介质层107内的第一导电结构108、第二导电结构109以及第三导电结构110，所述第一导电结构108与位于所述沟道柱102一侧的隔离层103表面的栅极层106电连接，所述第二导电结构109与所述沟道柱102顶部电连接，所述第三导电结构110与所述源漏掺杂层101电连接。
所述垂直沟道栅极环绕结构鳍式场效应晶体管中，在形成与所述沟道柱102顶部电连接的第二导电结构109之前，需要去除沟道柱102顶部表面以及部分侧壁表面的功函数层和栅极层，避免所述第二导电结构109与所述功函数层105和栅极层106发生短接。在去除沟道柱102顶部表面以及部分侧壁表面的功函数层和栅极层的过程中，所述去除工艺会对所述栅介质层104造成一定的损伤，从而使得所述功函数层105的边缘处的栅介质层104的厚度无法控制，如图中区域A所示，从而影响了所述晶体管的可靠性，使得所述晶体管的性能无法控制。
此外，在去除沟道柱102顶部表面以及部分侧壁表面的功函数层和栅极层之前，需要在衬底上和沟道柱102侧壁表面形成牺牲层作为掩膜，在去除沟道柱102顶部表面以及部分侧壁表面的功函数层和栅极层之后，去除所述牺牲层，去除所述牺牲层的工艺也会对所述栅介质层104造成损伤，从而使得所述功函数层105的边缘处栅介质层104的厚度及均匀性难以控制，如图中区域A所示，从而影响了所述晶体管的可靠性。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，所述沟道柱包括第一区和位于第一区上的第二区，通过在沟道柱第二区侧壁表面形成侧墙，在第一区侧壁表面形成栅介质层，使得在所述栅介质层表面形成栅极层的过程中，所述侧墙能够保护所述栅介质层，避免了所述栅介质层在栅极层的形成过程中受到刻蚀工艺的损伤，从而影响所述半导体结构可靠性的情况，提升了所述半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图2，提供衬底。
所述衬底包括基底200和位于基底200上的源漏掺杂层201。
所述源漏掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源漏掺杂层201的形成工艺包括离子注入工艺。在其它实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。
在本实施例中，所述基底200的材料为单晶硅；在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
请参考图3，在衬底上形成沟道柱202，所述沟道柱202包括第一区I和位于第一区I上的第二区II。
所述沟道柱202的形成方法包括：在所述衬底200上形成沟道材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源漏掺杂层201表面，在所述源漏掺杂层201上形成所述沟道柱202。
在本实施例中，所述沟道柱202的材料包括硅。在其它实施例中，所述沟道柱的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述沟道材料层的工艺可以为干法刻蚀工艺或湿法刻蚀工艺；形成所述沟道材料层的工艺可以为物理气相沉积工艺(PVD)、外延生长工艺或原子层沉积工艺(ALD)。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱202；形成所述沟道材料层的工艺包括物理气相沉积工艺(PVD)，所述物理气相沉积工艺(PVD)能够形成结构致密且厚度较厚的沟道材料层。
在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。
在其它实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
在形成所述沟道柱202之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。
请参考图4，在沟道柱202第二区II侧壁表面形成侧墙204。
所述侧墙204用于后续保护在第一区I侧壁表面形成的栅介质层，避免所述栅介质层在后续栅极层的形成过程中受到刻蚀工艺的损伤，从而影响所述半导体结构可靠性的情况，提升了所述半导体结构的性能。
所述侧墙204的形成方法包括：在第一区I侧壁表面形成初始隔离层203；在初始隔离层203表面、第二区II侧壁表面和顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层203表面，在所述第二区II侧壁形成侧墙204。
所述侧墙204的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述侧墙材料层的工艺可以为化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)或热处理工艺等。
在本实施例中，所述侧墙204的材料包括氮化硅；形成所述侧墙材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成结构致密且厚度较薄的侧墙材料层。
在本实施例中，所述侧墙204的厚度范围为4纳米～10纳米。
若所述侧墙204的厚度大于10纳米，侧墙204的厚度较厚，则后续在第一区侧壁表面形成栅介质层时，所述侧墙204对所述栅介质层的工艺气体有阻挡，使得所述栅介质层在第一区侧壁表面的厚度分布不均匀；若所述侧墙204的厚度小于4纳米，侧墙204的厚度较薄，则后续在第一区侧壁表面形成了栅介质层，在栅介质层表面形成栅极层的过程中，所述侧墙204对所述栅介质层的保护效果较弱，从而所述栅介质层仍会受到刻蚀工艺的损伤，从而达不到预期的效果。
所述初始隔离层203用作在第二区II侧壁形成侧墙204的牺牲层，同时也为后续在第一区I部分侧壁表面形成的隔离层提供材料层。
所述初始隔离层203的形成方法包括：在衬底上形成初始隔离材料层(未图示)，所述初始隔离材料层覆盖所述沟道柱侧壁表面和顶部表面；平坦化所述初始隔离材料层，直至暴露出所述沟道柱顶部表面，形成隔离材料层(未图示)；回刻蚀所述隔离材料层，直至暴露出所述第二区II侧壁表面，在第一区I侧壁表面形成初始隔离层203。
所述初始隔离层203的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述初始隔离材料层的工艺可以为化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)或热处理工艺等。
在本实施例中，所述初始隔离层203的材料包括氧化硅；形成所述初始隔离材料层的工艺包括化学气相沉积工艺(CVD)，所述化学气相沉积工艺(CVD)能够形成结构致密且厚度较厚的初始隔离材料层。
请参考图5，形成侧墙204之后，在第一区I部分侧壁表面形成隔离层205，所述隔离层205顶部表面低于所述第一区I顶部表面。
所述隔离层205用于对后续形成的栅极结构与所述源漏掺杂层201进行电隔离。
所述隔离层205的形成方法包括：回刻蚀所述初始隔离层203，在所述第一区I部分侧壁表面形成隔离层205。
请继续参考图5，形成隔离层205之后，在第一区I侧壁表面形成栅介质层206。
所述栅介质层206的形成方法包括：在所述沟道柱202顶部表面和侧壁表面以及侧墙204侧壁表面形成栅介质材料层(未图示)；回刻蚀所述栅介质材料层，直至暴露出所述隔离层205表面，在所述第一区I侧壁表面形成栅介质层206。
所述栅介质层206的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或氧化铝；形成所述栅介质材料层的工艺可以为原子层沉积工艺(ALD)、化学气相沉积工艺(CVD)或热处理工艺等。
在本实施例中，形成所述栅介质材料层的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成结构致密且厚度较薄的栅介质材料层。
在本实施例中，所述栅介质层206的厚度范围为1纳米～4纳米。
所述侧墙204的厚度范围为4纳米～10纳米，从而所述侧墙204的厚度适中，从而在第一区I侧壁表面形成栅介质材料层的过程中，所述侧墙204未对所述栅介质材料层的工艺气体造成阻挡，从而使得在第一区I侧壁表面形成的栅介质层206的厚度均匀，有利于半导体结构性能的提升。
接下来，在所述栅介质层206表面形成功函数层；在所述功函数层表面形成栅极层。所述功函数层和栅极层的具体形成过程请参考图6和图7。
请参考图6，在形成栅介质层206之后，在所述沟道柱202的顶部表面和侧壁表面形成功函数材料层207；在功函数材料层207表面形成栅极材料层208；在所述沟道柱202侧壁形成牺牲层209，所述牺牲层209暴露出沟道柱202顶部表面的栅极材料层208和侧墙204表面的栅极材料层208。
所述功函数材料层207的材料包括P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。形成所述功函数材料层的工艺包括原子层沉积工艺(ALD)、化学气相沉积工艺(CVD)或物理气相沉积工艺(PVD)等。
在本实施例中，形成所述功函数材料层207的工艺包括原子层沉积工艺(ALD)，所述原子层沉积工艺(ALD)能够形成厚度较薄且结构致密的功函数材料层207。
所述栅极材料层208的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积工艺(PVD)或电镀工艺。
在本实施例中，所述栅极材料层208的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积工艺(PVD)。
所述牺牲层209的形成方法包括：在所述衬底上形成初始牺牲材料层(未图示)；平坦化所述初始牺牲材料层，直至暴露出所述沟道柱202顶部表面的栅极材料层208，形成牺牲材料层(未图示)；回刻蚀所述牺牲材料层，直至暴露出部分侧墙204侧壁表面的栅极材料层208，形成所述牺牲层209。
所述牺牲层209用作后续去除暴露出的栅极材料层208和功函数材料层207的掩膜，避免所述去除工艺对第一区侧壁表面的栅极材料层208和功函数材料层207造成损伤。
在本实施例中，所述牺牲层209暴露出部分侧墙204表面的栅极材料层208。
所述牺牲层209暴露出部分侧墙204表面的栅极材料层208，使得后续在去除牺牲层209暴露出的栅极材料层208和功函数材料层207时，所述刻蚀位置停留在所述牺牲层209上，从而在沟道柱侧壁表面形成的功函数层和栅极层的顶部表面高于所述栅介质层206顶部表面，从而所述栅介质层206能够更好地受所述侧墙204的保护，不会被所述去除栅极材料层208和功函数材料层207的工艺损伤。
在其它实施例中，所述牺牲层暴露出全部侧墙表面的栅极材料层。则后续形成的功函数层和栅极层的顶部表面与所述栅介质层顶部表面齐平，由于侧墙对去除栅极材料层和功函数材料层的工艺的阻挡作用，所述栅介质层的边缘也不会受到刻蚀工艺的损伤。
在本实施例中，所述牺牲层209的材料包括有机材料或无机材料，所述有机材料包括光刻胶、含碳有机物或含硅有机物。
请参考图7，去除所述牺牲层209暴露出的栅极材料层208和功函数材料层207，形成初始栅极层(未图示)和初始功函数层(未图示)。
去除所述牺牲层209暴露出的栅极材料层208和功函数材料层207的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，去除所述牺牲层209暴露出的栅极材料层208和功函数材料层207的工艺包括干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括四氟化碳和六氟化硫的混合气体。
由于侧墙204的保护作用，去除所述牺牲层209暴露出的栅极材料层208和功函数材料层207的工艺不会对所述栅介质层206造成损伤，从而提升了所述半导体结构的可靠性，提升了所述半导体结构的性能。
在本实施例中，所述初始栅极层和初始功函数层还位于与栅介质层206相邻的部分侧墙204侧壁表面。
在其它实施例中，所述初始栅极层的顶部平面和初始功函数层的顶部平面与所述栅介质层的顶部平面齐平。
形成初始栅极层和初始功函数层之后，去除所述牺牲层209。
去除所述牺牲层209的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；在本实施例中，去除所述牺牲层209的工艺包括干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括氧气。
请继续参考图7，去除所述牺牲层209之后，在初始栅极层上形成掩膜层(未图示)，所述掩膜层遮挡住沟道柱202一侧隔离层205表面的部分初始栅极层；以所述掩膜层为掩膜刻蚀所述初始栅极层和初始功函数层，直至暴露出所述隔离层205表面，形成所述功函数层307和位于功函数层307表面的栅极层308。
所述功函数层307和栅极层308还延伸到沟道柱202一侧的隔离层205表面。
刻蚀所述初始栅极层和初始功函数层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合；在本实施例中，刻蚀所述初始栅极层和初始功函数层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的功函数层307和栅极层308。
在其它实施例中，能够不形成所述功函数层。
请参考图8，在衬底上形成介质层210，所述沟道柱202位于所述介质层210内；在所述介质层210内形成第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述隔离层205表面的栅极层308电连接，所述第二导电插塞212与所述沟道柱202顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。
所述介质层210的形成方法包括：在所述衬底上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱顶部表面；平坦化所述介质材料层，形成所述介质层210。
所述介质层210的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)。
在本实施例中，所述介质层210的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺(CVD)，所述化学气相沉积工艺(CVD)能够快速形成厚度较厚且结构致密的介质材料层。
所述第一导电插塞211、第二导电插塞212和第三导电插塞213的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
所述第一导电插塞211、第二导电插塞212和第三导电插塞213的形成方法包括：在所述介质层210内形成第一开口(未图示)、第二开口(未图示)和第三开口(未图示)，所述第一开口暴露出所述隔离层205表面的栅极层308表面，所述第二开口暴露出所述第二区II顶部表面，所述第三开口暴露出所述源漏掺杂层201表面；在所述第一开口、第二开口和第三开口内形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述介质层210表面，在第一开口内形成第一导电插塞211，在第二开口内形成第二导电插塞212，在第三开口内形成第三导电插塞213。
至此，所述半导体结构的形成方法，通过在沟道柱202第二区II侧壁表面形成侧墙204，在第一区I侧壁表面形成栅介质层206，使得在所述栅介质层206表面形成栅极层308的过程中，所述侧墙204能够保护所述栅介质层206，避免了所述栅介质层206在栅极层308的形成过程中受到刻蚀工艺的损伤，从而影响所述半导体结构可靠性的情况，提升了所述半导体结构的性能。
本发明技术方案还提供一种半导体结构，请继续参考图8，包括：
衬底；
位于衬底上的沟道柱202，所述沟道柱包括第一区I和位于第一区I上的第二区II；
位于第二区II侧壁表面的侧墙204；
位于第一区I侧壁表面的栅介质层206；
位于所述栅介质层206表面的栅极层308。
在本实施例中，还包括：位于所述栅介质层206表面的功函数层307，所述栅极层308位于所述功函数层307表面；在其它实施例中，能够不包括所述功函数层。
在本实施例中，所述侧墙204的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述侧墙204的厚度范围为4纳米～10纳米。
在本实施例中，所述栅极层308还位于与所述栅介质206层相邻的部分侧墙204表面；在其它实施例中，所述栅极层的顶部平面与所述栅介质层的顶部平面齐平。
在本实施例中，还包括：位于第一区I部分侧壁表面的隔离层205，所述隔离层205顶部表面低于所述第一区I顶部表面。
在本实施例中，所述衬底包括基底200和位于基底200上的源漏掺杂层201；所述栅极层308还延伸到沟道柱202一侧的衬底表面。
在本实施例中，还包括：位于衬底上的介质层210，所述沟道柱202位于所述介质层210内；位于介质层210内的第一导电插塞211、第二导电插塞212和第三导电插塞213，所述第一导电插塞211与所述隔离层205表面的栅极层308电连接，所述第二导电插塞212与所述沟道柱202顶部电连接，所述第三导电插塞213与所述源漏掺杂层201电连接。
所述半导体结构中，所述栅介质层206位于第一区I侧壁表面，所述第二区II侧壁表面具有侧墙204，所述侧墙204能够保护所述栅介质层206，避免所述栅介质层206在形成栅极层308的工艺制程中受到损伤，从而提升了所述半导体结构的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；
位于第二区侧壁表面的侧墙；
位于第一区侧壁表面的栅介质层；
位于所述栅介质层表面的栅极层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述栅介质层表面的功函数层，所述栅极层位于所述功函数层表面。
3.如权利要求1所述的半导体结构，其特征在于，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
4.如权利要求1所述的半导体结构，其特征在于，所述侧墙的厚度范围为4纳米～10纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述栅极层还位于与所述栅介质层相邻的部分侧墙表面。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于第一区部分侧壁表面的隔离层，所述隔离层顶部表面低于所述第一区顶部表面。
7.如权利要求1所述的半导体结构，其特征在于，所述衬底包括基底和位于基底上的源漏掺杂层；所述栅极层还延伸到沟道柱一侧的衬底表面。
8.如权利要求7所述的半导体结构，其特征在于，还包括：位于衬底上的介质层，所述沟道柱位于所述介质层内；位于介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成沟道柱，所述沟道柱包括第一区和位于第一区上的第二区；
在第二区侧壁表面形成侧墙；
在第一区侧壁表面形成栅介质层；
在所述栅介质层表面形成栅极层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极层还位于与所述栅介质层相邻的部分侧墙表面。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成栅介质层之后，形成栅极层之前，还包括：在所述栅介质层表面形成功函数层，所述栅极层位于所述功函数层表面。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
13.如权利要求9所述的半导体结构，其特征在于，所述侧墙的厚度范围为4纳米～10纳米。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，所述侧墙的形成方法包括：在第一区侧壁表面形成初始隔离层；在初始隔离层表面、第二区侧壁表面和顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述初始隔离层表面，在所述第二区侧壁形成侧墙。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成侧墙之后，在形成栅介质层之前，还包括：在所述第一区部分侧壁表面形成隔离层，所述隔离层顶部表面低于所述第一区顶部表面。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述隔离层的形成方法包括：形成侧墙之后，回刻蚀所述初始隔离层，在所述第一区部分侧壁表面形成隔离层。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅介质层的形成方法包括：在所述沟道柱顶部表面和侧壁表面以及侧墙侧壁表面形成栅介质材料层；回刻蚀所述栅介质材料层，直至暴露出所述衬底表面，在所述第一区侧壁表面形成栅介质层。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅极层的形成方法包括：在形成侧墙和栅介质层之后，在所述沟道柱的顶部表面和侧壁表面形成栅极材料层；在所述沟道柱侧壁形成牺牲层，所述牺牲层暴露出沟道柱顶部表面的栅极材料层和部分侧墙表面的栅极材料层；去除所述牺牲层暴露出的栅极材料层，形成初始栅极层；在初始栅极层上形成掩膜层，所述掩膜层遮挡住沟道柱一侧衬底表面的部分初始栅极层；以所述掩膜层为掩膜刻蚀所述初始栅极层，直至暴露出所述衬底表面，形成所述栅极层。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述衬底包括基底和位于基底上的源漏掺杂层；所述栅极层还延伸到沟道柱一侧的衬底表面。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，还包括：在衬底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010131820.XA CN113314607B (zh) | 2020-02-26 | 半导体结构及半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010131820.XA CN113314607B (zh) | 2020-02-26 | 半导体结构及半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113314607A true CN113314607A (zh) | 2021-08-27 |
| CN113314607B CN113314607B (zh) | 2024-10-22 |
Family
ID=
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| CN105655253A (zh) * | 2014-11-10 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190115479A1 (en) * | 2017-10-13 | 2019-04-18 | International Business Machines Corporation | Vertical Tunnel FET with Self-Aligned Heterojunction |
| CN110120418A (zh) * | 2019-05-07 | 2019-08-13 | 芯盟科技有限公司 | 垂直纳米线晶体管及其形成方法 |
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| CN105655253A (zh) * | 2014-11-10 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20190115479A1 (en) * | 2017-10-13 | 2019-04-18 | International Business Machines Corporation | Vertical Tunnel FET with Self-Aligned Heterojunction |
| CN110120418A (zh) * | 2019-05-07 | 2019-08-13 | 芯盟科技有限公司 | 垂直纳米线晶体管及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113594039B (zh) | 半导体结构及其形成方法 | |
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| CN113555285A (zh) | 半导体结构的形成方法 | |
| CN112151380B (zh) | 半导体结构及其形成方法 | |
| CN109087892B (zh) | 半导体结构及其形成方法、鳍式场效应晶体管的形成方法 | |
| CN109003899B (zh) | 半导体结构及其形成方法、鳍式场效应晶体管的形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN108022881B (zh) | 晶体管及其形成方法 | |
| CN113314607B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN112951765B (zh) | 半导体结构及其形成方法 | |
| CN112017961B (zh) | 半导体结构及其形成方法 | |
| CN113314607A (zh) | 半导体结构及半导体结构的形成方法 | |
| CN113851535A (zh) | 半导体器件及其形成方法 | |
| CN113903808A (zh) | 半导体结构及其形成方法 | |
| CN107994065B (zh) | 半导体器件及其形成方法 | |
| CN113838934A (zh) | 半导体结构及其形成方法 | |
| CN112928025A (zh) | 半导体结构及其形成方法 | |
| CN112652578A (zh) | 半导体结构的形成方法、晶体管 | |
| CN112151381A (zh) | 半导体结构及其形成方法 | |
| CN113314595B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN111128731A (zh) | 半导体器件及其形成方法 | |
| CN111627854B (zh) | 半导体结构及其形成方法 | |
| CN113937163B (zh) | 半导体器件及其形成方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| CN112310198B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |