KR20020044861A - 모스형 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 모스형 전계효과 트랜지스터 제조방법에 관한 것으로서, 특히, 트랜지스터가 형성될 실리콘기판에 트렌치식각부위를 형성하고, 그 트렌치 내부에 절연막과 폴리실리콘층을 적층한 후 에치빽 공정으로 소오스/드레인영역의 게이트 하부 및 채널 일부분에 절곡형 절연막을 형성하므로 반도체소자의 집적도를 향상하고 소자의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다. 매우 유용하고 효과적인 발명이다.
Description
본 발명은 모스형 전계효과 트랜지스터(MOS-FET)에 관한 것으로, 특히, 트랜지스터가 형성될 실리콘기판에 트렌치식각부위를 형성하고, 그 트렌치 내부에 절연마과 폴리실리콘층을 적층한 후 에치빽 공정으로 소오스/드레인영역의 게이트 하부 및 채널 일부분에 절곡형 절연막을 형성하므로 반도체소자의 집적도를 향상하고 소자의 전기적인 특성을 향상하도록 하는 모스형 전계효과 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있다. 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 실리콘기판 상에 산화막을 입혀 전계 효과를 내도록 하는 모스형 전계효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.
상기한 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로서 접합형 트랜지스터와 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
일반적인 트랜지스터의 제조방법을 살펴 보면, 실리콘기판에 소자분리영역(필드산화막)을 형성하고, 상기 결과물 상에 게이트 산화막과 게이트 도전막을 적층한 후, 마스킹 식각으로 게이트를 형성하도록 한다.
그리고, 상기 게이트의 양측면에 있는 실리콘기판에 LDD(Lightly Dopped Drain) 이온을 주입하여서 실리콘기판에 LDD영역을 형성한 후 게이트 양측면에 절연막을 적층하여 블랭킷식각을 진행하여 스페이서막을 형성하도록 한다.
그리고, 상기 결과물 상에 소오스/드레인이온을 주입하여서 실리콘기판에 소오스영역 및 드레인영역을 형성하도록 하여서 MOS형 트랜지스터를 제조하게 된다.
그런데, 상기한 MOS형 트랜지스터는 소자의 고집적화에 따른 채널길이(Channel Length)의 감소에 의하여 쇼오트채널효과(Short Channel Effect)로 인한 트랜지스터의 전기적인 특성 저하 및 소오스/드레인 간에 서로 가까워지므로 문턱전압의 롤 오프(Roll-Off) 현상, 전류 누설(Current Leakage) 및 펀치쓰루 현상(Puntch Through)등이 발생하는 문제점을 지닌다.
한편, 쇼오트채널 효과를 방지하기 위하여 문턱전압조절용 이온주입 및 웰(Well)농도의 증가 필요하며 게이트 채널영역의 Cd(Depletion폭에 의한 커패시턴tm)가 증가하여서 스위치 특성의 저하를 발생시키는 문제를 지닌다.
또한, 채널길이에 따른 모스형 트랜지스터의 마아진을 확보하기 위하여 소오스/드레인 영역의 디플리션(Depletion)폭 증가 방지를 위하여 포켓(Pocket) 이온주입을 실시하지만 이로 인하여 리버스(Rever) 쇼오트채널 효과등의 증가에 한계를 나타내고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 트랜지스터가 형성될 실리콘기판에 트렌치식각부위를 형성하고, 그 트렌치 내부에 절연막과 폴리실리콘층을 적층한 후 에치빽 공정으로 소오스/드레인영역의 게이트 하부 및 채널 일부분에 절곡형 절연막을 형성하므로 반도체소자의 집적도를 향상하고 소자의 전기적인 특성을 향상하는 것이 목적이다.
도 1 내지 도 도 6은 본 발명에 따른 모스형 전계효과 트랜지스터 제조방법을 순차적을 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
10 : 실리콘기판 15 : 패드산화막
20 : 패드질화막 25 : 트렌치식각부위
30 : 절연막 35 : 폴리실리콘층
40 : 문턱전압조절용 이온주입 45 : 게이트도전층
50 : LDD이온주입 55 : LDD이온주입영역
60 : 스페이서막 70 : 소오스/드레인이온주입
75 : 소오스영역 80 : 드레인영역
이러한 목적은 실리콘기판 상에 패드산화막 및 패드질화막을 순차적으로 적층한 후, 마스킹식각으로 트랜지스터가 형성될 부위에 트렌치 식각부위를 형성하는 단계와; 상기 결과물 상에 트랜치식각부위를 매립하도록 절연막과 폴리실리콘층을 적층한 후, 에치빽 공정으로 트렌치식각부위의 모서리부분에 잔류되도록 절곡형 절연막을 형성하는 단계와; 상기 트렌치식각부위 내에 상기 절곡형절연막이 덮여지도록 에피텍셜 실리콘층을 매립하는 단계와; 상기 결과물 상에 게이트산화막을 적층한 후, 트렌치식각부위 내에 문턱전압조절용 이온주입을 진행하는 단계와; 상기 결과물 상에 트렌치식각부위를 매립하도록 게이트도전층을 적층하고 평탄화한 후, LDD이온을 주입하여서 LDD이온주입영역을 형성하는 단계와; 상기 결과물에서 활성영역에 잔류된 게이트산화막, 패드질화막 및 패드산화막을 식각으로 제거하는 단계와; 상기 게이트 도전층의 양측면에 스페이서막을 형성한 후, 활성영역에 소오스/드레인이온주입을 진행하여서 소오스영역 및 드레인영역을 형성하는 단계를 포함하여 이루어진 모스형 전계효과 트랜지스터 제조방법을 제공함으로써 달성된다.
그리고, 상기 절연막은, 산화막을 이용하는 것이 바람직 하다.
또한, 상기 게이트도전층을 형성할 때, 화학기계적연마법 및 에치빽으로 평탄화하는 것이 바람직 하다.
이하, 첨부한 도면에 의거하여 본 발명에 따른 모스형 전계 효과 트랜지스터 제조방법에 대하여 상세히 설명하도록 한다.
도 1에 도시된 바와 같이, 실리콘기판(10) 상에 패드산화막(15) 및 패드질화막(20)을 순차적으로 적층한 후, 마스킹식각으로 트랜지스터가 형성될 부위에 트렌치 식각부위(25)를 형성하도록 한다.
그리고, 상기 결과물 상에 트랜치식각부위(25)를 매립하도록 절연막(30)과 폴리실리콘층(35)을 적층하도록 한다.
상기 절연막(30)은, 산화막을 이용하는 것이 바람직 하다.
도 2에 도시된 바와 같이, 상기 결과물 중에서 상기 폴리실리콘층(35)과 절연막(30)을 에치빽 공정으로 트렌치식각부위(25)의 모서리 부분에 잔류되도록 절곡형 절연막(30')을 형성하도록 한다.
상기 절곡형 절연막(30')은 대략적으로 "??"자 형상으로 형성하는 것이 바람직 하다.
그리고, 도 3에 도시된 바와 같이, 상기 트렌치식각부위(25) 내에 상기 절곡형절연막(30')이 덮여지도록 에피텍셜 실리콘층(30)을 매립하도록 한다.
그리고, 상기 결과물 상에 게이트산화막(35)을 적층한 후, 트렌치식각부위(25) 내에 문턱전압조절용 이온주입(40)을 진행하도록 한다.
도 4에 도시된 바와 같이, 상기 결과물 상에 트렌치식각부위(25)를 매립하도록 게이트도전층(45)을 적층하고 평탄화한 후, LDD이온(Lightly Dopped Drain Inon Injection)을 주입하여서 실리콘기판(10)의 활성영역에 LDD이온주입영역(55)을 형성하도록 한다.
상기 게이트도전층(45)을 형성할 때, 화학기계적연마법(Chemical Mechanical Polishing) 및 에치빽(Etch-Back)으로 평탄화하도록 한다.
상기 게이트도전층(45)은 도핑된 폴리실리콘층 혹은 텅스텐등과 같은 금속층을 적층하도록 한다.
상기 게이트 도전층(45) 상에 하드마스크층을 적층할 수도 있다.
도 5에 도시된 바와 같이, 상기 결과물에서 활성영역에 잔류된 게이트산화막(35), 패드질화막(20) 및 패드산화막(15)을 식각으로 제거하여 실리콘기판(10)을 노출하도록 한다.
그리고, 상기 결과물 상에 산화막을 적층한 후, 블랭킷 식각(Blancket Etch)으로 게이트 도전층(45)의 양측면에 스페이서산화막(60)을 형성하도록 한다.
그리고, 도 6에 도시된 바와 같이, 상기 스페이서막(60)을 형성한 후, 활성영역에 소오스/드레인이온주입(70)을 진행하여서 소오스영역(75) 및 드레인영역(80)을 형성하도록 한다.
따라서, 상기한 바와 같이, 본 발명에 따른 모스형 전계효과 트랜지스터 제조방법을 이용하게 되면, 트랜지스터가 형성될 실리콘기판에 트렌치식각부위를 형성하고, 그 트렌치 내부에 절연막과 폴리실리콘층을 적층한 후 에치빽 공정으로 소오스/드레인영역의 게이트 하부 및 채널 일부분에 절곡형 절연막을 형성하므로 반도체소자의 집적도를 향상하고 소자의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (3)
- 실리콘기판 상에 패드산화막 및 패드질화막을 순차적으로 적층한 후, 마스킹식각으로 트랜지스터가 형성될 부위에 트렌치 식각부위를 형성하는 단계와;상기 결과물 상에 트랜치 식각부위를 매립하도록 절연막과 폴리실리콘층을 적층한 후, 에치빽 공정으로 트렌치식각부위의 모서리부분에 잔류되도록 절곡형 절연막을 형성하는 단계와;상기 트렌치식각부위 내에 상기 절곡형절연막이 덮여지도록 에피텍셜 실리콘층을 매립하는 단계와;상기 결과물 상에 게이트산화막을 적층한 후, 트렌치식각부위 내에 문턱전압조절용 이온주입을 진행하는 단계와;상기 결과물 상에 트렌치식각부위를 매립하도록 게이트도전층을 적층하고 평탄화한 후, LDD이온을 주입하여서 LDD이온주입영역을 형성하는 단계와;상기 결과물에서 활성영역에 잔류된 게이트산화막, 패드질화막 및 패드산화막을 식각으로 제거하는 단계와;상기 게이트 도전층의 양측면에 스페이서막을 형성한 후, 활성영역에 소오스/드레인이온주입을 진행하여서 소오스영역 및 드레인영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 절연막은, 산화막을 이용하는 것을 특징으로 하는 모스형 전계 효과 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 게이트도전층을 형성할 때, 화학기계적연마법 및 에치빽으로 평탄화하는 것을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
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| WITN | Withdrawal due to no request for examination |