JP2005045026A

JP2005045026A - 半導体装置の製造方法

Info

Publication number: JP2005045026A
Application number: JP2003277671A
Authority: JP
Inventors: Kazuhiro Ueda; 和宏上田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-22
Filing date: 2003-07-22
Publication date: 2005-02-17

Abstract

【課題】異なるしきい値電圧を有する複数のトランジスタの製造工程を簡略化することができる半導体装置の製造方法を提供する。
【解決手段】第１の領域２５１のゲート電極２０５ａはレジスト膜に覆われていない状態で、かつ、第２の領域２５２のゲート電極２０５ａがレジスト膜で覆われた状態で、熱処理を施す。それにより、第１の領域２５１のゲート電極２０５ａからは不純物が外部へ拡散する。その結果、第１の領域２５１のゲート電極２０５ａの不純物の濃度が第２の領域２５２のゲート電極２０５ａの不純物の濃度よりも低くなる。その結果、第１の領域２５１のトランジスタのしきい値電圧と第２の領域２５２のトランジスタのしきい値電圧とを異ならすことができる。
【選択図】図８

Description

本発明は、半導体基板上に異なるしきい値を有する複数のトランジスタを形成する半導体装置の製造方法に関するものである。

従来より、トランジスタを有する半導体装置においては、同一チップ内に異なるしきい値電圧を有する複数のトランジスタが存在している。この種の半導体装置の製造方法では、一般的には、ゲート電極の直下の半導体基板内の不純物の濃度をトランジスタごとに制御することにより、トランジスタごとのしきい値電圧を制御している。また、複数のトランジスタごとに、ゲート絶縁膜の膜厚を制御することにより、しきい値電圧を制御する技術も用いられている。
特開２００１−２１７３２１号公報

しかしながら、上記従来の半導体装置の製造方法においては、写真製版工程とチャネルドープ工程とが複数回必要になる。そのため、半導体装置の製造工程が増加してしまうという問題がある。

本発明は、上述の問題に鑑みなされたものであり、その目的は、製造工程を増加させることなく、しきい値電圧の異なる複数のトランジスタを形成することが可能な半導体装置の製造方法を提供することである。

本発明の半導体装置の製造方法においては、まず、第１の素子形成領域および第２の素子形成領域を有する半導体基板上に絶縁膜を形成する。次に、絶縁膜の上に不純物がほぼ均一にドープされた導電層を形成する。その後、絶縁膜および導電層を所定のパターンにエッチングする。それにより、第１の素子形成領域に第１のゲート絶縁膜および第１のゲート電極を形成するとともに、第２の素子形成領域に第２のゲート絶縁膜および第２のゲート電極を形成する。次に、第１のゲート絶縁膜および第１のゲート電極が所定の雰囲気に曝された状態にするとともに、第２のゲート絶縁膜および第２のゲート電極をマスクする。その後、第１のゲート電極を熱処理する。この熱処理工程において、第１のゲート電極から雰囲気中へ不純物を拡散させる。

上記の製法によれば、熱処理工程に起因して、第１のゲート電極内の不純物の濃度が第２のゲート電極内の不純物の濃度に比べ低くなる。そのため、第１のゲート電極によってスイッチングするトランジスタのしきい値電圧が、第２のゲート電極によりスイッチングするトランジスタのしきい値電圧よりも高くなる。その結果、製造工程を複雑にすることなく、異なるしきい値を有する複数のトランジスタを製造することができる。

（実施の形態１）
以下、図１〜図１１を用いて本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、まず、図１に示すように、シリコンからなる半導体基板２０１にシリコン酸化膜からなる素子分離絶縁膜２０２を形成する。それにより、素子分離絶縁膜２０２に囲まれた複数（たとえば、２つ）の素子形成領域が形成される。素子形成領域のうちの一方を第１の領域２５１、素子形成領域のうち他方を第２の領域２５２と呼ぶ。なお、第１の領域２５１および第２の領域２５２のそれぞれは、ｐ型チャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)が形成される領域である。

次に、図２に矢印で示すように、第１の領域２５１および第２の２５２領域の双方にホウ素などのｎ型不純物を注入する。それにより、図３に示すように、ｎ型ウェル２０３が形成される。

次に、半導体基板２０１の主表面の熱酸化により、半導体基板２０１の主表面に沿うようにシリコン酸化膜からなる絶縁膜２０４が形成される。絶縁膜２０４の上には、ＣＶＤ（Chemical Vapor Deposition）法により、不純物を含む多結晶シリコン膜２０５が堆積される。多結晶シリコン膜２０５には、不純物が均一に分布している。したがって、多結晶シリコン膜２０５の内部の不純物の濃度はいずれの部分においてもほぼ一定である。なお、多結晶シリコン膜２０５に含まれる不純物は、たとえば砒素などのｐ型の不純物である。

次に、ＣＶＤ法を用いて、多結晶シリコン膜２０５の上にＴＥＯＳ（Tetra Etyle Ortho Silicate）酸化膜２０６を堆積する。その構造が図４に示されている。次に、ＴＥＯＳ酸化膜２０６の上に所定のパターンのレジスト膜２０７を形成する。その構造が図５に示されている。

次に、図６に示すように、レジスト膜２０７をマスクとして、ＴＥＯＳ膜をエッチングすることによりハードマスク２０６ａが形成される。次に、図７に示すように、ハードマスク２０６ａをエッチングマスクとして多結晶シリコン膜２０５および絶縁膜２０４をエッチングすることにより、ゲート電極２０５ａおよびゲート絶縁膜２０４ａを形成する。

次に、第２の領域２５２のみレジスト膜でゲート絶縁膜２０４ａ、ゲート電極２０５ａ、およびハードマスク２０６ａを覆う。次に、ウエットエッチングによりハードマスク２０６ａを除去する。このときの構造が図８に示されている。その後、第１の領域２５１のゲート電極２０５ａに対して熱処理を施す。つまり、第１の領域２５１のゲート電極２０５ａは、キャップレスアニールされ、第２の領域２５２のゲート電極２０５ａは、キャップアニールされる。

このとき、図８に矢印で示すように、第１の領域２５１のゲート電極２０５ａ内部の不純物がゲート電極２０５ａから外部の所定の雰囲気中へ拡散する。それにより、第１の領域２５１のゲート電極２０５ａの不純物の濃度は、第２の領域のゲート電極２０５ａの不純物の濃度よりも、低くなる。

その後、レジスト膜２０８を除去する。次に、ゲート電極２０５ａ、ゲート絶縁膜２０４ａ、および素子分離絶縁膜２０２をマスクとして、半導体基板２０２にホウ素などのｎ型の不純物を注入することにより、第１の領域２５１および第２の領域２５２の双方に、ソース／ドレイン領域２１０を形成する。その結果、ゲート電極２０５ａ、ゲート絶縁膜２０４ａ、およびソース／ドレイン領域２１０によりトランジスタが構成される。その構造が図９に示されている。

上記の半導体装置の製造方法によれば、第１の領域２５１のゲート電極２０５ａのみ熱処理が施される。そのため、熱処理時には、第１の領域２５１のゲート電極２０５ａ内の不純物は、ゲート電極２０５ａ内から外部へ拡散する。また、第２の領域２５２のゲート電極２０５ａは熱処理時にはレジスト膜２０８に覆われているため、第２の領域２５２のゲート電極２０５ａの不純物は、ゲート電極２０５ａ内から外部へ拡散しない。

それにより、第１の領域２５２のゲート電極２０５ａの不純物の濃度が第２の領域２５２のゲート電極２０５ａの不純物の濃度よりも低くなる。これにより、第１の領域２５１のゲート電極２０５ａ内では空乏層が広がるため、第１の領域２５１のゲート絶縁膜２０４ａの電気的な膜厚が第２の領域２５２のゲート絶縁膜２０４ａの電気的な膜厚よりも大きくなったことと等価な状態になる。その結果、第１の領域２５１のトランジスタのしきい値電圧は、第２の領域２５２のトランジスタのしきい値電圧に比較して高くなる。したがって、本実施の形態の半導体装置の製造方法によれば、チャネルドープなどの複雑な工程を用いることなく第１の領域２５１のトランジスタのしきい値電圧と、第２の領域２５２のトランジスタのしきい値電圧とを異ならせることができる。

上記の製法によれば、各領域のトランジスタごとにウエル構造およびチャネルドープの条件を変更する必要がないため、半導体装置の製造方法を簡略化することができる。

なお、図１０に示すように、ゲート電極２０５ａの熱処理工程の時間とトランジスタのしきい値電圧との関係は一次関数によって表わされる。したがって、図８に示す状態で行なわれる熱処理の時間を調整することにより、第１の領域２５１に形成されるトランジスタのしきい値電圧と第２の領域２５２に形成されるトランジスタのしきい値電圧との差を制御することが可能である。

たとえば、ソース／ドレイン領域２１０を形成する工程の後に、１０００℃の温度でかつＮ_２雰囲気内でアニールを行うと、キャップアニールされたゲート電極を有するトランジスタのしきい値電圧に比較して、キャップレスアニールされたゲート電極を有するトランジスタのしきい値電圧を、１．２５ｍＶ／ｓｅｃの割合で大きくすることができる。

また、図１１に示すように、ゲート電極２０５ａの熱処理の温度とトランジスタのしきい値電圧との関係は一次関数で表わされる。したがって、図８の状態で行なわれる熱処理の熱処理の温度を制御することにより、第１の領域２５１に形成されるトランジスタと第２の領域２５２に形成されるトランジスタとのしきい値電圧との差を制御することが可能である。

たとえば、ソース／ドレイン領域２１０を形成する工程の後に、Ｎ_２雰囲気内でアニールを行うと、キャップアニールされたゲート電極を有するトランジスタのしきい値電圧に比較して、キャップレスアニールされたゲート電極を有するトランジスタのしきい値電圧を、０．１ｍＶ／℃の割合で大きくすることができる。

（実施の形態２）
図１２〜図１８を用いて本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法は、ＣＭＯＳ（Complementary Metal Oxide Silicon）トランジスタの製造方法である。図１２〜図１８において、領域５５３は、ｐ型チャネルＭＯＳトランジスタが形成される領域であり、領域５５４は、ｎ型チャネルＭＯＳトランジスタが形成される領域である。

本実施の形態においては、図１２に示すように、まず、半導体基板５０１にシリコン酸化膜からなる素子分離絶縁膜５０２を形成する。素子分離絶縁膜５０２によって囲まれた領域は素子形成領域である。この素子形成領域には、不純物拡散領域５０３（ウェル）が形成されている。次に、領域５５３の半導体基板５０１にｐ型不純物を注入することにより、領域５５３にｐ型のウエル５０３を形成する。また、領域５５４の半導体基板５０１にｎ型不純物を注入することにより、領域５５４にｎ型のウエル５０３を形成する。

次に、領域５５３および領域５５４の双方の半導体基板５０１の主表面上に絶縁膜５０４を形成する。次に、絶縁膜５０４の上に不純物を含む多結晶シリコン膜５０５を形成する。次に、多結晶シリコン膜５０５の上にＴＥＯＳ膜５０６を形成する。それにより、図１３に示す構造が得られる。

その後、図１４に示すように、領域５５３および領域５５４のそれぞれの素子形成領域の上に所定のパターンのレジスト膜５０７を形成する。次に、レジスト膜５０７をマスクとしてＴＥＯＳ膜５０６をエッチングすることにより、ハードマスク５０６ａを形成する。その後、レジスト膜５０７を除去する。それにより図１５に示す構造が得られる。

次に、ハードマスク５０６ａをマスクとして多結晶シリコン膜５０５および絶縁膜５０４をエッチングすることにより、図１６に示すように、ゲート電極５０５ａおよびゲート絶縁膜５０４ａを形成する。次に、領域５５３の２つのゲート電極５０５ａのうち一方のみを覆うように、レジスト膜５０８を形成するとともに、領域５５４の２つのゲート電極５０５ａのうち一方のみを覆うように、レジスト膜５０８を形成する。その後、レジスト膜５０８に覆われていないゲート電極５０５ａ上のハードマスク５０６ａを除去する。それにより図１７に示す構造が得られる。この状態で、レジスト膜５０８に覆われていないゲート電極５０５ａに熱処理を施す。このとき、図１７に矢印で示すように、レジスト膜５０８に覆われていないゲート電極５０５ａ内から外部の所定の雰囲気へ不純物が拡散する。次に、レジスト膜を除去する。その後、領域５５３においては、ゲート電極５０５ａをマスクとして、半導体基板１にｎ型の不純物を注入することにより、ｎ型のソース／ドレイン領域２１０を形成する。また、領域５５４においては、ゲート電極５０５ａをマスクとして、半導体基板１にｐ型の不純物を注入することによりｐ型のソース／ドレイン領域２１０を形成する。それにより、図１８に示す構造が得られる。なお、領域５５３においては、ｎ型のソース／ドレイン領域２１０、ゲート絶縁膜５０４ａ、およびゲート電極５０５ａによりｎチャネルトランジスタが形成されている。また、領域５５４においては、ｐ型のソース／ドレイン領域２１０、ゲート絶縁膜５０４ａ、およびゲート電極５０５ａによりｐチャネルトランジスタが形成されている。

本実施の形態の半導体装置の製造方法によれば、図１７に示す前述の熱処理工程においては、領域５５３および領域５５４のそれぞれにおいて、レジスト膜５０８に覆われていない領域のゲート電極５０５ａ内の不純物は、ゲート電極５０５ａ内から外部へ拡散する。このとき、レジスト膜５０８に覆われていないゲート電極５０５ａ内の不純物は、ゲート電極５０５ａから外部へ拡散しない。その結果、レジスト膜５０８に覆われていない領域のゲート電極５０５ａ内の不純物の濃度は、レジスト膜５０８に覆われているゲート電極５０５ａ内の不純物の濃度よりも、低下する。

したがって、領域５５３および領域５５４のそれぞれにおいて、レジスト膜５０８に覆われていない領域のゲート電極５０５ａの不純物の濃度と、レジスト膜５０８に覆われているゲート電極５０５ａの不純物の濃度とを異ならせることができる。その結果、ｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタとの双方において同時に不純物の濃度の異なる複数のゲート電極を形成することができる。したがって、ｎ型電界効果型トランジスタおよびｐ型電界効果型トランジスタのそれぞれにおいてしきい値電圧の異なる複数のトランジスタを同時に形成することができる。

なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。実施の形態１の半導体装置の製造工程を説明するための図である。熱処理の時間とトランジスタのしきい値電圧との関係を説明するための図である。熱処理の温度とトランジスタのしきい値電圧との関係を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。実施の形態２の半導体装置の製造工程を説明するための図である。

符号の説明

２０１，５０１半導体基板、２０４ａ，５０４ａゲート絶縁膜、２０５ａ，５０５ａゲート電極、２０８，５０８レジスト膜。

Claims

第１の素子形成領域および第２の素子形成領域を有する半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の上に不純物がほぼ均一にドープされた導電層を形成する工程と、
前記絶縁膜および前記導電層を所定のパターンにエッチングすることにより、前記第１の素子形成領域に第１のゲート絶縁膜および第１のゲート電極を形成するとともに、第２の素子形成領域に第２のゲート絶縁膜および第２のゲート電極を形成する工程と、
前記第１のゲート絶縁膜および前記第１のゲート電極が所定の雰囲気に曝された状態にするともに、前記第２のゲート絶縁膜および第２のゲート電極をマスクする工程と、
前記第１のゲート電極を熱処理する工程とを備え、
前記熱処理工程において、前記第１のゲート電極から雰囲気中へ不純物を拡散させる、半導体装置の製造方法。
前記熱処理する工程において、前記熱処理の時間を調整することにより、前記第１のゲート電極内の前記不純物の濃度と前記第２のゲート電極内の前記不純物の濃度との差を調整する、請求項１に記載の半導体装置の製造方法。
前記熱処理する工程において、前記熱処理の温度を調整することにより、前記第１のゲート電極の前記不純物の濃度と前記第２のゲート電極内の前記不純物の濃度との差を調整する、請求項１に記載の半導体装置の製造方法。
前記第１のゲート電極および前記第２のゲート電極それぞれが複数設けられ、
前記複数の第１のゲート電極がＮ型ＭＯＳトランジスタのゲート電極およびＰ型ＭＯＳトランジスタのゲート電極の双方を含むとともに、
前記複数の第２のゲート電極がＮ型ＭＯＳトランジスタのゲート電極およびＰ型ＭＯＳトランジスタのゲート電極の双方を含む、請求項１に記載の半導体装置の製造方法。