CN111370371A - 一种半导体器件的制备方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体器件的制备方法，包括：提供半导体结构：衬底，形成在衬底第一区域上的第一介质层，部分覆盖第一介质层的第一栅极结构，形成在衬底第二区域上的第二介质层，部分覆盖第二介质层的第二栅极结构；第一介质层具有第一厚度，第二介质层具有第二厚度，第一厚度大于第二厚度；执行第一刻蚀工艺，分别在未被第一栅极结构覆盖的位置处和未被第二栅极结构覆盖的位置处刻蚀第一介质层和第二介质层，以使第一介质层和第二介质层有第一预定厚度被去除，第一预定厚度小于等于第二厚度；在第二区域上形成光刻胶层；执行第二刻蚀工艺，在未被第一栅极结构覆盖的位置处刻蚀第一介质层，以使第一介质层有第二预定厚度被去除。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在半导体器件中，尤其是LSI(Large Scale Integrated circuit，大规模集成电路)的半导体器件，多个晶体管整体地形成在器件的衬底上。然而，所有晶体管的工作电压很少会相同；通常，包括在高电压下工作的HV MOS(高电压晶体管)、在低电压下工作的LVMOS(低电压晶体管)和在低低电压下工作的LLV MOS(低低电压晶体管)等。
然而，在衬底上同时制备形成各种工作电压的晶体管时，由于各晶体管的结构不同，在部分晶体管制备工艺条件满足时，另一部分晶体管的制备可能已经出现问题，最终给器件性能带来不利影响。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种半导体器件的制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半导体器件的制备方法，所述方法包括：
提供半导体结构，所述半导体结构包括：衬底，形成在所述衬底的第一区域上的第一介质层，部分覆盖所述第一介质层的第一栅极结构，形成在所述衬底的第二区域上的第二介质层，部分覆盖所述第二介质层的第二栅极结构；其中，所述第一介质层具有第一厚度，所述第二介质层具有第二厚度，所述第一厚度大于所述第二厚度；
执行第一刻蚀工艺，分别在未被所述第一栅极结构覆盖的位置处和未被所述第二栅极结构覆盖的位置处刻蚀所述第一介质层和所述第二介质层，以使所述第一介质层和所述第二介质层有第一预定厚度被去除，所述第一预定厚度小于等于所述第二厚度；
在所述第二区域上形成光刻胶层；
以所述光刻胶层为掩膜执行第二刻蚀工艺，在未被所述第一栅极结构覆盖的位置处刻蚀所述第一介质层，以使所述第一介质层有第二预定厚度被去除。
上述方案中，被所述第一栅极结构覆盖的所述第一介质层形成为第一栅介质层，被所述第二栅极结构覆盖的所述第二介质层形成为第二栅介质层；由所述第一栅极结构和所述第一栅介质层定义的第一晶体管的工作电压高于由所述第二栅极结构和所述第二栅介质层定义的第二晶体管的工作电压。
上述方案中，所述提供半导体结构，包括：
提供衬底；
在所述衬底的第一区域内形成第一阱区，在所述衬底的第二区域内形成第二阱区；所述第一阱区的深度大于所述第二阱区的深度；
在所述第一阱区上形成所述第一介质层，在所述第二阱区上形成所述第二介质层。
上述方案中，所述第一阱区的掺杂类型与所述第二阱区的掺杂类型不同。
上述方案中，所述第一栅极结构包括第一多晶硅栅极和包覆所述第一多晶硅栅极的第一间隔层，所述第二栅极结构包括第二多晶硅栅极和包覆所述第二多晶硅栅极的第二间隔层；
所述执行第一刻蚀工艺，还包括分别刻蚀位于所述第一多晶硅栅极上表面的所述第一间隔层和位于所述第二多晶硅栅极上表面的所述第二间隔层。
上述方案中，所述在所述第二区域上形成光刻胶层，使得所述光刻胶层覆盖所述第二多晶硅栅极的上表面。
上述方案中，执行所述第一刻蚀工艺后，位于所述第一多晶硅栅极上表面的所述第一间隔层具有第三厚度；
所述第二预定厚度等于所述第三厚度。
上述方案中，所述第一预定厚度与所述第二预定厚度的总和小于所述第一厚度，在所述第一区域上未被所述第一栅极结构覆盖的位置处还具有剩余的所述第一介质层。
上述方案中，所述方法还包括：
去除所述光刻胶层；
在所述衬底、所述第一栅极结构和所述第二栅极结构上形成图案化的自对准阻挡层，图案化的所述自对准阻挡层暴露自对准区域；
在所述自对准区域形成金属半导体化合物层；
去除所述自对准阻挡层以及剩余的所述第一介质层。
上述方案中，所述方法应用于三维存储器的外围电路的制备工艺中。
本发明实施例所提供的半导体器件的制备方法，包括：提供半导体结构，所述半导体结构包括：衬底，形成在所述衬底的第一区域上的第一介质层，部分覆盖所述第一介质层的第一栅极结构，形成在所述衬底在第二区域上的第二介质层，部分覆盖所述第二介质层的第二栅极结构；其中，所述第一介质层具有第一厚度，所述第二介质层具有第二厚度，所述第一厚度大于所述第二厚度；执行第一刻蚀工艺，分别在未被所述第一栅极结构覆盖的位置处和未被所述第二栅极结构覆盖的位置处刻蚀所述第一介质层和所述第二介质层，以使所述第一介质层和所述第二介质层有第一预定厚度被去除，所述第一预定厚度小于等于所述第二厚度；在所述第二区域上形成光刻胶层；以所述光刻胶层为掩膜执行第二刻蚀工艺，在未被所述第一栅极结构覆盖的位置处刻蚀所述第一介质层，以使所述第一介质层有第二预定厚度被去除。如此，通过执行两步刻蚀工艺完成第一介质层和第二介质层的刻蚀，由于第一介质层的厚度较厚，在执行第二刻蚀工艺以进一步刻蚀第一介质层时，通过采用光刻胶层覆盖所述第二区域，避免了第二区域上的衬底以及第二栅极结构受到损伤，从而提高了产品良率。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1a至1b为相关技术中半导体器件在制备过程中的器件结构剖面示意图；
图2为本发明实施例提供的半导体器件的制备方法的流程示意图；
图3a至3e为本发明实施例提供的半导体器件在制备过程中的器件结构剖面示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1a至1b为相关技术中半导体器件在制备过程中的器件结构剖面示意图。
如图所示，所述半导体器件包括衬底100，以及在衬底100上形成的多个晶体管，例如包括HV MOS、LV MOS和LLV MOS等。为了满足各晶体管的性能需求，栅介质层的厚度各不相同；具体地，HV MOS的栅介质层的厚度大于LV MOS和LLV MOS的栅介质层的厚度。为了形成厚度不同的栅介质层，需要先在衬底100上的HV MOS/LV MOS/LLV MOS的形成区域上形成不同厚度的介质层(如介质层111的厚度大于介质层112的厚度)，然后通过去除栅极结构两侧的介质层、保留栅极结构与衬底100之间的介质层而最终形成栅介质层。
通常，在栅极侧墙(如包括间隔层131、132)的刻蚀工艺中，同步去除栅极结构两侧的介质层。但由于不同晶体管形成区域上的介质层的厚度不同，仅通过一步刻蚀工艺可能出现较厚的介质层111仅去除部分厚度时，介质层112早已被去除干净，并且沉积在栅极上表面的间隔层131、132也已被去除，导致衬底材料和栅极材料被暴露；进一步刻蚀将会导致LV MOS/LLV MOS形成区域的衬底材料和栅极材料受损(如图1b中右侧虚线框所示)，这将给器件性能带来不利影响。此外，当衬底材料和栅极材料被暴露时，等离子体刻蚀工艺中的带电粒子可能会在衬底和栅极中聚集，形成PID(Plasma Induced Damage，等离子体损伤)效应，造成后续的RE(Reliability test，可靠性)测试失败。
基于此，本发明实施例提供了一种半导体器件的制备方法；具体请参见附图2。如图所示，所述方法包括以下步骤：
步骤201、提供半导体结构，所述半导体结构包括：衬底，形成在所述衬底的第一区域上的第一介质层，部分覆盖所述第一介质层的第一栅极结构，形成在所述衬底的第二区域上的第二介质层，部分覆盖所述第二介质层的第二栅极结构；其中，所述第一介质层具有第一厚度，所述第二介质层具有第二厚度，所述第一厚度大于所述第二厚度；
步骤202、执行第一刻蚀工艺，分别在未被所述第一栅极结构覆盖的位置处和未被所述第二栅极结构覆盖的位置处刻蚀所述第一介质层和所述第二介质层，以使所述第一介质层和所述第二介质层有第一预定厚度被去除，所述第一预定厚度小于等于所述第二厚度；
步骤203、在所述第二区域上形成光刻胶层；
步骤204、以所述光刻胶层为掩膜执行第二刻蚀工艺，在未被所述第一栅极结构覆盖的位置处刻蚀所述第一介质层，以使所述第一介质层有第二预定厚度被去除。
可以理解地，本发明实施例提供的半导体器件的制备方法，通过执行两步刻蚀工艺完成第一介质层和第二介质层的刻蚀，由于第一介质层的厚度较厚，在执行第二刻蚀工艺以进一步刻蚀第一介质层时，通过采用光刻胶层覆盖所述第二区域，避免了第二区域上的衬底以及第二栅极结构受到损伤，从而提高了产品良率。
下面，结合图3a至3e中半导体器件在制备过程中的器件结构剖面示意图，对本发明实施例提供的半导体器件的制备方法再作进一步详细的说明。
首先，请参考图3a。提供半导体结构，所述半导体结构包括：衬底300，形成在所述衬底300的第一区域上的第一介质层311，部分覆盖所述第一介质层311的第一栅极结构(如图中321和331)，形成在所述衬底300在第二区域上的第二介质层312，部分覆盖所述第二介质层312的第二栅极结构(如图中322和332)；其中，所述第一介质层311具有第一厚度，所述第二介质层312具有第二厚度，所述第一厚度大于所述第二厚度。
这里，所述衬底300可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底300为硅晶圆。
在所述衬底300内可以先形成STI(Shallow Trench Isolation，浅沟道隔离)结构，以划分出器件形成区(如划分出至少一个第一区域以及至少一个第二区域)。在实际应用中，所述第一区域例如为HV MOS的预设形成区域，所述第二区域例如为LV MOS/LLV MOS的预设形成区域。
在后续工序中，被所述第一栅极结构覆盖的所述第一介质层311形成为第一栅介质层，被所述第二栅极结构覆盖的所述第二介质层312形成为第二栅介质层。由所述第一栅极结构和所述第一栅介质层定义的第一晶体管的工作电压高于由所述第二栅极结构和所述第二栅介质层定义的第二晶体管的工作电压。
这里，第一晶体管的工作电压高于第二晶体管的工作电压是指，与第二晶体管相比，第一晶体管在栅极与衬底之间具有更高的电压，或者在源极与漏极之间具有更高的电压。
在一具体实施例中，所述提供半导体结构，包括：
提供衬底300；
在所述衬底300的第一区域内形成第一阱区301，在所述衬底300的第二区域内形成第二阱区302；所述第一阱区301的深度大于所述第二阱区302的深度；
在所述第一阱区301上形成所述第一介质层311，在所述第二阱区302上形成所述第二介质层312。
所述第一阱区301和所述第二阱区302可以通过在所述衬底300中注入杂质离子而形成。在注入杂质离子之前，可以先在所述衬底300上表面形成图案化的掩膜层，所述图案化的掩膜层暴露所述所述第一阱区301或所述第二阱区302的预设形成区域；接下来，通过离子注入工艺实现在所述衬底300中注入杂质离子。所述第一阱区301和所述第二阱区302的形成顺序可以根据具体要求调整，本申请实施例并不对此作出限制。
在一可选实施例中，所述第一阱区301的掺杂类型与所述第二阱区302的掺杂类型不同。例如，所述第一阱区301的掺杂类型为P型，通过离子注入在衬底300中注入P型杂质(如硼离子)而形成；所述第二阱区302的掺杂类型为N型，通过离子注入在衬底300中注入N型杂质(如磷离子/砷离子)而形成。
形成在所述衬底300的第一区域上的第一介质层311，具体可以形成在所述第一阱区301上；形成在所述衬底300在第二区域上的第二介质层312，具体可以形成在所述第二阱区302上。
所述第一介质层311和/或第二介质层312的材料可以包括氧化物，例如氧化硅(SiO2)。
为了使得所述第一介质层311具有的所述第一厚度大于所述第二介质层312具有的所述第二厚度，可以通过执行以下步骤而实现：首先，通过热氧化工艺在所述衬底300的表面获得一层厚度均匀的热氧化膜；接下来，通过刻蚀工艺去除在第二区域上形成的热氧化膜；之后，再次执行热氧化工艺，在第二区域上再次形成热氧化膜，从而作为所述第二介质层312；而位于所述第一区域的未被去除的热氧化膜下方的衬底300也会被热氧化，使得这部分热氧化膜的厚度增加，从而形成厚度大于所述第二介质层312的所述第一介质层311。
此外，本申请实施例也不排除通过其他方法形成所述第一介质层311和所述第二介质层312的情况。形成所述第一介质层311和所述第二介质层312的工艺也并不限于热氧化工艺，例如也可以通过沉积工艺形成。
接下来，在所述第一介质层311和所述第二介质层312上分别形成第一栅极结构和第二栅极结构。具体地，可以在所述第一介质层311和所述第二介质层312上形成一层栅极材料层，例如多晶硅层；然后，通过将该栅极材料层图案化，分别形成各晶体管的栅极，例如形成第一多晶硅栅极321和第二多晶硅栅极322。
在一可选实施例中，所述方法还可以包括在所述第一多晶硅栅极321和所述第二多晶硅栅极322两侧的所述衬底300中注入杂质离子，形成源/漏极延伸区的步骤；例如，在所述第一多晶硅栅极321两侧的衬底300中形成源/漏极延伸区303、304，在所述第二多晶硅栅极322两侧的衬底300中形成源/漏极延伸区305、306。
在所述第一多晶硅栅极321和所述第二多晶硅栅极322的侧壁上还可以形成有栅极侧墙。在一具体实施例中，所述第一多晶硅栅极321的栅极侧墙至少包括一第一间隔层331，所述第二多晶硅栅极322的栅极侧墙至少包括一第二间隔层332；也即，所述第一栅极结构包括第一多晶硅栅极321和包覆所述第一多晶硅栅极的第一间隔层331，所述第二栅极结构包括第二多晶硅栅极322和包覆所述第二多晶硅栅极的第二间隔层332。所述第一间隔层331和所述第二间隔层332的材料可以与所述第一介质层311和第二介质层312的材料相同，例如，所述第一间隔层331、所述第二间隔层332、所述第一介质层311和第二介质层312的材料均包括氧化物，例如SiO2。
在一具体实施例中，所述第一多晶硅栅极321和/或所述第二多晶硅栅极322(下称多晶硅栅极)的栅极侧墙包括多层层叠结构。在一些实施例中，所述栅极侧墙包括靠近所述多晶硅栅极的氧化硅(SiO2)层和远离所述多晶硅栅极的氮化硅(SiN)层，从而形成SiO2层-SiN层的ON结构；在另一些实施例中，所述栅极侧墙包括从所述多晶硅栅极的侧壁依次向外层叠的SiO2层-SiN层-SiO2层-SiN层，从而形成ONON结构。而所述第一间隔层331和所述第二间隔层332可以分别为栅极侧墙中最靠近所述第一多晶硅栅极321和所述第二多晶硅栅极322的一层结构。可以理解地，在形成栅极侧墙的过程中，栅极侧墙的材料首先被沉积并覆盖在结构的表面上；即，不仅覆盖在多晶硅栅极的侧壁上，还会覆盖在多晶硅栅极的上表面上；为了获得仅覆盖多晶硅栅极侧壁的栅极侧墙结构，需要对多余的栅极侧墙进行去除。如图3a所示的结构中，多晶硅栅极上表面以及衬底300上表面(具体为第一介质层311和第二介质层312上表面)上的SiN层已经被去除；多晶硅栅极的上表面上的SiO2层(即第一间隔层331)尚未被去除，衬底300上表面上的SiO2层与第一介质层311和第二介质层312融合在一起、不作区分；如此，此时的半导体结构中，至少包括：一第一间隔层331，包覆所述第一多晶硅栅极321；一第二间隔层332，包覆所述第二多晶硅栅极322。
在实际应用中，在去除位于多晶硅栅极上表面以及位于衬底300上表面(具体为第一介质层311和第二介质层312上表面)上的SiN层时，多晶硅栅极侧壁上的SiN层也会有损失；至少保证多晶硅栅极侧壁上的SiN层有70％以上被保留，以为后续的源/漏极离子注入提供自对准掩膜。
在一可选实施例中，在形成栅极侧墙后，所述方法还可以包括在所述第一栅极结构和所述第二栅极结构两侧的所述衬底300中再次执行离子注入，完成源/漏极制备的步骤。在其他实施例中，也可以仅在形成栅极侧墙后，在所述第一多晶硅栅极321和所述第二多晶硅栅极322两侧的所述衬底300中注入杂质离子，直接形成源/漏极。
接下来，请参考图3b。执行第一刻蚀工艺，分别在未被所述第一栅极结构覆盖的位置处和未被所述第二栅极结构覆盖的位置处刻蚀所述第一介质层311和所述第二介质层312，以使所述第一介质层311和所述第二介质层312有第一预定厚度被去除，所述第一预定厚度小于等于所述第二厚度。
可以理解地，所述第一预定厚度小于等于所述第二厚度，可以保证所述第二区域内的衬底材料不被暴露。
执行所述第一刻蚀工艺后，位于所述第一多晶硅栅极321上表面的所述第一间隔层331具有第三厚度。
在一具体实施例中，所述执行第一刻蚀工艺，还可以包括分别刻蚀位于所述第一多晶硅栅极321上表面的所述第一间隔层331和位于所述第二多晶硅栅极322上表面的所述第二间隔层332。
应当理解，这里描述了在执行第一刻蚀工艺之前，形成位于所述第一多晶硅栅极侧壁上和位于所述第二多晶硅栅极的侧壁上的栅极侧墙的情况；即在执行所述第一刻蚀工艺之前，所述第一栅极结构包括包覆所述第一多晶硅栅极的第一间隔层和所述第二栅极结构包括包覆所述第二多晶硅栅极的第二间隔层。相应地，在执行第一刻蚀工艺时，可以分别对所述第一间隔层和所述第二间隔层进行刻蚀。需要说明的是，本申请实施例并不排除以下情况，包覆所述第一多晶硅栅极的第一间隔层和/或包覆所述第二多晶硅栅极的第二间隔层在执行第二刻蚀工艺之前形成；进一步地，例如在形成所述光刻胶层之前、执行第一刻蚀工艺之后形成。
接下来，请参考图3c。在所述第二区域上形成光刻胶层340。
在一具体实施例中，所述在所述第二区域上形成光刻胶层340，使得所述光刻胶层340覆盖所述第二多晶硅栅极322的上表面。如此，光刻胶层340不仅对所述第二区域的衬底材料形成保护，而且保护所述第二多晶硅栅极322的上表面不受损害。
接下来，请参考图3d。以所述光刻胶层340为掩膜执行第二刻蚀工艺，在未被所述第一栅极结构覆盖的位置处刻蚀所述第一介质层311，以使所述第一介质层311有第二预定厚度被去除。
这里，所述第二预定厚度可以等于所述第三厚度，即等于位于所述第一多晶硅栅极321上表面的所述第一间隔层331的厚度。如此，以执行所述第一刻蚀工艺后，位于所述第一多晶硅栅极321上表面的所述第一间隔层331的厚度为限，执行所述第二刻蚀工艺，避免所述第二刻蚀工艺对所述第一多晶硅栅极321上表面造成损害。应当理解，所述第一介质层311一般大于所述第一间隔层331的厚度，因此，即使未被所述第一栅极结构覆盖的位置处所述第一介质层311有等于所述第三厚度的第二预定厚度被去除，此处的所述第一介质层311可能仍然未被去除干净，进而保证了所述第一栅极结构两侧的衬底材料不受损害。
接下来，请参考图3e。
在本实施例中，所述第一预定厚度与所述第二预定厚度的总和小于所述第一厚度，在所述第一区域上未被所述第一栅极结构覆盖的位置处还具有剩余的所述第一介质层311。此时，所述方法还可以包括：
去除所述光刻胶层340；
在所述衬底300、所述第一栅极结构和所述第二栅极结构上形成图案化的自对准阻挡层(图中未示出)，图案化的所述自对准阻挡层暴露自对准区域；
在所述自对准区域形成金属半导体化合物层350；
去除所述自对准阻挡层以及剩余的所述第一介质层311。
这里，所述自对准区域可以包括各晶体管的源极、漏极、和/或多晶硅栅极所在的区域；形成金属半导体化合物层，可以达到降低接触电阻的目的。
在所述自对准区域内各晶体管的源极、漏极、和/或多晶硅栅极上还存在其他材料层的情况下，即所述自对准区域内没有暴露出半导体材料(如衬底、多晶硅栅极)时，在形成金属半导体化合物层350前，所述方法还包括去除自对准区域内覆盖的其他材料层的步骤，如去除源/漏极上剩余的第一介质层311、第二介质层312，去除第二多晶硅栅极322上表面上剩余的第二间隔层332。
在本申请实施例中，所述第一刻蚀工艺和/或第二刻蚀工艺可以为湿法刻蚀工艺，也可以为干法刻蚀工艺，在此并不作具体限定。
本发明实施例提供的半导体器件的制备方法可以应用于三维存储器的外围电路的制备工艺中。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体结构，所述半导体结构包括：衬底，形成在所述衬底的第一区域上的第一介质层，部分覆盖所述第一介质层的第一栅极结构，形成在所述衬底的第二区域上的第二介质层，部分覆盖所述第二介质层的第二栅极结构；其中，所述第一介质层具有第一厚度，所述第二介质层具有第二厚度，所述第一厚度大于所述第二厚度；
执行第一刻蚀工艺，分别在未被所述第一栅极结构覆盖的位置处和未被所述第二栅极结构覆盖的位置处刻蚀所述第一介质层和所述第二介质层，以使所述第一介质层和所述第二介质层有第一预定厚度被去除，所述第一预定厚度小于等于所述第二厚度；
在所述第二区域上形成光刻胶层；
以所述光刻胶层为掩膜执行第二刻蚀工艺，在未被所述第一栅极结构覆盖的位置处刻蚀所述第一介质层，以使所述第一介质层有第二预定厚度被去除。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，被所述第一栅极结构覆盖的所述第一介质层形成为第一栅介质层，被所述第二栅极结构覆盖的所述第二介质层形成为第二栅介质层；由所述第一栅极结构和所述第一栅介质层定义的第一晶体管的工作电压高于由所述第二栅极结构和所述第二栅介质层定义的第二晶体管的工作电压。
3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述提供半导体结构，包括：
提供衬底；
在所述衬底的第一区域内形成第一阱区，在所述衬底的第二区域内形成第二阱区；所述第一阱区的深度大于所述第二阱区的深度；
在所述第一阱区上形成所述第一介质层，在所述第二阱区上形成所述第二介质层。
4.根据权利要求3所述的半导体器件的制备方法，其特征在于，所述第一阱区的掺杂类型与所述第二阱区的掺杂类型不同。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一栅极结构包括第一多晶硅栅极和包覆所述第一多晶硅栅极的第一间隔层，所述第二栅极结构包括第二多晶硅栅极和包覆所述第二多晶硅栅极的第二间隔层；
所述执行第一刻蚀工艺，还包括分别刻蚀位于所述第一多晶硅栅极上表面的所述第一间隔层和位于所述第二多晶硅栅极上表面的所述第二间隔层。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述在所述第二区域上形成光刻胶层，使得所述光刻胶层覆盖所述第二多晶硅栅极的上表面。
7.根据权利要求5所述的半导体器件的制备方法，其特征在于，
执行所述第一刻蚀工艺后，位于所述第一多晶硅栅极上表面的所述第一间隔层具有第三厚度；
所述第二预定厚度等于所述第三厚度。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一预定厚度与所述第二预定厚度的总和小于所述第一厚度，在所述第一区域上未被所述第一栅极结构覆盖的位置处还具有剩余的所述第一介质层。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述方法还包括：
去除所述光刻胶层；
在所述衬底、所述第一栅极结构和所述第二栅极结构上形成图案化的自对准阻挡层，图案化的所述自对准阻挡层暴露自对准区域；
在所述自对准区域形成金属半导体化合物层；
去除所述自对准阻挡层以及剩余的所述第一介质层。
10.根据权利要求1至9所述的半导体器件的制备方法，其特征在于，所述方法应用于三维存储器的外围电路的制备工艺中。
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