JP5493385B2

JP5493385B2 - 半導体装置の製造方法

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Publication number: JP5493385B2
Application number: JP2009041753A
Authority: JP
Inventors: 大岩田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-02-25
Filing date: 2009-02-25
Publication date: 2014-05-14
Anticipated expiration: 2029-02-25
Also published as: JP2010199259A

Description

本発明は、半導体装置の製造方法に関する。

半導体装置に抵抗素子を形成する場合、トランジスタのゲート電極を形成するときに抵抗素子を同時に形成することがある。このような抵抗素子の製造方法では、ゲート電極の形成時に成膜されるポリシリコン膜の一部をパターニングすることで抵抗素子が形成される。

より詳細には、ポリシリコン膜を形成した後、抵抗素子を形成する領域に不純物を注入してポリシリコン膜の抵抗値を調整する。次に、ポリシリコン膜上にフォトレジストで抵抗素子の形状に合わせたマスクを形成し、ポリシリコン膜をドライエッチングして抵抗素子の形状に加工する。そして、ドライエッチングが終了したらフォトレジストを除去する。

ここで、ドライエッチングを行ったときに、フォトレジストが架橋されて硬化して除去し難くなることがある。この場合の対応策としては、水酸化アンモニウム、硫酸及び水を実質的に含む溶液でフォトレジストの硬化した層を除去した後、硫酸、過酸過水素を実質的に含む溶液でフォトレジストを剥離することがあげられる。

特開平１１−１４５４１７号公報特開２００４−６６５６号公報

しかしながら、フォトレジストの硬化した層を除去する際に使用される水酸化アンモニウム、硫酸及び水を実質的に含む溶液は、抵抗素子の側面に形成された保護膜も除去してしまう。
このため、従来の製造方法では、フォトレジストの硬化した層だけでなく、抵抗素子の周囲に形成された保護膜も除去してしまっていた。抵抗素子の周囲から保護膜が除去されると、後の工程で半導体基板をアニールしたときに抵抗素子から不純物が外方に拡散し易くなる。抵抗素子に注入した不純物が外方に拡散してしまうと、抵抗素子内の不純物濃度、つまり抵抗素子の抵抗値にばらつきが生じてしまう。
本発明は、このような事情を鑑みてなされたものであり、信頼性の高い半導体装置を効率良く製造できるようにすることを主な目的とする。

本願の一観点によれば、半導体基板上に半導体膜を形成する工程と、前記半導体膜に不純物を注入する工程と、前記半導体膜上にレジストパターンを形成し、前記不純物を注入した前記半導体膜をドライエッチングによりパターニングしてゲート電極と抵抗素子を形成する工程と、前記レジストパターンをアッシングにより除去すると共に、前記抵抗素子の側部に保護膜を形成する工程と、前記抵抗素子及び前記保護膜をレジスト膜で覆った後、前記ゲート電極をマスクにして前記半導体基板に不純物を注入し、不純物拡散層を形成する工程と、前記保護膜を所定の膜厚以上に維持しつつ、前記レジスト膜をウェットプロセスで除去する工程と、前記不純物拡散層をアニールして活性化した後、前記ゲート電極及び前記抵抗素子のそれぞれに側部に絶縁性のサイドウォールを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせ
によって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。

本発明によれば、抵抗素子の保護膜が所定の厚さに維持されることで、抵抗素子に注入された不純物が外方に拡散することが抑制され、抵抗素子の抵抗値を所望の値に保つことが可能になる。

図１は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。図２は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。図３は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。図４は、素子の幅の変動の補正値と処理時間の関係を示すグラフである。図５は、素子の幅の変動の補正値と保護膜の厚さの関係を示すグラフである。図６は、素子の長さを一定にして幅を変化させたときの単位長さ当たりの抵抗値の変化を調べた結果を示すグラフである。

本発明の実施の形態について図面を参照して詳細に説明する。図面において、同様の構成要素には同じ参照番号が付されている。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン基板１（半導体基板）の表面に、素子分離領域２を形成する。素子分離領域２は、トランジスタの活性領域を画定すると共に、抵抗素子をその上に配置するために使用される。

この実施の形態では、素子分離領域２としてシャロートレンチアイソレーション（ＳＴＩ）を採用する。ＳＴＩは、シリコン基板１に素子分離溝３を形成し、その中に酸化シリコン等の素子分離絶縁膜４を埋め込むことにより形成される。なお、素子分離領域２は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成しても良い。

次いで、シリコン基板１のメモリセル領域における第１のトランジスタ活性領域にｎ型不純物、例えばリンをイオン注入してｎウェル７を形成する。また、第２のメモリセル領域におけるトランジスタ活性領域にｐ型不純物、例えばボロンをイオン注入してｐウェル８を形成する。
そして、素子分離絶縁膜４及び各ウェル７，８を含むシリコン基板１の表面を熱酸化させてゲート絶縁膜１０を形成する。この場合のゲート絶縁膜１０は、熱酸化によるシリコン酸化膜であり、その厚さは約６〜７ｎｍである。さらに、シリコン基板１の全面に、非晶質又は多結晶の半導体膜として、例えばポリシリコン膜１１を形成する。

次に、図１（ｂ）に示すように、ポリシリコン膜１１上にレジスト膜を塗布してからパターニングを行い、ｐウェル８と、後に抵抗素子を配置する素子分離絶縁膜４Ａの上方を覆うレジストパターン１２を形成する。これにより、ｎウェル７上のポリシリコン膜１１が露出するので、ここにｐ型不純物、例えばボロンをイオン注入する。これにより、ｎウェル７上にボロンがドープされたポリシリコン膜１１Ａが形成される。イオン注入後は、酸素プラズマによりレジストパターン１２をアッシングし、除去する。

この後、図１（ｃ）に示すように、ポリシリコン膜１１上にレジスト膜を再び塗布し、ｎウェル７の上の領域を覆うレジストパターン１３を形成する。これにより、ｐウェル８上のポリシリコン膜１１と、抵抗素子を配置する領域の素子分離絶縁膜４Ａ上のポリシリコン膜１１が露出するので、ここにｎ型不純物、例えばリンをイオン注入する。

イオン注入量は、例えば１０^１５/ｃｍ^２台とする。これにより、抵抗素子を配置する領域の素子分離絶縁膜４Ａの上とｐウェル８の上に、リンがドープされたポリシリコン層１１Ｂが形成される。イオン注入後は、レジストパターン１３をアッシングにより除去する。
なお、ポリシリコン膜１１のうち、抵抗素子を配置する領域の素子分離絶縁膜４Ａの上とｐウェル８の上に、別々にイオン注入を行って、それらの不純物濃度を変えても良い。

次に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
ポリシリコン膜１１上に反射防止膜１５を形成する。反射防止膜１５は、例えばスパッタ法によって形成されたSi_３N_４膜が用いられる。さらに、反射防止膜１５の上にレジスト膜を塗布してからパターニングを行って、ゲート電極と抵抗素子の配置及び形状に合わせたレジストパターン１６を形成する。この後、レジストパターン１６を用いて反射防止膜１５及びポリシリコン膜１１をそれぞれ例えばフッ素系ガス、塩素系ガスを用いてＲＩＥ法によりエッチングする。

これにより、ｎウェル７上にポリシリコン膜１１Ａからなるゲート電極２１が形成される。同様に、ｐウェル８上にポリシリコン膜１１Ｂからなるゲート電極２２が形成され、さらに、素子分離絶縁膜４Ａ上にポリシリコン膜１１Ｂからなる抵抗素子２３が形成される。

ここで、抵抗素子２３は、上記のようにリンがイオン注入されることで抵抗値が調整されたポリシリコン膜１１Ｂからなり、細長形状を有する。

ゲート電極２１，２２及び抵抗素子２３のパターニングが終了した後、図２（ｂ）に示すように、レジストパターン１６を除去する。レジストパターン１６を除去する工程では、最初にNH_４OH等のアルカリ溶液を用いたウェットプロセスを行う。これにより、シリコン基板１及びレジストパターン１６に付着したゴミ等が除去されると共に、レジストパターン１６を構成するレジスト膜の表面の変質層が除去される。この後、酸素プラズマを用いたアッシングを行ってレジストパターン１６を除去し、最後にシリコン基板１をウェット処理により洗浄する。

以上のような抵抗素子２３の形成後において、抵抗素子２３の側部に、有機物を実質的に含まない酸化物系の生成物からなる保護膜２４が形成される。保護膜２４は、抵抗素子２３をパターニングする際に、エッチング時のラジカルとの反応によりポリシリコン膜１１Ｂの側部に形成される。さらに、ポリシリコン膜１１Ｂの露出した側部には、アッシング工程でラジカルとの反応によっても保護膜が形成される。保護膜２４は、抵抗素子２３の側部に横方向で例えば１．０ｎｍ〜１．５ｎｍの膜厚に形成される。

次に、ゲート電極２１，２２をマスクにしてイオン注入を行う。
最初に、図２（ｃ）に示すように、ｎウェル７以外のｐウェル８、抵抗素子２３を含む領域をレジスト膜からなるマスク３０で覆った後、ゲート電極２１をマスクにしてｎウェル７の表層にｐ型不純物、例えばフッ化ボロン（BF^＋）をイオン注入してソース／ドレイン領域３１を形成する。さらに、ゲート電極２１をマスクにしてｎウェル７にリンを高加速度でイオン注入し、ソース／ドレイン領域３１の下にｎ型不純物拡散領域３２を形成する。

ｎ型不純物拡散領域３２を形成した後、酸素プラズマを使用してマスク３０をアッシングし、ついでウェットプロセス処理をする。そのウェットプロセスには、アルカリ性液体を含む溶液、例えばNH_４OHとH_２O_２の混合液が使用される。このような混合液を使用することで基板上のアッシング残渣等を除去できる。NH_４OHとH_２O_２の混合液を使用したウェットプロセスの処理時間は、保護膜２４を残すために予め定められた第１の処理時間ｔｗ１とする。なお、H_２O_２は、酸化剤或いは界面活性剤として含有される。なお、マスク３０は、アッシング処理を行わずにウェットプロセスのみで除去しても良い。

さらに、図３（ａ）に示すように、ｐウェル８以外のｎウェル７、抵抗素子２３を含む領域をレジスト膜からなるマスク３３で覆った後、ゲート電極２２をマスクにしてｐウェル８の表層にｎ型不純物、例えば砒素（As^＋）をイオン注入し、ソース／ドレイン領域３４を形成する。さらに、ゲート電極２２をマスクにしてｐウェル８にボロンを高加速度でイオン注入し、ソース／ドレイン領域３４の下にｐ型不純物拡散領域３５を形成する。

そして、ｐ型不純物拡散領域３５を形成した後、酸素プラズマを使用してマスク３３をアッシングし、ついでウェットプロセス処理をする。そのウェットプロセスには、上記したと同様に、アルカリ性液体を含む溶液、例えばNH_４OHとH_２O_２の混合液が使用される。このような混合液を使用することで、基板上のアッシング残渣等を除去できる。NH_４OHとH_２O_２の混合液を使用したウェットプロセスの処理時間は、保護膜２４を残すために予め定められた第２の処理時間ｔｗ２とする。なお、マスク３０は、アッシング処理を行わずにウェットプロセスのみで除去しても良い。

ここで、この工程と、先の工程のそれぞれの処理時間ｔ１ｗ，ｔｗ２の合計ｔｗ３（＝ｔｗ１＋ｔｗ２）は、抵抗素子２３の周囲の保護膜２４が、横方向の膜厚で例えば１．２６ｎｍ以上残るような時間、例えば３分以内とする。後に説明するように、この膜厚は、抵抗素子２３内のｎ型不純物が外方に拡散して不純物濃度が変動してしまうことを防止するのに必要な値である。

この後、シリコン基板１をアニールする。アニール温度は、例えば約１０００℃とし、この熱処理によって各ソース／ドレイン領域３１，３４と抵抗素子２３の中の不純物が活性化される。このとき、抵抗素子２３の側部の保護膜２４は、抵抗素子２３内部のｐ型不純物が熱によって外方に拡散することを防止する。このため、抵抗素子２３の不純物濃度、即ち抵抗値が所定の値以上に保たれる。
この後、ウェットエッチングによってゲート電極２１，２２上及び抵抗素子２３上の反射防止膜１５を除去する。

さらに、図３（ｂ）に示す断面構造を得るまでの工程を説明する。
まず、ゲート電極２１，２２及び抵抗素子２３のそれぞれの両側部に絶縁性サイドウォール４１を形成する。具体的には、最初にゲート電極２１，２２及び抵抗素子２３を含むシリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極２１，２２の両側面と、抵抗素子２３の両側面にそれぞれ残し、シリコン基板１の表面を露出させる。絶縁性サイドウォール４１を構成する絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。

なお、絶縁膜のエッチバックの前に、抵抗素子２３の上方の絶縁膜をレジストパターン（不図示）で覆う。レジストパターンは、抵抗素子２３の長手方向の両端部にコンタクトホールを形成するための開口を有し、且つ抵抗素子２３の他の領域を覆う。これにより、絶縁膜をエッチバックしたときに、抵抗素子２３の上の絶縁膜にコンタクトホールを形成する。

次に、ゲート電極２１，２２を含むシリコン基板１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜等の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させることにより、ゲート電極２１，２２の上面と、ソース／ドレイン領域３１，３４におけるシリコン基板１上にそれぞれにコバルトシリサイド層等の金属シリサイド層４２，４３が形成される。

また、抵抗素子２３を覆う絶縁膜のコンタクトホールを通して抵抗素子２３の両端にシリサイド膜４２Ａを形成する。
その後に、素子分離絶縁膜４上などで未反応となっている高融点金属膜をウェットエッチングによって除去する。

なお、金属膜を形成する前に、ｎウェル７上のゲート電極２１、サイドウォール４１をマスクにしてソース／ドレイン領域３１にｐ型不純物を導入してもよい。さらに、ｐウェル８上のゲート電極２２、サイドウォール４１をマスクにしてソース／ドレイン領域３４にｎ型不純物を導入してもよい。

ここまでの工程で、シリコン基板１の活性領域ごとに、ゲート絶縁膜１０、ゲート電極２１，２２、ソース／ドレイン領域３１，３４等によって構成されるＭＯＳトランジスタＴｒ１，Ｔｒ２が形成される。さらに、素子分離領域２上に抵抗素子２３が形成される。さらに、ＭＯＳトランジスタＴｒ１，Ｔｒ２、抵抗素子２３等の上に層間絶縁膜、コンタクトプラグ、配線等を形成することにより、トランジスタＴｒ１、Ｔｒ２及び抵抗素子２３を有する半導体装置が形成される。

次に、抵抗素子２３の側面の保護膜２４の膜厚を所定値に確保することによる作用について詳細に説明する。
まず、抵抗素子２３の抵抗値は、Ｒ＝Ｒｓ×Ｌ／Ｗで得られる。ここで、Ｒは抵抗値を示し、Ｒｓはシート抵抗である。Ｌは抵抗素子２３の長さを示し、Ｗは抵抗素子２３の幅である。

ここで、抵抗素子２３を形成する過程の各工程において、抵抗素子２３の幅Ｗは変動することがある。このため、幅Ｗの変動を考慮した補正値ΔＷを用いると、Ｒ＝Ｒｓ×Ｌ／（Ｗ―ΔＷ）となる。ここで、ΔＷは、抵抗素子２３の幅の実際の寸法変化を示すと共に、抵抗素子２３の不純物イオンの外方拡散による見掛け上の幅の変動を含んでいる。

このため、ΔＷを小さくすることができれば、抵抗素子２３の抵抗値のばらつきを抑えることができる。そこで、抵抗素子２３をパターニングしてから活性化アニールをするまでの間で、ΔＷが変動する可能性のあるウェットプロセスの処理時間とΔＷの関係を調べたところ、図４に示す結果が得られた。

ΔＷの絶対値が０．１以下であれば、抵抗素子２３の抵抗値のばらつきが十分に小さくなると考えられるので、図４からウェットプロセスの処理時間を３分以内にすれば良いことがわかった。なお、図４において、抵抗素子２３の長さＬは５μｍである。

また、図５にΔＷと保護膜２４の横方向の厚さの関係を調べた結果を示す。ΔＷの絶対値を０．１以下にするためには、保護膜２４の膜厚を１．２６ｎｍ以上にする必要があることがわかった。つまり、この実施の形態の抵抗素子２３で、抵抗値を所定の値に維持するために必要な保護膜２４の膜厚は１．２６ｎｍ以上であり、そのような膜厚を維持するためにウェットプロセスの時間を３分以内に抑える必要があることがかわった。

次に、図６に抵抗素子２３の長さＬを一定にして幅Ｗを変化させたときの、単位長さ当たりの抵抗値の変化を調べた結果を示す。ラインＬ１に示すように、保護膜２４の膜厚を１．２６ｎｍ以上にした抵抗素子２３では幅Ｗの実際の値を変化させてもシート抵抗値Ｒｓは殆ど変化しなかった。つまり、保護膜２４の膜厚を１．２６ｎｍ以上にすれば、抵抗素子２３の幅Ｗにばらつきが生じた場合でも不純物の外方拡散が抑制され、抵抗値のばらつきを抑えることができる。なお、図示を省略するが、長さＬが異なる抵抗素子２３についても同じ実験を行ったところ、同様の結果が得られた。

なお、比較として、ラインＬ２に従来の製造方法、即ち図２（ｃ）、図３（ａ）に示すレジストからなるマスク３０、３３の除去時に保護膜２４が除去される条件でウェットプロセスを行って作製した抵抗素子のシート抵抗の幅に対する依存性を調べた結果を示す。従来の抵抗素子では、保護膜２４が活性化アニール前に除去されてしまうので幅Ｗを減少させるとシート抵抗値Ｒｓが増加している。

このため、抵抗値にばらつきが生じ易い。これは、抵抗素子の幅が広いと、側部から不純物が抜けても抵抗値の変動は小さいが、抵抗素子の幅が狭くなると、不純物が少し抜けるだけでも抵抗値が大きく変動するからである。例えば、抵抗素子の抵抗値の規格が２００Ω／ｃｍ^２〜３５０Ω／ｃｍ^２であった場合には、幅Ｗが減少すると抵抗値が規格を越えてしまう。

ここで、不純物の外方拡散は、抵抗素子２３が活性化アニールされる過程で生じると考えられる。さらに、図３（ｂ）に示すように、抵抗素子２３の周囲が絶縁性サイドウォール４１で覆われた後は、絶縁性サイドウォール４１によって不純物の拡散が抑制される。このため、保護膜２４が形成された後で、抵抗素子２３とソース／ドレイン領域３１，３４に対する活性化アニールが終了するまでの間、保護膜２４の膜厚を１．２６ｎｍ以上に保つ必要がある。

この間で保護膜２４の膜厚が減少する可能性があるのは、ｎウェル７に不純物をイオン注入した後のレジスト除去用のウェットプロセスと、ｎウェル８に不純物をイオン注入した後のレジスト除去用のウェットプロセスである。このため、２回のウェットプロセスの処理時間ｔｗ１，ｔｗ２の合計時間、つまり処理時間ｔｗ３を３分以内にすることで、ΔＷの絶対値を０．１以下にでき、抵抗素子２３のばらつきを抑えることができる。

このように、この実施の形態に係る製造方法では、抵抗素子２３の側部の保護膜２４の膜厚を制御することで、抵抗素子２３に注入した不純物の外方拡散を抑制するようにしたので、抵抗値のばらつきが抑制される。特に、抵抗素子２３の長辺の側部の保護膜２４については膜厚制御の影響が大きい。

保護膜２４の膜厚は、少なくとも絶縁性サイドウォール４１が形成されるまでの間、維持されるようにしたので、その間のアニールで抵抗素子２３内の不純物が外方に拡散することが防止され、抵抗値のばらつきが抑制される。ここで、半導体装置は、保護膜２４を除去することなく製造されても良い。この場合に、保護膜２４は、最初のアニール時のみならず、他の工程や後のアニール時にも抵抗素子２３の側部に存在し続けることになる。

なお、処理時間ｔ３は、溶剤の濃度や、溶剤の種類によって変化する。この場合でも、保護膜２４の膜厚が１．２６ｎｍ以上になるように処理時間が調整される。
また、ｎ型トランジタ、ｐ型トランジタの一方のみを形成する場合には、ウェットプロセスは１回だけ行われる。さらに、保護膜２４の膜厚を減少させるウェットプロセスが３回以上行われることもある。これらの場合でも、ウェットプロセスの処理時間の合計は３
分以内、又は保護膜２４の膜厚が抵抗素子２３内の不純物の外方拡散を抑制して抵抗値のばらつきを小さくできるような値に維持されるような条件で行う。

さらに、抵抗素子２３をトランジスタＴｒ１，Ｔｒ２と共に製造する代わりに、別の素子と共に製造しても良い。この場合においても、抵抗素子２３の側面に保護膜２４を形成した後に、高温プロセスを行うまでの期間で、保護膜２４の膜厚が抵抗素子２３内の不純物の外方拡散を抑制して抵抗値のばらつきを小さくできるような値に維持されるような条件でウェットプロセスが行われてもよい。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。

以下、実施形態の特徴を付記する。
（付記１）半導体基板上に半導体膜を形成する工程と、前記半導体膜に不純物を注入する工程と、前記半導体膜上にレジストパターンを形成し、前記不純物を注入した前記半導体膜をドライエッチングによりパターニングして抵抗素子を形成する工程と、前記レジストパターンをアッシングにより除去すると共に、前記抵抗素子の側部に保護膜を形成する工程と、前記抵抗素子をレジスト膜で覆う工程と、前記抵抗素子の不純物濃度を所定値以上に保持する膜厚に前記保護膜を維持し、前記レジスト膜の除去用のウェットプロセスを行う工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２）前記保護膜は、少なくとも前記抵抗素子の長辺の両側部に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記ウェットプロセスで前記保護膜の前記膜厚を横方向に１．２６ｎｍ以上で残すことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記ウェットプロセスにＮＨ_４ＯＨとＨ_２Ｏ_２の混合液を使用することを特徴とする付記１乃至付記３のいずれか一つに記載の半導体装置の製造方法。
（付記５）前記レジスト膜除去用の前記ウェットプロセスの処理時間は、３分以内であることを特徴とする付記１乃至付記４のいずれか一つに記載の半導体装置の製造方法。
（付記６）前記半導体膜をエッチングしてトランジスタのゲート電極を形成する工程を有し、前記レジスト膜の形成から除去までの間に前記ゲート電極の両側方の前記半導体基板に不純物を注入する工程を含むことを特徴とする付記１乃至付記５のいずれか一つに記載の半導体装置の製造方法。
（付記７）前記保護膜の前記膜厚は、少なくとも前記ソース／ドレイン領域をアニールにより活性化するまで、保持されることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記レジストパターンの前記アッシングの後工程として、ウェット処理を行うことを特徴とする付記１乃至付記７のいずれか一つに記載の半導体装置の製造方法。
（付記９）前記保護膜を形成してから前記レジスト膜を除去するまでの前記ウェットプロセスは、少なくとも１回行われ、前記ウェットプロセスの処理時間の合計が３分以内であることを特徴とする付記１乃至付記８のいずれか一つに記載の半導体装置の製造方法。

１シリコン基板（半導体基板）
１１ポリシリコン膜（半導体膜）
１２，１３，１６レジストパターン
２１，２２ゲート電極
２３抵抗素子
２４保護膜
３０，３３マスク
Ｔｒ１，Ｔｒ２トランジスタ

Claims

半導体基板上に半導体膜を形成する工程と、
前記半導体膜に不純物を注入する工程と、
前記半導体膜上にレジストパターンを形成し、前記不純物を注入した前記半導体膜をドライエッチングによりパターニングしてゲート電極と抵抗素子を形成する工程と、
前記レジストパターンをアッシングにより除去すると共に、前記抵抗素子の側部に保護膜を形成する工程と、
前記抵抗素子及び前記保護膜をレジスト膜で覆った後、前記ゲート電極をマスクにして前記半導体基板に不純物を注入し、不純物拡散層を形成する工程と、
前記保護膜を所定の膜厚以上に維持しつつ、前記レジスト膜をウェットプロセスで除去する工程と、
前記不純物拡散層をアニールして活性化した後、前記ゲート電極及び前記抵抗素子のそれぞれに側部に絶縁性のサイドウォールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ウェットプロセスで前記保護膜の前記膜厚を横方向に１．２６ｎｍ以上で残すことを特徴とする請求項１に記載の半導体装置の製造方法。
レジスト膜除去用の前記ウェットプロセスの処理時間は、３分以内であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記保護膜の前記膜厚は、少なくとも前記ソース／ドレイン領域をアニールにより活性化するまで、保持されることを特徴とする請求項３に記載の半導体装置の製造方法。