CN112530953A - 半导体装置 - Google Patents

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Abstract

实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备半导体基板、设置于上述半导体基板的上表面的第1晶体管、以及设置于上述第1晶体管的上方并连接于上述第1晶体管的栅极的第1电容器。在上述栅极与上述半导体基板之间能够流通隧道电流。

Description

半导体装置
关联申请
本申请享受以日本专利申请2019－168419号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部的内容。
技术领域
实施方式涉及半导体装置。
背景技术
以往以来，制造将逻辑电路和存储元件混合搭载的半导体装置。在这样的半导体装置中也要求存储元件的小型化。
发明内容
实施方式提供能够小型化的半导体装置。
实施方式的半导体装置具备半导体基板、设置于上述半导体基板的上表面的第1晶体管、以及设置于上述第1晶体管的上方并连接于上述第1晶体管的栅极的第1电容器。在上述栅极与上述半导体基板之间，能够流通隧道电流。
附图说明
图1是表示实施方式的半导体装置的电路图。
图2是表示实施方式的半导体装置的存储元件的电路图。
图3是表示实施方式的半导体装置的俯视图。
图4是表示实施方式的半导体装置的俯视图。
图5是表示实施方式的半导体装置的俯视图。
图6是表示实施方式的半导体装置的俯视图。
图7是表示实施方式的半导体装置的俯视图。
图8是表示实施方式的半导体装置的俯视图。
图9是基于图3～图8所示的A－A’线的截面图。
图10是基于图3～图8所示的C－C’线的截面图。
图11是基于图3～图8所示的C－C’线的截面图。
图12是基于图3～图8所示的D－D’线的截面图。
图13是基于图3～图8所示的E－E’线的截面图。
图14是基于图3～图8所示的F－F’线的截面图。
图15是表示实施方式的半导体装置的动作中对各布线施加的电位的表。
具体实施方式
以下，对本发明的实施方式进行说明。
图1是表示本实施方式的半导体装置的电路图。
图2是表示本实施方式的半导体装置的存储元件的电路图。
图3～图8是表示本实施方式的半导体装置的俯视图。图3～图8表示从下层朝向上层逐渐不同的平面。
图9是基于图3～图8所示的A－A’线的截面图。
图10是基于图3～图8所示的B－B’线的截面图。
图11是基于图3～图8所示的C－C’线的截面图。
图12是基于图3～图8所示的D－D’线的截面图。
图13是基于图3～图8所示的E－E’线的截面图。
图14是基于图3～图8所示的F－F’线的截面图。
另外，各图是示意性的图，被适当夸张以及省略。此外，在图之间，各部分的位置关系以及纵横比严密地讲并不一致。
如图1所示，本实施方式的半导体装置100中，设有解码器101及102。从解码器101，将第1栅极线CG1、源极线SL、第2栅极线CG2以及消除用栅极线EG各引出了多条。从解码器102，将第1位线BL1以及第2位线BL2各引出了多条。按第1栅极线CG1、源极线SL、第2栅极线CG2以及消除用栅极线EG与第1位线BL1以及第2位线BL2交叉的每个部分，形成有存储单元103。如后述那样，在各存储单元103设有四个存储元件104。
如图2所示，在设置于存储单元103的存储元件104的一个中，在第1位线BL1与源极线SL之间设有晶体管106a。在晶体管106a设有浮置栅极电极FL。在浮置栅极电极FL与消除用栅极线EG之间设有电容器107。浮置栅极电极FL和消除用栅极线EG经由电容器107而隧道耦合。此外，在浮置栅极电极FL与第1栅极线CG1之间，设有MIM(Metal-Insulator-Metal：金属－绝缘体－金属)电容器108a。浮置栅极电极FL与第1栅极线CG1经由MIM电容器108a而电容耦合。
存储元件104也可以代替第1位线BL1而连接于第2位线BL2，也可以代替第1栅极线CG1而连接于第2栅极线CG2。按位线与栅极线的每个交点设有存储元件104。存储单元103中，设有连接于第1位线BL1和第1栅极线CG1的第1存储元件104(图2参照)、连接于第1位线BL1和第2栅极线CG2的第2存储元件104、连接于第2位线BL1和第1栅极线CG1的第3存储元件104、以及连接于第2位线BL2和第2栅极线CG2的第4存储元件104的合计四个存储元件104。
如图3以及图9～图14所示，在半导体装置100设有作为半导体基板的硅基板10。在图9～图14中表示了大致相当于一个存储单元103的区域。但是，为了表示相邻的存储单元103之间的构成要素的关系，还表示了相邻的存储单元103的一部分。以下，对一个存储单元103的结构进行说明，但其他存储单元103的结构也同样。
以下，为了说明的方便，本说明书中采用XYZ正交坐标系。将与硅基板10的上表面10a平行且相互正交的两个方向设为“X方向”以及“Y方向”，将与硅基板10的上表面10a正交的方向设为“Z方向”。此外，在“Z方向”中，可以以硅基板10的上表面10a为基准，将远离硅基板10的方向称为“上”，也可以将进入硅基板10内的方向称为“下”，但该表现也是为了说明的方便，与重力的方向无关。Z方向也可以称为“上下方向”。
硅基板10的上层部分的导电型例如是p型。在硅基板10的上层部分设有第1半导体区域11、第2半导体区域12、以及EG用扩散区域13。在一个存储单元103，各设有一个第1半导体区域11、第2半导体区域12、以及EG用扩散区域13。
第1半导体区域11以及第2半导体区域12的形状是沿X方向延伸的带状。第1半导体区域11以及第2半导体区域12既可以按每个存储单元103形成，也可以遍及在X方向上排列的多个存储单元103而形成。第1半导体区域11和第2半导体区域12沿着Y方向交替地配置。第1半导体区域11以及第2半导体区域是有源区域。
EG用扩散区域13在Y方向上设置在第1半导体区域11与第2半导体区域12之间。从上方观察时，EG用扩散区域13的形状例如是矩形。因而，在EG用扩散区域13中存在四个角部13a、13b、13c以及13d。EG用扩散区域13的导电型例如是p+型。EG用扩散区域13的杂质浓度比硅基板10的上层部分的杂质浓度高。
在硅基板10的上表面10a中的除了第1半导体区域11、第2半导体区域12以及EG用扩散区域13以外的区域，形成有STI(Shallow Trench Isolation：元件分离绝缘膜)14。通过STI14，第1半导体区域11、第2半导体区域12、以及EG用扩散区域13被相互电分离。另外，两个区域被电分离是指一个区域的动作对另一个区域的动作不造成实际上成为问题的程度的影响。第1半导体区域11、第2半导体区域12、以及EG用扩散区域13是STI14的开口部。
在硅基板10上设有层间绝缘膜20。以下说明的构成要素设置在层间绝缘膜20中。另外，图3～图8中省略了层间绝缘膜20。
在硅基板10上，作为浮置栅极电极FL而设有四个浮动栅极电极层21a、21b、21c以及21d(以下，也统称为“浮动栅极电极层21”)。浮动栅极电极层21a、21b、21c以及21d沿着X方向以及Y方向以2行2列的矩阵状设置。从上方观察时，各浮动栅极电极层21的形状是长度方向为Y方向的矩形。浮动栅极电极层21a以及21b跨第1半导体区域11，浮动栅极电极层21c以及21d跨第2半导体区域12。浮动栅极电极层21由导电材料、例如多晶硅形成。在硅基板10与浮动栅极电极层21之间、以及STI14与浮动栅极电极层21之间，设有栅极绝缘层22。浮动栅极电极层22例如由硅氧化物(SiO)形成。
各浮动栅极电极层21的一个角部向EG用扩散区域13的各角部上伸出。换言之，EG用扩散区域13的四个角部被四个浮动栅极电极层21覆盖。因此，上下方向(Z方向)中，浮动栅极电极层21的各角部与EG用扩散区域13的各角部重叠。具体而言，浮动栅极电极层21a的角部23a配置在EG用扩散区域13的角部13a上。浮动栅极电极层21b的角部23b配置在EG用扩散区域13的角部13b上。浮动栅极电极层21c的角部23c配置在EG用扩散区域13的角部13c上。浮动栅极电极层21d的角部23d配置在EG用扩散区域13的角部13d上。由此，在各浮动栅极电极层21与EG用扩散区域13之间形成有电容器107。各浮动栅极电极层21与EG用扩散区域13隧道耦合。即，在硅基板10与各浮动栅极电极层21之间，可经由栅极绝缘层22流过隧道电流。换言之，浮动栅极电极层21a、浮动栅极电极层21b、浮动栅极电极层21c、以及浮动栅极电极层21d能够经由STI14的相同开口部而在与硅基板10的EG用扩散区域13之间流通隧道电流。
第1半导体区域11中的浮动栅极电极层21a的正下区域为沟道区域16a。第1半导体区域11中的浮动栅极电极层21b的正下区域为沟道区域16b。第2半导体区域12中的浮动栅极电极层21c的正下区域为沟道区域16c。第2半导体区域12中的浮动栅极电极层21d的正下区域为沟道区域16d。沟道区域16a、16b、16c、16d的导电型为p型。
第1半导体区域11中的夹着沟道区域16a的区域为漏极区域18a以及源极区域17a。第1半导体区域11中的夹着沟道区域16b的区域为源极区域17a以及漏极区域18b。即，第1半导体区域11中，漏极区域18a、沟道区域16a、源极区域17b、沟道区域16b、以及漏极区域18b沿着Y方向按该顺序排列。
第2半导体区域12中的夹着沟道区域16c的区域为漏极区域18c以及源极区域17b。第2半导体区域12中的夹着沟道区域16d的区域为源极区域17b以及漏极区域18d。即，第2半导体区域12中，漏极区域18c、沟道区域16c、源极区域17b、沟道区域16d、以及漏极区域18d沿着Y方向按该顺序排列。源极区域17a以及17b、漏极区域18a～18d的导电型例如为n+型。
通过漏极区域18a、沟道区域16a、源极区域17a、栅极绝缘层22以及浮动栅极电极层21a，在硅基板10的上表面10a形成晶体管106a。同样，通过源极区域17a、沟道区域16b、漏极区域18b、栅极绝缘层22以及浮动栅极电极层21b，在硅基板10的上表面10a形成晶体管106b。通过漏极区域18c、沟道区域16c、源极区域17b、栅极绝缘层22以及浮动栅极电极层21c，在硅基板10的上表面10a形成晶体管106c。通过源极区域17b、沟道区域16d、漏极区域18c、栅极绝缘层22以及浮动栅极电极层21d，在硅基板10的上表面10a形成晶体管106d。晶体管106a～106d(还统称为“晶体管106”)是n沟道型的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属氧化物半导体场效应晶体管)。
如图4以及图9～图14所示，在第1半导体区域11上设有接触件24a、24b、24c，在其之上分别设有第1布线25a、25b、25c。第1布线25a经由接触件24a连接于第1半导体区域11的漏极区域18a。第1布线25b经由接触件24b连接于第1半导体区域11的源极区域17a。第1布线25c经由接触件24c连接于第1半导体区域11的漏极区域18b。
在第2半导体区域12上，设有接触件24d、24e、24f，在其之上分别设有第1布线25d、25e、25f。第1布线25d经由接触件24d连接于第2半导体区域12的漏极区域18c。第1布线25e经由接触件24e连接于第2半导体区域12的源极区域17b。第1布线25f经由接触件24f连接于第2半导体区域12的漏极区域18d。
在浮动栅极电极层21a中的在Y方向上远离EG用扩散区域13的端部上，设有接触件24g，在其之上设有第1布线25g。第1布线25g经由接触件24g连接于浮动栅极电极层21a。同样，在浮动栅极电极层21b中的在Y方向上远离EG用扩散区域13的端部上，设有接触件24h，在其之上设有第1布线25h。第1布线25h经由接触件24h连接于浮动栅极电极层21b。在浮动栅极电极层21c中的在Y方向上远离EG用扩散区域13的端部上，设有接触件24i，在其之上设有第1布线25i。第1布线25i经由接触件24i连接于浮动栅极电极层21a。在浮动栅极电极层21d中的在Y方向上远离EG用扩散区域13的端部上，设有接触件24j，在其之上设有第1布线25j。第1布线25j经由接触件24j连接于浮动栅极电极层21d。
在EG用扩散区域13上设有接触件24k，在其之上设有第1布线25k。第1布线25k经由接触件24k连接于EG用扩散区域13。第1布线25k的形状是长度方向为X方向的长方形状。第1布线25a～25k例如由金属构成，Z方向上的位置大致相同。
如图5以及图9～图14所示，在第1布线25a上设有第1孔26a，在其之上设有第2布线27a。第2布线27a经由第1孔26a连接于第1布线25a。在第1布线25b上设有第1孔26b，在其之上设有第2布线27b。第2布线27b经由第1孔26b连接于第1布线25b。第2布线27b为源极线SL。源极线SL(第2布线27b)在Y方向上延伸，在沿着Y方向排列的多个存储单元103中被共通化。
在第1布线25c上设有第1孔26c，在其之上设有第2布线27c。第2布线27c经由第1孔26c连接于第1布线25c。在第1布线25d上设有第1孔26d，在其之上设有第2布线27d。第2布线27d经由第1孔26d连接于第1布线25d。
在第1布线25e上设有第1孔26e，在其之上配置有第2布线27b。第2布线27b经由第1孔26e连接于第1布线25e。如上所述，第2布线27b为源极线SL。因而，源极线SL(第2布线27b)经由第1孔26b、第1布线25b、接触件24b连接于第1半导体区域11的源极区域17a，并且经由第1孔26e、第1布线25e、接触件24e连接于第2半导体区域12的源极区域17b。
在第1布线25f上设有第1孔26f，在其之上设有第2布线27f。第2布线27f经由第1孔26f连接于第1布线25f。在第1布线25g上设有第1孔26g，在其之上设有第2布线27g。第2布线27g经由第1孔26g连接于第1布线25g。在第1布线25h上设有第1孔26h，在其之上设有第2布线27h。第2布线27h经由第1孔26h连接于第1布线25h。在第1布线25i上设有第1孔26i，在其之上设有第2布线27i。第2布线27i经由第1孔26i连接于第1布线25i。在第1布线25j上设有第1孔26j，在其之上设有第2布线27j。第2布线27j经由第1孔26j连接于第1布线25j。
在第1布线25k上设有第1孔26k，在其之上设有第2布线27k。第2布线27k经由第1孔26k连接于第1布线25k。但是，第1孔26k以及第2布线27k不是配置于接触件24k的正上区域，而是配置于在X方向上错开的位置。
如图6以及图9～图14所示，在第2布线27a上设有第2孔28a，在其之上设有第3布线29a。第3布线29a经由第2孔28a连接于第2布线27a。第3布线29a是第1位线BL1。第1位线BL1(第3布线29a)在X方向上延伸，并在沿着X方向排列的多个存储单元103中被共通化。
在第2布线27c上设有第2孔28c，在其之上配置有第3布线29a(第1位线BL1)。第3布线29a经由第2孔28c连接于第2布线27c。因而，第1位线BL1(第3布线29a)经由第2孔28a、第2布线27a、第1孔26a、第1布线25a以及接触件24a连接于第1半导体区域11的漏极区域18a，并且经由第2孔28c、第2布线27c、第1孔26c、第1布线25c以及接触件24c连接于第1半导体区域11的漏极区域18c。
在第2布线27d上设有第2孔28d，在其之上设有第3布线29b。第3布线29b经由第2孔28d连接于第2布线27d。第3布线29b为第2位线BL2。第2位线BL2(第3布线29b)在X方向上延伸，在沿着X方向排列的多个存储单元103中被共通化。
在第2布线27f上设有第2孔28f，在其之上配置有第3布线29b(第2位线BL2)。第3布线29b经由第2孔28f连接于第2布线27f。因而，第2位线BL2(第3布线29b)经由第2孔28d、第2布线27d、第1孔26d、第1布线25d以及接触件24d连接于第2半导体区域12的漏极区域18c，并且经由第2孔28f、第2布线27f、第1孔26f、第1布线25f以及接触件24f连接于第2半导体区域12的漏极区域18d。
在第2布线27g上设有第2孔28g，在其之上设有第3布线29g。第3布线29g经由第2孔28g连接于第2布线27g。在第2布线27h上设有第2孔28h，在其之上设有第3布线29h。第3布线29h经由第2孔28h连接于第2布线27h。在第2布线27i上设有第2孔28i，在其之上设有第3布线29i。第3布线29i经由第2孔28i连接于第2布线27i。在第2布线27j上设有第2孔28j，在其之上设有第3布线29j。第3布线29j经由第2孔28j连接于第2布线27j。在第2布线27k上设有第2孔28k，在其之上设有第3布线29k。第3布线29k经由第2孔28k连接于第2布线27k。
如图7以及图9～图14所示，在第3布线29g上设有第3孔30g，在其之上设有第4布线31g。第4布线31g经由第3孔30g连接于第3布线29g。同样，在第3布线29h上设有第3孔30h，在其之上设有第4布线31h。第4布线31h经由第3孔30h连接于第3布线29h。在第3布线29i上设有第3孔30i，在其之上设有第4布线31i。第4布线31i经由第3孔30i连接于第3布线29i。在第3布线29j上设有第3孔30j，在其之上设有第4布线31j。第4布线31j经由第3孔30j连接于第3布线29j。
在第3布线29k上设有第3孔30k，在其之上设有第4布线31k。第4布线31k经由第3孔30k连接于第3布线29k。第4布线31k为消除用栅极线EG。消除用栅极线EG(第4布线31k)在Y方向上延伸，在沿着Y方向排列的多个存储单元103中被共通化。
如图8以及图9～图14所示，在第4布线31g上设有第4孔32g，在其之上设有下电极层33a。下电极层33a经由第4孔32g连接于第4布线31g。因而，下电极层33a经由第4布线31g、第3布线29g、第2布线27g以及第1布线25g连接于浮动栅极电极层21a。
在第4布线31h上设有第4孔32h，在其之上设有下电极层33b。下电极层33b经由第4孔32h连接于第4布线31h。因而，下电极层33b经由第4布线31h、第3布线29h、第2布线27h以及第1布线25h连接于浮动栅极电极层21b。
在第4布线31i上设有第4孔32i，在其之上设有下电极层33c。下电极层33c经由第4孔32i连接于第4布线31i。因而，下电极层33c经由第4布线31i、第3布线29i、第2布线27i以及第1布线25i连接于浮动栅极电极层21c。
在第4布线31j上设有第4孔32j，在其之上设有下电极层33d。下电极层33d经由第4孔32j连接于第4布线31j。因而，下电极层33d经由第4布线31j、第3布线29j、第2布线27j以及第1布线25j连接于浮动栅极电极层21d。
从上方观察时，下电极层33a～33d的形状分别为矩形，其长度方向例如为Y方向。从上方观察时，下电极层33a～33d分别占相当于存储单元103的区域的大致4分之1。下电极层33a以及下电极层33b在X方向上排列，下电极层33c以及下电极层33d在X方向上排列，下电极层33a以及下电极层33c在Y方向上排列，下电极层33b以及下电极层33d在Y方向上排列。下电极层33a～33d相互分离。
在下电极层33a～33d上分别设有电容绝缘层34a～34d。在包括电容绝缘层34a上以及电容绝缘膜34c上的区域设有上电极层35a。上电极层35a为第1栅极线CG1。电容绝缘层34a～34d也可以是连续的绝缘膜的一部分。
此外，在包括电容绝缘层34b上以及电容绝缘膜34d上的区域设有上电极层35b。上电极层35b为第2栅极线CG2。第1栅极线CG1(上电极层35a)以及第2栅极线CG2(上电极层35b)在Y方向上延伸，在沿着Y方向排列的多个存储单元103中被共通化。
通过下电极层33a、电容绝缘层34a以及上电极层35a，形成了MIM电容器108a。通过下电极层33b、电容绝缘层34b以及上电极层35b，形成了MIM电容器108b。通过下电极层33c、电容绝缘层34c以及上电极层35a，形成了MIM电容器108c。通过下电极层33d、电容绝缘层34d以及上电极层35b，形成了MIM电容器108d。对MIM电容器108a～108d进行统称，也称为“MIM电容器108”。
接着，对本实施方式的半导体装置的动作进行说明。
图15是表示在本实施方式的半导体装置的动作中对各布线施加的电位的表。
(写入动作)
如图2以及图15所示，在向存储元件104写入数据时，在将第1位线BL1(第3布线29a)以及源极线SL(第2布线27b)置为浮置状态的基础上，对第1栅极线CG1(上电极层35a)施加高电位HV，对消除用栅极线EG(第4布线31k)施加接地电位GND。高电位HV例如为10V。
由此，通过MIM电容器108a的耦合效果，浮置栅极电极FL(浮动栅极电极层21a)的电位上升至高电位HV附近，电容器107被施加电压。其结果，在EG用扩散区域13的角部13a与浮动栅极电极层21a的角部23a之间，经由栅极绝缘层22流过隧道电流，电子向浮动栅极电极层21a注入。由此，数据被写入至晶体管106a。
(读出动作)
在将写入到存储元件104的数据读出时，对第1位线BL1施加位线电位VBL，对源极线SL施加接地电位GND。在该状态下，对第1栅极线CG1施加读出电位Vread，对消除用栅极线EG施加接地电位GND。位线电位VBL以及读出电位Vread例如是接地电位GND与高电位HV之间的电位，例如是几V。此时，在晶体管106a的源极－漏极之间是否流过电流，依赖于积蓄在浮置栅极电极FL(浮动栅极电极层21a)中的电荷量。这样，能够将写入到晶体管106a的数据读出。
(消除动作)
在将写入到存储元件104的数据消除时，在使第1位线BL1以及源极线SL成为浮置状态的基础上，对第1栅极线CG1施加接地电位GND，对消除用栅极线EG施加高电位HV。
由此，通过MIM电容器108a的耦合效果，浮置栅极电极FL的电位降低至接地电位GND，电容器107被施加电压。其结果，在EG用扩散区域13的角部13a与浮动栅极电极层21a的角部23a之间，经由栅极绝缘层22流过隧道电流，从浮动栅极电极层21a排出电子。由此，写入到晶体管106a的数据被消除。
接着，对本实施方式的动作进行说明。
本实施方式中，MIM电容器108配置在晶体管106以及电容器107的上方。由此，能够减少存储单元103的面积。
此外，本实施方式中，四个晶体管106的浮动栅极电极层21在与共通的一个EG用扩散区域13之间形成电容器107。由此，只要对四个存储元件104设置一个EG用扩散区域13即可，因此能够进一步减少存储单元103的面积。
进而，本实施方式中，从上方观察时，使EG用扩散区域13的形状为矩形，使EG用扩散区域13的四个角部13a～13d和四个浮动栅极电极层21a～21g各自的角部23a～23d重叠。由此，能够容易地使浮动栅极电极层21与EG用扩散区域13的重叠面积均匀化，实现存储元件104的动作的均匀化。
根据以上说明的实施方式，能够实现可小型化的半导体装置。
以上，说明了本发明的几个实施方式，这些实施方式是作为例子来提示的，并不是要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等价物的范围中。

Claims (10)

1.一种半导体装置，具备：
半导体基板；
第1晶体管，设置于上述半导体基板的上表面；以及
第1电容器，设置于上述第1晶体管的上方，与上述第1晶体管的栅极连接；
在上述栅极与上述半导体基板之间，能够流通隧道电流。
2.如权利要求1所述的半导体装置，还具备：
第2晶体管，设置于上述半导体基板的上表面；
第3晶体管，设置于上述半导体基板的上表面；
第4晶体管，设置于上述半导体基板的上表面；
第2电容器，设置于上述第2晶体管的上方，与上述第2晶体管的栅极连接；
第3电容器，设置于上述第3晶体管的上方，与上述第3晶体管的栅极连接；
第4电容器，设置于上述第4晶体管的上方，与上述第4晶体管的栅极连接；以及
绝缘膜，设置于上述半导体基板的上表面，形成有开口部；
上述第1晶体管的栅极、上述第2晶体管的栅极、上述第3晶体管的栅极、以及上述第4晶体管的栅极能够分别经由相同的上述开口部而在与上述半导体基板之间流通隧道电流。
3.如权利要求1或2所述的半导体装置，
上述第1电容器是金属-绝缘体-金属电容器。
4.一种半导体装置，具备：
半导体基板；
第1半导体区域，形成于上述半导体基板的上层部分；
扩散区域，形成于上述半导体基板的上层部分，与上述第1半导体区域电分离；
第1位线，连接于上述第1半导体区域的第1部分；
源极线，连接于上述第1半导体区域的第2部分；
消除用栅极线，连接于上述扩散区域；
栅极绝缘层，设置于上述第1半导体区域中的上述第1部分与上述第2部分之间的第3部分上、以及上述扩散区域上；
第1栅极电极层，设置于上述栅极绝缘层上；
第1下电极层，设置于上述第1栅极电极层上，连接于上述第1栅极电极层；
电容绝缘层，设置于上述第1下电极层上；以及
第1上电极层，经由上述电容绝缘层与上述第1下电极层电容耦合；
在上下方向上，第1栅极电极层的一部分与上述扩散区域的第1部分重叠。
5.如权利要求4所述的半导体装置，
在上述扩散区域与上述第1栅极电极层之间，能够经由上述栅极绝缘层而流通隧道电流。
6.如权利要求4或5所述的半导体装置，还具备：
第2半导体区域，形成于上述半导体基板的上层部分，与上述第1半导体区域以及上述扩散区域电分离；
第2位线，与上述第2半导体区域的第1部分以及第2部分连接；
第2栅极电极层；
第3栅极电极层；
第4栅极电极层；
第2下电极层，设置于上述第2栅极电极层上，与上述第2栅极电极层连接；
第3下电极层，设置于上述第3栅极电极层上，与上述第3栅极电极层连接；以及
第4下电极层，设置于上述第4栅极电极层上，与上述第4栅极电极层连接；
上述第1位线还与上述第1半导体区域的第4部分连接；
上述源极线还连接于上述第2半导体区域中的上述第1部分与上述第2部分之间的第3部分；
在上述扩散区域的上述第1部分与上述第1栅极电极层之间配置有上述栅极绝缘层的一部分；
上述第2栅极电极层配置于上述第1半导体区域中的上述第2部分与上述第4部分之间的第5部分的正上区域、以及上述栅极绝缘层上且是上述扩散区域的第2部分的正上区域；
上述第3栅极电极层配置于上述第2半导体区域中的上述第1部分与上述第3部分之间的第4部分的正上区域、以及上述栅极绝缘层上且是上述扩散区域的第3部分的正上区域；
上述第4栅极电极层配置于上述第2半导体区域中的上述第2部分与上述第3部分之间的第5部分的正上区域、以及上述栅极绝缘层上且是上述扩散区域的第4部分的正上区域；
在上述扩散区域与上述第2栅极电极层之间、上述扩散区域与上述第3栅极电极层之间、以及上述扩散区域与上述第4栅极电极层之间能够分别经由上述栅极绝缘层而流通隧道电流。
7.如权利要求6所述的半导体装置，
从上方观察时，上述扩散区域的形状是矩形；
上述扩散区域的上述第1部分、上述第2部分、上述第3部分以及上述第4部分是上述矩形的角部。
8.如权利要求6所述的半导体装置，
还具备与上述第2下电极层以及上述第4下电极层分别电容耦合的第2上电极层；
上述第1上电极层还与上述第3下电极层电容耦合。
9.如权利要求6所述的半导体装置，
上述第1位线以及上述第2位线在与上述半导体基板的上表面平行的第1方向上延伸；
上述源极线以及上述基板布线在与上述半导体基板的上表面平行且与上述第1方向交叉的第2方向上延伸。
10.如权利要求9所述的半导体装置，
上述第1栅极电极和上述第2栅极电极在上述第1方向上排列；
上述第1栅极电极和上述第3栅极电极在上述第2方向上排列。
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