KR100726853B1 - 비휘발성 반도체 기억장치 및 반도체 집적회로 장치 - Google Patents

비휘발성 반도체 기억장치 및 반도체 집적회로 장치 Download PDF

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Abstract

비휘발성 반도체 기억장치는, p형 Si 기판과, 상기 Si 기판내에 형성된 n형 웰과, 상기 n형 웰(well)내에 형성된 p형 매립 확산영역의 컨트롤 게이트와, 상기 Si 기판내, 상기 n형 웰의 근방에 형성되고, 터널 절연막으로 덮여진 활성영역과, 상기 Si 기판 표면상에, 상기 p형 매립 확산영역과 상기 Si 기판 표면상에 형성된 절연막을 개재하여 용량성 결합하도록 설치된 플로팅(floating) 게이트 전극을 포함하며, 상기 플로팅 게이트 전극은 상기 활성영역 상을, 상기 플로팅 게이트 전극과 상기 Si 기판 표면과의 사이에 상기 터널 절연막이 개재하는 상태로 뻗어있고, 또한, 상기 활성영역 내에는 상기 플로팅 게이트 전극의 양측에, 한 쌍의 n형 확산영역이 각각 소스 영역 및 드레인 영역으로서 형성되고, 상기 소스 영역을 구성하는 상기 n형 확산영역 중, 상기 드레인 영역을 구성하는 상기 n형 확산영역에 면하는 측에, n-형의 확산영역이 형성되어 있다.
반도체, 기억장치, 메모리, 게이트, 집적회로

Description

비휘발성 반도체 기억장치 및 반도체 집적회로 장치{Non-volatile semiconductor memory device and semiconductor integrated circuit}
도 1의 (A)∼(C)는 본 발명의 관련 기술에 따른 단층 게이트 플래시 메모리 장치 구성을 나타내는 도면이다.
도 2의 (A), (B)는 본 발명의 관련 기술에 따른 단층 게이트 플래시 메모리 장치의 기입(program) 동작을 설명하는 도면이다.
도 3의 (A), (B)는 본 발명의 관련 기술에 따른 단층 게이트 플래시 메모리 장치의 소거(erase) 동작을 설명하는 도면이다.
도 4는 본 발명의 제 1 실시예에 의한 플래시 메모리(flash memory) 장치 구성을 나타내는 도면이다.
도 5의 (A), (B)는 도 4의 플래시 메모리 장치의 단면 구조를 나타내는 도면이다.
도 6의 (A), (B)는 도 4의 플래시 메모리 장치의 기입 동작을 설명하는 도면이다.
도 7의 (A), (B)는 도 4의 플래시 메모리 장치의 소거 동작을 설명하는 도면이다.
도 8은 본 발명의 제 2 실시예에 의한 플래시 메모리 장치의 구성을 나타내 는 평면도이다.
도 9의 (A), (B)는 도 8의 플래시 메모리 장치 구성을 나타내는 단면도이다.
도 10의 (A), (B)는 도 9의 플래시 메모리 장치의 소거 동작을 설명하는 도면이다.
도 11은 본 발명의 제 3 실시예에 의한 플래시 메모리 집적회로 장치의 레이 아웃(lay out)을 나타내는 도면이다.
도 12는 도 11의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
도 13은 도 11의 플래시 메모리 집적회로 장치의 레이아웃의 한 변형예를 나타내는 도면이다.
도 14는 도 13의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
도 15는 본 발명의 제 4 실시예에 의한 플래시 메모리 장치의 구성을 나타내는 평면도이다.
도 16의 (A), (B)는 도 15의 플래시 메모리 장치의 구성을 나타내는 단면도이다.
도 17의 (A), (B)는 도 16의 플래시 메모리 장치의 기입 동작을 설명하는 도면이다.
도 18의 (A), (B)는 도 16의 플래시 메모리 장치의 다른 기입 동작을 설명하는 도면이다.
도 19의 (A), (B)는 도 16의 플래시 메모리 장치의 소거 동작을 설명하는 도면이다.
도 20은 본 발명의 제 5 실시예에 의한 플래시 메모리 집적회로 장치의 레이아웃을 나타내는 도면이다.
도 21은 도 20의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
도 22는 도 20의 플래시 메모리 집적회로 장치의 레이아웃의 한 변형예를 나타내는 도면이다.
도 23은 도 22의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
도 24는 본 발명의 제 6 실시예에 의한 플래시 메모리 집적회로 장치의 레이아웃을 나타내는 도면이다.
도 25는 도 24의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
도 26은 도 24의 플래시 메모리 집적회로 장치의 레이아웃의 한 변형예를 나타내는 도면이다.
도 27은 도 26의 플래시 메모리 집적회로 장치 구성을 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 30, 40 : 플래시 메모리 장치
11, 21 : Si 기판
11A, 11B, 21A, 21B : 활성영역
11Bu, 21e : p+형 매립 확산영역
11F, 21F : 필드(filed) 산화막
11a∼11d, 21a∼21c : 확산영역
12G, 22G : 게이트 산화막
12Tox, 22Tox : 터널(tunnel) 산화막
13G : 셀렉트(select) 게이트 전극
13Fg, 23 : 플로팅 게이트(floating gate) 전극
21d : n+형 웰(well)
21A1∼21A5 : 매립 확산영역
21H, 21I : 콘택트홀(contact hole)
21N : n+형 웰
21P : p+형 웰
23 : 플로팅 게이트 전극
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 비휘발성 반도체 기억장치에 관한 것이다.
비휘발성 반도체 기억장치는 전원을 꺼도 정보를 장기간 보관 유지할 수 있는 반도체 메모리 장치이고, EEPROM(Electrically Erasable and Programable Read Only Memory)이나 플래시 메모리 장치가 그 전형적인 예이다. 이러한 반도체 메모리 장치에서는 정보가 플로팅 게이트(floating gate) 전극 내에 전하의 형태로 보관 유지되지만, 특히 플래시 메모리 장치는 셀(cell) 면적이 작고, 다른 반도체 장치, 특히 논리 반도체 장치와 함께 대규모 집적회로를 구성하는데 적합하다.
종래의 전형적인 플래시 메모리 장치는, 채널 영역상에 터널 산화막을 개재하여 플로팅 게이트 전극을 형성하고, 또한 절연막을 개재하여 상기 플로팅 게이트 전극상에 콘트롤(control) 전극을 형성한 적층 게이트 구조를 가지고 있다. 그러나, 이러한 적층 게이트 구조를 갖는 플래시 메모리 장치는 공정이 복잡한 문제를 가지고 있다.
이에 대해, 본 발명의 관련 기술에 있어서 단층 게이트 구조를 가지는 플래시 메모리 장치가 제안되어 있다.
도 1(A)은 상기 관련 기술에 따른 플래시 메모리 장치(10)의 구성을 나타내는 평면도이고, 도 1의 (B), (C)는 도 1(A) 중, 각각 A－A＇및 B－B＇에 따른 단면도를 나타낸다.
도 1의 (A)∼(C)를 참조하면, Si 기판(11) 상에는 필드 산화막(11F)에 의해 활성영역(11A)이 구획 형성되어 있고, 또한 상기 활성영역(11A)의 근방에는 매립 확산영역(11Bu)을 포함하는 다른 활성영역(11b)이 상기 활성영역(11A)에 평행으로 뻗어 있도록 구획 형성되어 있다.
도 1(B)의 단면도에 나타내듯이, 상기 활성영역(11A) 내에는 n+형의 확산영역(11a), (11b)이 형성되어 있고, 상기 Si 기판(11) 상에는 상기 확산영역(11a)과 (11b)의 사이에 게이트 산화막(12G)을 개재하여 게이트 전극(13G)이 형성되어 있 다. 상기 게이트 전극(13G)을 설치함으로써, 상기 활성영역(11A) 내에는 상기 확산영역(11a)과 확산영역(11b)과의 사이의 영역을 채널 영역으로 하는 MOS 트랜지스터가 형성된다. 이 MOS 트랜지스터는 정보의 독출(reading)에 사용된다.
또한, 도 1(B)의 단면도에 나타내듯이, 상기 활성영역(11A) 내에는 또한 다른 n+ 형 확산영역(11c)이 상기 확산영역(11b)의 근방에서 상기 확산영역(11a)의 반대측에 형성되어 있고, 상기 확산영역(11b)과 확산영역(11c)과의 사이에는 터널 산화막(12Tox)을 개재하여 플로팅 게이트 전극(13Fg)이 형성되어 있다. 또, 상기 확산영역(11b) 일부에는 상기 확산영역(11c)에 면하는 측에 n형의 LDD(Lightly Doped Drain) 영역(11d)이 형성되어 있다.
도 1(C)의 단면도를 참조하면, 상기 게이트 산화막(12G) 상의 플로팅 게이트 전극(13Fg)은 상기 필드 산화막(11F) 상을 상기 활성영역(11B)을 향해 뻗어있고, 또한 상기 활성영역(11B) 내에 있어서 Si 기판(11)의 표면을 덮는 게이트 산화막 (12G) 상을 뻗어있다.
도 2의 (A), (B)는 도 1의 (A)∼(C)의 플래시 메모리 장치(10)의 기입 동작을 나타낸다.
도 2의 (A), (B)를 참조하면, 기입(program)시에는 상기 확산영역(11b)을 접지(GND)하고, 확산영역(11c)에 ＋5∼＋10V의 정전압을 인가함으로써, 상기 확산영역(11c)의 근방에서 핫 일렉트론(hot electron)을 발생시킨다. 동시에 상기 활성영역(11b)에 있어서 상기 매립 확산영역(12Bu)에 ＋15∼＋20V의 양(positive)의 기입 전압을 인가하고, 이에 의해 상기 게이트 절연막(12G)을 개재하여 상기 매립 확산영역(12Bu)에 용량성 결합하고 있는 플로팅 게이트 전극(13Fg)의 전위(potential)가 인하된다. 그 결과, 상기 활성영역(11A)에 있어서 상기 플로팅 게이트 전극(13Fg) 내로의 상기 핫 일렉트론의 주입이 일어난다. 이와 같이 하여 주입된 전자는 상기 플로팅 게이트 전극(13Fg) 내에 안정하게 보관 유지된다.
도 3의 (A), (B)는 도 1(A)∼(C)의 플래시 메모리 장치(10)의 소거 동작을 나타낸다.
도 3의 (A), (B)를 참조하면, 상기 플래시 메모리 장치의 소거 동작시에는 상기 확산영역(11c)을 플로팅 상태로 하고, 상기 확산영역(11b)에 ＋15∼＋20V의 양의 소거 전압을 인가한다. 그 결과, 상기 확산영역(11b)의 전위(potential)가 인하되고, 상기 플로팅 게이트 전극(13Fg) 내에 축적하고 있던 전자는 상기 터널 절연막(12Tox)을 거쳐서 상기 확산영역 (11d) 및 (11b)에 뽑아내어진다.
이와 같이 도 1의 (A)∼(C)의 플래시 메모리 장치(10)는 제조가 용이한 단층 게이트 전극 구조를 가지면서, 게다가 플래시 메모리로서 동작하는 바람직한 특징을 가지고 있지만, 도 1(A)의 평면도에 의해 알 수 있듯이 독출시에 사용하는 셀렉트(select) 게이트 전극(13G)과 플로팅(floating) 게이트(gate) 전극(13Fg)의 두개의 게이트 전극을 사용하기 때문에, 메모리 셀의 면적이 커져버리는 문제점을 가지고 있다.
그래서, 본 발명은 상기의 과제를 해결한 신규하고 유용한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 셀 면적을 축소한 단층 게이트 구조의 플래시 메모리 장치를 제공하는데 있다.
본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판내에 형성된 n형 웰과, 상기 n형 웰(well)내에 형성된 p형 매립 확산영역의 컨트롤 게이트와, 상기 Si 기판내, 상기 n형 웰의 근방에 형성되고, 터널 절연막으로 덮여진 활성영역과, 상기 Si 기판 표면상에, 상기 p형 매립 확산영역과 상기 Si 기판 표면상에 형성된 절연막을 개재하여 용량성 결합하도록 설치된 플로팅(floating) 게이트 전극에 의해 이루어지고, 상기 플로팅 게이트 전극은 상기 활성영역 상을, 상기 플로팅 게이트 전극과 상기 Si 기판 표면과의 사이에 상기 터널 절연막이 개재하는 상태로 뻗어있고, 또한, 상기 활성영역 내에는 상기 플로팅 게이트 전극의 양측에, 한 쌍의 n형 확산영역이 각각 소스 영역 및 드레인 영역으로서 형성되고, 상기 소스 영역을 구성하는 상기 n형 확산영역 중, 상기 드레인 영역을 구성하는 상기 n형 확산영역에 면하는 측에, n-형의 확산영역이 형성되어 있는 것을 비휘발성 반도체 기억장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판상에 반복하여 형성되고, 각각 상기 Si 기판내를 제 1의 방향으로 뻗어있는 복수의 n형 웰과, 상기 각각의 n형 웰내를 상기 제 1의 방향으로 뻗어있는 p형 매립 확산영역의 컨트롤 게이트와, 각각 상기 Si 기판 표면상의 인접하는 한 쌍의 n형 웰의 사이에 구획형성 되고, 각각 상기 제 1의 방향으로 뻗어있고, 터널 절연막으로 덮여진 복수의 활성영역과, 상기 각각의 n형 웰상에, 각각 상기 Si 기판 표면을 덮는 절연막을 개재하여 상기 n형 웰내의 p형 매립 확산영역과 용량성 결합하도록 설치되고, 상기 n형 웰에 인접하는 활성영역 상을 뻗어있는 플로팅 게이트 전극과, 상기 각각의 활성영역 내에 있어서, 상기 플로팅 게이트 전극의 양측에 형성된 n형 확산영역과, 상기 Si 기판상을, 각각 상기 제 1의 방향에 교차하는 제 2의 방향으로, 상기 복수의 n형 웰 및 복수의 활성영역을 가로질러 뻗어있고, 각각 상기 활성영역 내에 대응하는 n형 확산영역에 콘택트 하는 한 쌍의 비트라인과, 상기 Si 기판상을 상기 복수의 n형 웰에 각각 대응해 상기 제 1의 방향으로 뻗어있고, 각각 대응하는 n형 웰내의 컨트롤 게이트와 콘택트 하는 복수의 워드라인에 의해 이루어지는 비휘발성 메모리 셀 어레이를 포함한 반도체 집적회로 장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판상에 반복하여 형성되고, 각각 상기 Si 기판내를 제 1의 방향으로 뻗어있는 복수의 n형 웰과, 상기 각각의 n형 웰내를 각각 상기 제 1의 방향으로 뻗어있고, 각각 컨트롤 게이트를 형성하는 한 쌍의 p형 매립 확산영역과, 상기 Si 기판 표면상의 인접하는 한 쌍의 n형 웰의 사이에 구획형성 되고, 상기 제 1의 방향으로 뻗어있는 한 쌍의, 각각 터널 절연막으로 덮여진 활성영역과, 상기 각각의 n형 웰상에, 각각 상기 Si 기판 표면을 덮는 절연막을 개재하여 상기 n형 웰내의 한쪽의 p형 매립 확산영역과 용량성 결합하도록 설치되고, 상기 n형 웰에 인접하는 활성영역 상을 뻗어있는 플로팅 게이트 전극과, 상기 각각의 활성영역 내에 있어서, 상기 플로팅 게이트 전극의 양측에 형성된 한 쌍의 n형 확산영역과, 상기 Si 기판상을, 각각 상기 제 1의 방향에 교차하는 제 2의 방향으로, 상기 복수의 n형 웰 및 복수의 활성영역을 가로질러 뻗어있고, 각각 상기 활성영역 내에 대응하는 n형 확산영역에 콘택트 하는 한 쌍의 비트라인과, 상기 Si 기판상을 상기 복수의 n형 웰에 각각 대응해 상기 제 1의 방향으로 뻗어있고, 각각 대응하는 n형 웰내의 컨트롤 게이트와 콘택트 하는 복수의 워드라인에 의해 이루어지는 비휘발성 메모리 셀 어레이를 포함한 반도체 집적회로 장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판내에 형성된 n형 매립 확산영역으로 형성되는 컨트롤 게이트와, 상기 Si 기판내의 상기 n형 매립 확산영역 근방에 형성되고, 터널 절연막에 의해 덮여진 활성영역과, 상기 Si 기판 표면상에, 상기 n형 매립 확산영역과 절연막을 개재하여 용량성 결합하도록 설치된 플로팅 게이트 전극에 의해 이루어지고, 상기 활성영역 내에는 상기 p형 Si 기판과, 상기 Si 기판내에 형성된 n형 웰과, 상기 n형 웰내에 형성된 p형 웰에 의해 이루어지는 3중 웰 구조가 형성되어 있고, 상기 플로팅 게이트 전극은 상기 활성영역 상을, 상기 플로팅 게이트 전극과 상기 Si 기판 표면과의 사이에 상기 터널 절연막이 개재하는 상태로 뻗어있고, 또한, 상기 Si 기판내에는, 상기 p형 웰내에 상기 플로팅 게이트 전극의 양측에 한 쌍의 n형 확산영역이, 각각 소스 영역 및 드레인 영역으로서 형성되어 있는 비휘발성 반도체 기억장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판상에 반복하여 형성되고, 각각 상기 Si 기판내를 제 1의 방향으로 뻗어있고 컨트롤 게이트를 형성하는 복수의 n형 매립 확산영역과, 상기 Si 기판 표면상의 인접하는 한 쌍의 n형 매립 확산영역의 사이에 구획형성 되고, p형 Si 기판과, 상기 p형 Si 기판내에 형성된 n형 웰과, 상기 n형 웰내에 형성된 p형 웰에 의해 이루어지는 3중 웰 구조와, 상기 p형 웰내에서 상기 제 1의 방향으로 뻗어있고, 터널 절연막으로 덮여진 활성영역과, 상기 Si 기판상에, 상기 Si 기판 표면을 덮는 절연막을 개재하여 상기 n형 매립 확산영역과 용량성 결합하도록 설치되고, 상기 n형 매립 확산영역에 인접하는 활성영역 상을 뻗어있는 플로팅 게이트 전극과, 상기 각각의 활성영역 내에 있어서, 상기 플로팅 게이트 전극의 양측에 형성된 한 쌍의 n형 확산영역과, 상기 Si 기판상을, 각각 상기 제 1의 방향에 교차하는 제 2의 방향으로, 상기 복수의 n형 웰 및 복수의 활성영역을 가로질러 뻗어있고, 각각 상기 활성영역 내에 대응하는 n형 확산영역에 콘택트 하는 한 쌍의 비트라인과, 상기 Si 기판상을 상기 복수의 n형 웰에 각각 대응해 상기 제 1의 방향으로 뻗어있고, 각각 대응하는 n형 웰내의 컨트롤 게이트와 콘택트 하는 복수의 워드라인에 의해 이루어지는 비휘발성 메모리 셀 어레이를 포함한 반도체 집적회로 장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 Si 기판상에 반복하여 형성되고, 각각 상기 Si 기판내를 제 1의 방향으로 뻗어있고, 컨트롤 게이트를 형성하는 복수의 n형 매립 확산영역과, 상기 Si 기판 표면상의 인접하는 한 쌍의 n형 매립 확산영역과 다른 한 쌍의 n형 매립 확산영역과의 사이에 구획형성 되고, p형 Si 기판과, 상기 p형 Si 기판내에 형성된 n형 웰과, 상기 n형 웰내에 형성된 p형 웰에 의해 이루어지는 3중 웰 구조와, 상기 p형 웰내에서 상기 제 1의 방향으로 뻗어있는 한 쌍의, 각각 터널 절연막으로 덮여진 활성영역과, 상기 Si 기판상에, 상기 Si 기판 표면을 덮는 절연막을 개재하여 상기 n형 매립 확산영역과 용량성 결합하도록 설치되고, 상기 n형 매립 확산영역에 인접하는 활성영역 상을 뻗어있는 플로팅 게이트 전극과, 상기 각각의 활성영역 내에 있어서, 상기 플로팅 게이트 전극의 양측에 형성된 한 쌍의 n형 확산영역과, 상기 Si 기판상을, 각각 상기 제 1의 방향에 교차하는 제 2의 방향으로, 상기 복수의 n형 웰 및 복수의 활성영역을 가로질러 뻗어있고, 각각 상기 활성영역 내에 대응하는 n형 확산영역에 콘택트 하는 한 쌍의 비트라인과, 상기 Si 기판상을 상기 복수의 n형 웰에 각각 대응해 상기 제 1의 방향으로 뻗어있고, 각각 대응하는 n형 웰내의 컨트롤 게이트와 콘택트 하는 복수의 워드라인에 의해 이루어지는 비휘발성 메모리 셀 어레이를 포함한 반도체 집적회로 장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 p형 Si 기판내에 반복하여 형성되고, 각각이 상기 p형 Si 기판과 상기 Si 기판내에 형성되고 제 1의 방향으로 뻗어있는 n형 웰과 상기 n형 웰내에 형성되고 상기 제 1의 방향으로 뻗어있는 p형 웰에 의해 이루어지는 복수의 3중 웰 구조와, 상기 복수의 3중 웰 구조의 각각에 있어서 상기 p형 웰내에 형성되고, 터널 절연막에 의해 덮여진 활성영역과, 상기 Si 기판상에 있어서 상기 3중 웰 구조의 각각의 근방에 형성되고, 각각 상기 제 1의 방향으로 뻗어있고, 서로 상기 제 1의 방향으로 정렬하고, 또한 상기 제 1의 방향과는 다른 제 2의 방향으로, 상기 다중 웰 구조와 교대로 반복되는 복수의 매립 확산영역과, 상기 Si 기판상에 있어서, 각각의 상기 매립 확산영역과 이에 대 응하는 근방의 활성영역의 사이에 뻗어있고, 상기 매립 확산영역과 상기 Si 기판 표면에 형성된 절연막을 개재하여 용량성 결합을 일으키고, 상기 활성영역 상에 있어서 상기 터널 절연막상을 뻗어있는 복수의 플로팅 게이트 전극과, 상기 Si 기판상을 상기 제 2의 방향으로, 상기 제 2의 방향으로 반복하여 형성되는 복수의 3중 웰 구조 및 매립 확산영역을 가로질러 뻗어있고, 상기 가로지른 매립 확산영역에 콘택트 하는 복수의 워드라인에 의해 이루어지고, 상기 플로팅 게이트 전극은, 상기 제 1의 방향으로, 상기 제 1의 방향으로 정렬한 복수의 매립 확산영역에 대응해 반복하여 형성되고, 또한 상기 제 2의 방향으로 반복되고, 상기 복수의 워드라인은, 상기 제 1의 방향으로 반복되는 NAND형 비휘발성 반도체 기억장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, p형 Si 기판과, 상기 p형 Si 기판내에 반복하여 형성되고, 각각이 상기 p형 Si 기판의 일부와 상기 Si 기판내에 형성되고 제 1의 방향으로 뻗어있는 n형 웰과 상기 n형 웰내에 형성되고 상기 제 1의 방향으로 뻗어있는 p형 웰에 의해 이루어지는 복수의 3중 웰 구조와, 상기 복수의 3중 웰 구조의 각각에 있어서 상기 p형 웰내에 형성되고, 각각 상기 제 1의 방향으로 뻗어있고 터널 산화막에 의해 덮여진 한 쌍의 활성영역과, 상기 Si 기판상에 있어서 상기 3중 웰 구조의 근방에 형성되고, 각각 상기 제 1의 방향으로 뻗어있고, 상기 제 1의 방향으로 2열에 정렬한 복수의 매립 확산영역과, 상기 Si 기판상에 있어서, 각각의 상기 매립 확산영역과 이에 대응하는 근방의 활성영역의 사이에 뻗어있고, 상기 매립 확산영역과 상기 Si 기판 표면에 형성된 절연막을 개재하여 용량성 결합을 일으키고, 상기 활성영역 상에 있어서 상기 터널 산화막상을 뻗어있는 복수의 플로팅 게이트 전극에 의해 이루어지고, 상기 복수의 3중 웰 구조와 상기 2열의 매립 확산 구조는, 각각 제 1 및 제 2의 구조 단위를 형성하고, 상기 제 1 및 제 2의 구조 단위는, 상기 Si 기판 표면에 있어서 상기 제 1의 방향과는 다른 제 2의 방향으로 교대로 반복하여 형성되고, 또한, 상기 Si 기판상을 상기 제 2의 방향으로, 상기 제 2의 방향으로 반복하여 형성되는 복수의 3중 웰 구조 및 매립 확산영역을 가로질러 뻗어있고, 상기 가로지른 매립 확산영역에 콘택트 하는 복수의 워드라인을 포함하고, 상기 플로팅 게이트 전극은, 상기 제 1의 방향으로, 상기 제 1의 방향으로 정렬한 복수의 매립 확산영역에 대응해 반복하여 형성되고, 또한 상기 제 2의 방향으로 반복되고, 상기 복수의 워드라인은, 상기 제 1의 방향으로 반복되는 NAND형 비휘발성 반도체 기억장치에 의해 달성한다.
또한, 본 발명은 상기의 과제를, 터널 절연막으로 작용하는 제 1 절연막으로 덮여진 제 1 활성영역과, 게이트 절연막으로 작용하는 제 2 절연막으로 덮여진 제 2 활성영역을 기판상에 서로 격리하여 형성하는 단계와, 상기 제 2 활성영역에 대응하여 상기 기판내에 제 1 도전형의 웰을 형성하는 단계와, 상기 제 2 절연막에 의해 표면이 덮여지도록 상기 웰내에 제 2 도전형의 확산영역을 형성하는 단계와, 상기 제 1 활성영역의 상기 제 1 절연막과, 상기 제 2 활성영역의 상기 제 1 절연막을 연속적으로 덮도록 상기 기판상에 플로팅 전극을 마련하는 단계를 포함하는 비휘발성 반도체 기억장치 제조 방법에 의해 달성한다.
또한, 본 발명은 상기의 과제를, 터널 절연막으로 작용하는 제 1 절연막으로 덮여진 제 1 활성영역과, 게이트 절연막으로 작용하는 제 2 절연막으로 덮여진 제 2 활성영역을 기판상에 서로 격리하여 형성하는 단계와, 상기 제 2 활성영역에 대응하여 상기 기판내에 제 1 도전형의 웰을 형성하는 단계와, 상기 웰내에 위치되고 상기 제 1 절연막에 의해 표면이 덮여지도록 상기 제 1 활성영역에 대응하여 상기 기판내에 제 2 도전형의 제 1 확산영역을 형성하는 단계와, 상기 제 2 절연막에 의해 표면이 덮여지도록 상기 제 2 활성영역에 대응하여 기판내에 상기 제 1 도전형의 제 2 확산영역을 형성하는 단계와, 상기 제 1 활성영역의 상기 제 1 절연막과, 상기 제 2 활성영역의 상기 제 1 절연막을 연속적으로 덮도록 상기 기판상에 플로팅 전극을 마련하는 단계를 포함하는 비휘발성 반도체 기억장치 제조 방법에 의해 달성한다.
본 발명에 의하면, 단층 게이트 구조의 플래시 메모리 장치에 있어서, 각 메모리 셀 마다 셀렉트 게이트를 형성할 필요가 없어져, 메모리 셀 면적을 약 50%축소하는 것이 가능하게 된다. 또, 이 축소된 셀 면적을 가지는 플래시 메모리 장치를 집적화 함으로써 집적 밀도가 높은 플래시 메모리 집적회로 장치를 실현하는 것이 가능하게 된다. 또, 플래시 메모리의 기입·소거에 사용하는 전압을 저감하는 것이 가능하게 된다. 또, 논리 회로 장치와의 혼합 집적회로 장치에 있어서도 제조 비용을 저하하는 것이 가능하게 된다.
(제 1 실시예)
도 4는 본 발명의 제 1 실시예에 의한 플래시 메모리 장치의 구성을 나타내 는 평면도, 도 5의 (A), (B)는 도 4의 플래시 메모리 장치의 도 4중, A1－A1＇및 B1－B1＇에 따른 단면도를 나타낸다.
도 4 및 도 5의 (A), (B)를 참조하면, p형 Si 기판(21) 상에는 필드 산화막 (21F)에 의해 활성영역(21A)이 구획형성 되어 있고, 또한 상기 활성 영역(21A)의 근방에는 평행으로 다른 활성영역(21B)이 형성되어 있다.
도 5(A)의 단면도에 나타내듯이, 상기 Si 기판(21) 내에는 상기 활성영역 (21A)에 n+형 확산영역 (21a) 및 (21b)가 형성되어 있고, 또한 상기 Si 기판(21) 상에는 상기 확산영역(21a)과 (21b)와의 사이의 채널 영역에 대응해, 터널 산화막 (22Tox)을 개재하여 플로팅 게이트 전극(23)이 형성된다. 도 5(A)의 구성에서는, 또한 상기 n+형 확산영역(21a)에 인접해 n형 LDD 영역(21c)이 형성되어 있다.
상기 플로팅 게이트 전극(23)은 도 5(B)의 단면도에 나타내듯이, 상기 활성영역(21A)을 구획 형성하는 필드 산화막(21F) 상을 뻗어있고, 또한 상기 활성 영역 (11B) 상에 있어서 상기 Si 기판(11)의 표면을 덮는 산화막(22G) 상을 뻗어있다.
상기 활성영역(11B) 내에는 도 4의 평면도에 나타내듯이 n+형 웰(21d)이 상기 플로팅 게이트 전극(23)과 교차하도록 형성되어 있고, 또한 상기 n+웰(21d) 내에는 p+형의 매립 확산영역(21e)이, 도 4의 평면도 중에 있어서 상기 플로팅 게이트 전극(23)과 교차하도록 형성되어 있다.
도 6의 (A), (B)는 상기 플래시 메모리 장치(20)의 기입 동작을 설명하는 도 이다.
도 6(B)을 참조하면, 상기 활성영역(21A) 내에 있어서 상기 확산영역(21b)에＋5V 정도의 정전압이 인가된다. 또한, 도 6(A)에 나타내듯이 상기 활성영역(21B)내에 있어서 상기 n+형 웰(21d) 및 p+형 매립 확산영역(21e)에 ＋7∼12V의 양의 기입 전압이 인가되고, 상기 활성영역(21A) 내에 있어서 상기 확산영역(21b) 근방에 형성되는 핫 일렉트론이 상기 플로팅 게이트 전극(23) 내에 상기 터널 산화막 (22Tox)을 통해서 주입된다.
상기의 조건 하에서 채널 핫 일렉트론(hot electron) 주입에 의해 정보의 기록(프로그램)을 수행할 수 있다.
도 7의 (A), (B)는 상기 플래시 메모리 장치(20)의 소거 동작을 설명하는 도이다.
도 7(B)을 참조하면, 소거 동작시에는 상기 확산영역 (21a) 및 (21c)에 ＋5V 정도의 정전압이 인가되고, 한편 확산영역(21b)은 플로팅 상태로 된다. 또한, 이 상태에서 도 7(A)에 나타내듯이 상기 활성영역(21B)에 있어서 상기 p+형 매립 확산영역(21e) 및 n+형 웰(21d)에 -10V 정도의 음(negative)의 소거 전압이 인가된다. 그 결과 포울러-노드하임(Fowler－Nordheim) 터널 효과에 의해 상기 플로팅 게이트 전극(23) 내에 축적되어 있던 전자가 상기 확산영역 (21c) 및 (21a)로 배출된다.
상기의 조건 하에서 포울러-노드하임(Fowler－Nordheim) 터널 효과에 의해 정보의 소거가 가능하게 된다.
또한, p+형 매립 확산영역(21e)에 5V의 전압을 인가하고 확산영역(21b)에 1V의 전압을 인가함으로써 정보의 독출이 가능하게 된다.
이와 같이, 본 실시예에 의한 플래시 메모리 장치에서는, 단층 게이트 구조를 사용하고, 게다가 앞에서 설명한 관련 기술에 따른 플래시 메모리 장치(10)에 있어서 사용되고 있는 선택 게이트 전극(13G)을 생략할 수가 있기 때문에, 셀 면적이 감소하고, 다른 고속 논리 회로를 구성하는 트랜지스터와 함께 큰 집적 밀도를 가지는 대규모 집적회로를 형성하는 것이 가능하게 된다. 또, 기입·소거시의 전압도 저감하는 것이 가능하게 된다.
(제 2 실시예)
도 8은 본 발명의 제 2 실시예에 의한 플래시 메모리 장치(30)의 구성을 나타내는 평면도를, 또 도 9의 (A), (B)는 상기 플래시 메모리 장치(30)의 도 8중, 각각 A1－A1＇및 B1－B1＇에 따른 단면도를 나타낸다. 다만, 도중 앞에서 설명한 부분에는 대응하는 참조 부호를 붙이고 설명을 생략한다.
도 8을 참조하면, 플래시 메모리 장치(30)는 앞의 실시예에 의한 플래시 메모리 장치(20)와 같은 구성을 가지지만, 상기 플로팅 게이트 전극(23)의 폭이 앞의 실시예의 경우보다도 축소되어 있는 것을 알 수 있다.
도 8의 플래시 메모리 장치(30)에서는, 기입 동작은 도 6의 (A), (B)에서 설명한 앞의 실시예의 것과 마찬가지로 실행되지만, 소거 동작은 도 10(A)에 나타내듯이 상기 n+형 웰(21d) 및 (21e)에 -15V 정도의 높은(high) 음전압을 인가하는 것 에 의해 행해진다. 그 결과, 포울러-노드하임 터널 효과에 의해, 상기 플로팅 게이트 전극(23) 내에 축적되어 있는 전자가 상기 활성영역(21A)에서 터널 산화막(22Tox)을 통해서 상기 Si 기판(21) 내로 배출된다. 이때 도 10(B)에 나타내듯이 상기 활성영역(21A)에 있어서 확산영역 (21a) 및 (21b)는 플로팅 상태로 설정된다.
제 1 실시예와 마찬가지로, 채널 핫 일렉트론(hot electron) 주입에 의해 정보의 기록(프로그램)을 수행할 수 있다. 또한, 포울러-노드하임 터널 효과에 의해 정보의 소거를 수행하는 것이 가능하게 된다. 정보를 독출할 때, 5V의 전압이 p+형 매립 확산영역(21e)에 인가되고, 1V의 전압이 확산영역(21b)에 인가된다.
상기 플래시 메모리 장치(30)에 있어서는, 도 10의 (A), (B)에 나타낸 것처럼 소거 동작시에 상기 Si 기판(21)에 전자를 뽑아내기 때문에, 앞의 실시예의 플래시 메모리 장치(20)에 있어서 상기 확산영역(21a)에 인접해 형성되어 있던 LDD 영역(21c)을 생략하는 것이 가능하다.
또, 상기 활성영역(21A) 내에 있어서 상기 확산영역 (21a)와 (21b)와의 거리를 근접시키는 것이 가능하게 되고, 이에 수반하여 상기 플로팅 게이트 전극(23)의 폭을 축소하는 것이 가능하게 된다.
이와 같이, 본 실시예에 의한 플래시 메모리 장치(30)에 있어서는, 상기 플로팅 게이트 전극(23)의 폭을 축소함으로써 플래시 메모리 셀의 면적을 축소하는 것이 가능해진다.
(제 3 실시예)
도 11은 도 4의 플래시 메모리 장치(20) 혹은 도 8의 플래시 메모리 장치(30)를 사용해 구성한 메모리 집적회로 장치의 레이아웃을 나타내는 도이다.
도 11을 참조하면, 상기 Si 기판(11) 표면에는 활성영역(21A)과 활성 영역 (21B)이 교대로 반복하여 형성되고 있고, 상기 활성영역(21B)의 각각에 대응해 워드라인(word line) WL이 뻗어있고, 도시를 생략한 층간 절연막 내에 형성된 콘택트홀(contact hole)(21H)에서 상기 워드라인 WL은 상기 매립 확산영역(21e)에 콘택트(contact)한다. 또한, 상기 확산영역 (21A) 및 (21B)을 가로질러 다수의 비트라인 BL이 뻗어있고, 각각의 비트라인은 콘택트홀(21I)을 개재하여 상기 활성영역(21A) 내의 확산영역(21a) 혹은 확산영역(21b)에 콘택트 한다.
도 12는 도 11의 플래시 메모리 집적회로 장치의 회로도를 나타낸다.
도 12를 참조하면, 본 실시예의 플래시 메모리 집적회로 장치는 NOR형 회로를 구성하고 있는 것을 알 수 있다.
이하의 표 1은 도 12의 NOR형 플래시 메모리 집적회로 장치의 기입 동작, 소거 동작 및 독출 동작의 각 동작에 대해 구동 조건의 예를 정리해 나타낸다. 다만, 표 1은 도 12 중에서 원으로 둘러싼 워드라인 WL(i＋1)에 상기 매립 전극(21e)이 접속되고, 상기 확산영역(21a)이 비트라인 BL(i＋1)에, 또 상기 확산영역(21c)이 인접하는 비트라인 BL(i＋2)에 접속된 플래시 메모리 셀(i＋1)에 대한 기입·소거 및 독출 동작을 나타낸다.
(표 1)
Figure 112002011152635-pat00001
예로서 표 1을 참조하면, 기입시에는 비트라인 BL(i＋1) 및 BL(i＋2)을 선택하고, 비트라인 BL(i＋1)을 접지하고, 인접하는 비트라인 BL(i＋2)에 ＋5V의 정전압을 인가한다. 다른 비선택 비트라인 BL(i＋3) 및 BL(i＋4)은 플로팅 상태로 되고, 또한 선택된 워드라인 WL(i＋1)에 ＋10V의 기입 전압을 인가하고, 비선택 워드라인 WL(i) 및 WL(i＋2)을 접지한다.
그 결과, 앞에서 설명한 것처럼 상기 매립 확산영역(21e)에 기입 전압이 인가되고, 확산영역(21b) 근방에 형성된 핫 일렉트론이 터널 산화막(22Tox)을 통해서 상기 플로팅 게이트 전극(23)에 주입된다.
표 1 중에서, 「Erase1」라 되어 있는 것은, 관련한 플래시 메모리 장치(i＋1)에 있어서 플로팅 게이트 전극(23) 내에 축적된 전하를 도 7의 (A), (B) 에서 설명한 것처럼 확산영역(21a)에 뽑아내는 경우의 소거 동작의 조건을 나타낸다. 「Erase1」에 의한 소거 동작에서는, 상기 비트라인 BL(i＋1)을 개재하여 상기 확산영역(21a)에 ＋5V의 구동 전압이 인가되고, 또한 상기 워드라인 WL(i＋1)을 개재하여 -10V의 소거 전압이 상기 플로팅 게이트 전극(23)에 인가된다. 상기 「Erase1」에 의한 소거 동작에서는, 상기 선택된 비트라인 BL(i＋1)에 인접하는 비트라인 BL(i＋2)은 플로팅(floating) 상태로 된다.
플래시 메모리 집적회로 장치에서는, 이러한 소거 동작은 다른 플래시 메모리 셀에서도 동시에 실행되고, 그 결과로 상기 ＋5V의 구동 전압은 하나씩 걸러서 다른 비트라인, 예를 들면 비트라인 BL(i＋3)에도 인가되고, 나머지의 비트라인, 예를 들면 비트라인 BL(i) 혹은 BL(i＋4)은 플로팅 상태로 된다. 또 모든 워드라인, 예를 들면 워드라인 WL(i) 및 WL(i＋2)에도 －10V의 소거 전압이 한결같이 인가된다.
표 1 중에서, 「Erase2」라 되어 있는 것은, 관련한 플래시 메모리 장치(i＋1)에 있어서 플로팅 게이트 전극(23) 내에 축적된 전하를 도 10의 (A), (B)에서 설명한 것처럼 Si 기판(21)에 뽑아내는 경우의 소거 동작의 조건을 나타낸다. 「Erase2」에 의한 소거 동작에서는, 비트라인 BL(i)∼BL(i＋4)은 플로팅 상태로 되고, 또한 모든 워드라인 WL(i)∼WL(i＋2)에 -15V의 소거 전압이 인가된다.
또한, 표 1중에서, 「Read」에 나타내듯이, 메모리 셀(i＋1)로부터 정보를 독출하는 경우에는, 상기 메모리 셀(cell)(i＋1)에 대응한 워드라인 WL(i＋1)를 선택하고, 이에 ＋5V의 독출 전압을 인가함과 동시에, 다른 워드라인 WL(i) 혹은 WL(i＋2)을 접지한다. 또한, 상기 메모리 셀(i＋1)에 대응한 비트라인 BL(i＋1) 및 BL(i＋2)을 선택하고, 비트라인 BL(i＋1)을 접지해 비트라인 BL(i＋2)에 ＋5V의 구동 전압을 인가한다. 나머지의 비트라인 BL(i) 및 BL(i＋3), BL(i＋4)은 플로팅 상태로 된다. 이에 의해 선택된 메모리 셀의 도통 혹은 비도통이 선택된 비트라인 쌍의 사이의 전압에 의해 검출되고, 소망한 독출이 이루어진다.
도 13은 본 실시예에 의한 플래시 메모리 집적회로 장치의 한 변형예에 의한 레이아웃을 나타낸다. 다만, 도 13중에서 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 13을 참조하면, 본 변형예에서는 2개의 인접하는 활성영역(21A)에 의해 제 1의 구조 단위를, 또 2개의 인접하는 매립 확산영역(21e)에 의해 제 2의 구조 단위를 형성하고, 상기 제 1 및 제 2의 구조 단위를 교대로 반복한 레이아웃 구성을 가지고, 상기 2개의 인접하는 매립 확산영역(21e)을 공통의 n+형 웰(21d) 내에 형성한 구성을 가지고 있다.
도 14는 도 13의 플래시 메모리 집적회로 장치의 회로도를 나타낸다.
도 14를 참조하면, 본 실시예에서는 한 쌍의 인접하는 워드라인, 예를 들면 워드라인 WL(i)과 WL(i＋1)과의 사이에 두개의 트랜지스터열이 형성되어 있고, 이에 수반해 도 13의 플래시 메모리 집적회로 장치에서는, 도 11의 플래시 메모리 집적회로 장치보다도 약간 집적 밀도가 향상하고 있는 것을 알 수 있다.
도 14의 회로의 동작은 앞에서 표 1로 설명한 것과 실질적으로 같으므로 설 명을 생략한다.
(제 4 실시예)
도 15는 본 발명의 제 4 실시예에 의한 플래시 메모리 장치(40)의 구성을 나타내는 평면도, 도 16의 (A), (B)는 상기 플래시 메모리 장치(40)의, 각각 도 15중 A2－A2＇ 및 B2－B2＇에 따른 단면도를 나타낸다. 다만, 도중 앞에서 설명한 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 15 및 도 16의 (A), (B)를 참조하면, 본 실시예에 있어서는 상기 활성영역(21A)에 대응해 상기 Si 기판(21) 내에 n형 웰(21N)이 형성되고, 또한 상기 n형 웰(21N) 내에 p형 웰(21P)이 형성된다. 한편, 상기 활성영역(21B)에 있어서는 앞의 실시예에서 사용되고 있는 n+형 웰(21d)은 제거되고 n+형의 매립 확산영역(21＇)이 형성되어 있다.
다음에, 상기 플래시 메모리 장치(40)의 기입 동작을 도 17의 (A), (B)를 참조하면서 설명한다.
도 17의 (A), (B)를 참조하면, 기입 동작시에는 상기 활성영역(21A)에 있어서 n형 웰(21N) 및 p형 웰(21P)은 접지되고, 또한 이 상태로 상기 확산영역(21a)을 접지하고, 확산영역(21b)에 ＋5V 정도의 구동 전압을 인가한다. 동시에 상기 활성영역(21B)에 있어서 상기 매립 확산영역(21e＇)에 ＋10V의 기입 전압을 인가함으로써, 상기 p형 웰(21P) 중, 상기 확산영역(21b) 근방에 형성되는 핫 일렉트론을 상기 플로팅 게이트 전극(23) 내에, 터널 산화막(22Tox)을 개재하여 주입한다.
도 18의 (A), (B)는 상기 플래시 메모리 장치(40)의 다른 기입 동작을 나타낸다.
도 18의 (A), (B)를 참조하면, 기입 동작시에는 상기 활성영역(21A)에 있어서 n형 웰(21N) 및 p형 웰(21P)은 0(zero)V로 하고, 동시에 상기 활성영역(21B)에 있어서 상기 매립 확산영역(21e)에 ＋20V의 기입 전압을 인가한다. 그 결과, 포울러-노드하임 터널 효과에 의해, 상기 p형 웰(21P)로부터 상기 터널 산화막(22Tox)을 개재하여 상기 플로팅 게이트 전극(23) 내에 핫 일렉트론이 주입된다.
도 18의 (A), (B)는 상기 플래시 메모리 장치(40)의 소거 동작을 나타낸다.
도 18의 (A), (B)를 참조하면, 상기 활성영역(21A) 내에 있어서 상기 n형 웰(21N), 및 p형 웰(21P)에 ＋15V 정도의 정전압이 인가되고, 또한 상기 활성영역(21B)에 있어서 상기 매립 확산영역(21e＇)을 접지한다. 그 결과, 포울러-노드하임 터널 효과에 의해, 상기 플로팅 게이트 전극(23) 내의 전자가 상기 터널 절연막(22Tox)을 통해서 상기 p형 웰(21P)에 뽑아내어진다.
상기의 조건 하에서 포울러-노드하임 터널 효과에 기초하여 정보의 기록 및 소거를 수행하는 것이 가능하게 된다. p+형 매립 확산영역(21e′)에 5V의 전압을 인가하고 확산영역(21b)에 1V의 전압을 인가함으로써 정보의 독출이 가능하게 된다.
(제 5 실시예)
도 20은 앞의 플래시 메모리 장치(40)에 의해 구성한 본 발명의 제 5 실시예에 의한 플래시 메모리 집적회로 장치의 레이아웃을 나타내는 도이고, 도 21은 도 19에 대응하는 회로도를 나타낸다. 다만, 도중 앞에서 설명한 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 20을 참조하면, 본 실시예 집적회로 장치의 레이아웃은, 먼저 도 11에 있어서 설명한 것과 유사하고, 다만 도 11의 활성영역(21B)에 있어서의 n+형 웰(21d)이 철거되고, 대신에 활성영역(21A)에 있어서 상기 웰 (21N) 및 (21P)에 의한 이중 웰 구조가 형성되어 있는 것을 알 수 있다.
다음에 도 20의 플래시 메모리 장치(40)의 동작을, 도 21 중에서 원으로 둘러싼 플래시 메모리 셀(i＋1)에 대해서 정보의 기입, 소거 및 독출을 하는 경우에 대해 표 2를 참조하면서 설명한다.
(표 2)
Figure 112002011152635-pat00002
예로서 표 2를 참조하면, 기입 동작시에는 앞의 표 1의 경우와 마찬가지로 비트라인 BL(i＋1) 및 BL(i＋2)을 선택하고, 비트라인 BL(i＋1)을 접지해 비트라인 BL(i＋2)에 ＋5V의 구동 전압을 인가한다. 한편, 비선택 비트라인 BL(i) 및 BL(i＋3), BL(i＋4)은 플로팅 상태에 설정하고, 또한 워드라인 WL(i＋1)을 선택하 고, 여기에 ＋10V의 기입 전압을 인가한다. 이때 비선택 워드라인 WL(i) 및 WL(i＋2)은 접지해 둔다. 그 결과, 상기 선택된 플래시 메모리 셀에 대응한 활성영역(21A) 내에 있어서 상기 확산영역(21b) 근방에 핫 일렉트론이 형성되고, 형성된 핫 일렉트론이 상기 플로팅 게이트 전극(23) 내에 주입된다.
한편, 소거 동작시에는 상기 p형 웰(21P) 및 n형 웰(21N)에 ＋15V의 소거 전압이 인가되고, 또한 모든 비트라인 BL(i)∼BL(i＋4)이 플로팅 상태로 되고, 또 모든 워드라인 WL(i)∼WL(i＋2)이 접지된다. 그 결과, 상기 플로팅 게이트 전극(23) 내의 전자는 모든 메모리 셀에 있어서 대응하는 p형 웰(21P) 내에 뽑아내어지고, 플래시 메모리 장치에 특유한 일괄 소거 동작이 일어난다.
한편, 독출 동작시에는 선택된 메모리 셀(i＋1)의 워드라인 WL(i＋1)에 5V의 독출 전압을 인가하고, 다른 워드라인 WL(i) 및 WL(i＋2)을 접지한다. 또한, 상기 선택된 메모리 셀(i＋1)에 대응하는 비트라인 BL(i＋1)을 접지하고, 비트라인 BL(i＋2)에 ＋5V의 구동 전압을 인가한다. 그 외의 비트라인 BL(i) 및 BL(i＋3), BL(i＋4)은 플로팅 상태로 된다.
본 실시예에 의하면, 앞에서 설명한 표 1의 동작과 달리, 소거 동작시에 음전압을 인가할 필요가 없어지고, 이 때문에 플래시 메모리 장치의 전원 계통을 간소화 할 수가 있다.
도 22는 본 실시예의 한 변형예에 의한 플래시 메모리 집적회로 장치의 레이아웃을 나타내는 도이고, 또 도 23은 도 22의 장치의 회로도를 나타낸다. 다만, 도 22 중에서 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고 설 명을 생략한다.
도 22를 참조하면, 본 변형예의 플래시 메모리 집적회로 장치는 인접하는 한 쌍의 활성영역(21A)을 제 1의 구조 단위, 인접하는 한 쌍의 활성영역(21B)을 제 2의 구조 단위로 하여, 상기 제 1의 구조 단위와 상기 제 2의 구조 단위를 상기 Si 기판(21) 상에 반복한 레이아웃 구성을 가지는 것을 알 수 있다. 또, 이때 상기 인접하는 활성영역 (21A)와 (21A)는, 공통의 p형 웰(21P) 내에 형성되어 있고, 그 결과 도 22의 구성은 도 20의 구성보다도 집적 밀도를 향상시킬 수가 있다.
도 23의 회로도에 의해 알 수 있듯이, 본 실시예의 플래시 메모리 집적회로 장치도 또 NOR형 구성을 가진다. 도 23의 회로의 구동 조건은 앞에서 표 2로 설명한 것과 같아서 설명을 생략한다.
(제 6 실시예)
도 24는 본 발명의 제 6 실시예에 의한 플래시 메모리 집적회로 장치의 구성을, 또 도 25는 도 24의 집적회로 장치의 회로도를 나타낸다. 다만, 도 24 중에서 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 24를 참조하면, 본 실시예에서는 상기 Si 기판(11) 내에 앞의 실시예와 마찬가지로 상기 활성영역(21B)을 따라 p+형 웰(21P)의 외측에 n+형 웰(21N)을 형성한 이중구조 웰이 형성되어 있고, 또한 상기 웰 영역(21N, 21P)이 뻗어있는 방향으로 직교하도록 상기 Si 기판(21) 상을 워드라인 WL 및 셀렉트 게이트(select gate) SG가 뻗어있다. 도 24의 평면도 중의 상기 워드라인 WL과 상기 p+형 웰(21P)과의 교점에는, 플래시 메모리 장치의 소스 영역 및 드레인 영역을 구성하는 n+형 확산 영역(21S, 21D)이 상기 워드라인 WL에 대응하는 채널 영역을 사이에 두고 형성되어 있다. 또한, 상기 p+형 웰(21P)의 단부에 있어서, 상기 n+형 확산영역 (21S) 및 (21D)은 상기 셀렉트 게이트 SG와 함께 셀렉트 트랜지스터를 형성한다. 이와 같이, 상기 n+형 확산영역(21S, 21D)은 상기 p+형 웰(21P) 내에 있어서 그 뻗어있는 방향으로 단속적(斷續的)으로 교대로 반복하여 형성되어 있다.
또, 상기 Si 기판(21) 내에는 상기 워드라인 WL의 각각에 콘택트홀을 개재하여 접속된 매립 확산영역(21A1∼21A5)이, 상기 p+형 웰(21P) 및 n+형 웰(21N)이 뻗어있는 방향으로 평행으로, 한정된 길이로 형성되어 있다. 또한, 상기 Si 기판(21) 상에는 터널 산화막(도시하지 않음)을 사이에 두고 다수의 플로팅 게이트 전극(23)이, 도 24의 평면도에 있어서, 상기 매립 확산영역, 예를 들면 영역(21A1)과 이에 인접하는 p+형 웰(21P)과의 사이를 가교하도록 형성되어 있고, 상기 플로팅 게이트 전극(23)은 상기 매립 확산영역(21A1)과 게이트 산화막(도시하지 않음)을 개재하여 용량성 결합을 형성한다. 그 결과, 상기 워드라인 WL 상의 전압 신호에 의해 상기 플로팅 게이트 전극(23)의 전위가 상기 매립 확산영역(21A1)을 개재하여 제어되고, 상기 소스 영역(21S) 및 드레인 영역(21D)의 사이에 있어서, 상기 플로팅 게이트 전극(23) 내에의 핫 일렉트론의 주입 및 뽑아내기에 의한 정보의 기입 및 소거, 및 상기 비트라인 BL를 개재시킨 정보의 독출이 실행된다.
도 25의 회로도를 참조하면, 상기 NAND형 플래시 메모리 집적회로 장치는 워드라인 WL(i)∼WL(i＋3)을 포함하고, 또한 상기 워드라인 WL(i)의 외측 및 워드라인 WL(i＋3)의 외측에, 각각 셀렉트 게이트 SG0 및 셀렉트 게이트 SG1이 형성되어 있다. 상기 셀렉트 게이트 SG와 비트라인 BL(i) 혹은 BL(i＋1)의 교점에는 셀렉트 트랜지스터가 형성된다.
이하의 표 3은 도 25의 NAND형 플래시 메모리 집적회로 장치내의 메모리 셀(i＋1)에의 기입, 소거 및 독출 때의 동작 조건을 나타낸다.
(표 3)
Figure 112002011152635-pat00003
예로서 표 3을 참조하면, 기입시에는 상기 셀렉트 게이트 SG0에 ＋3V의 제어 전압을 인가하고, 또 셀렉트 게이트 SG1을 접지한다. 또한, 비선택 비트라인 BL(i)를 접지하고, 선택된 비트라인 BL(i＋1)에 3V의 구동 전압을 인가한다. 또, 비선택 워드라인 WL(i) 및 WL(i＋2), WL(i＋3)에 ＋10V의 제어 전압을 인가하고, 선택 워 드라인 WL(i＋1)에 ＋20V의 기입 전압을 인가한다. 또, 상기 p+형 웰(21P) 및 n+형 웰(21N)은 접지한다.
한편, 소거 동작시에는 표 3에 나타내듯이 셀렉트 게이트 SG0 및 SG1은 플로팅 상태로 되고, 또한 비트라인 BL(i) 및 BL(i＋1)을 포함하는 모든 비트라인이 플로팅 상태로 설정된다. 또, 상기 워드라인 WL(i)∼WL(i＋3)을 포함하는 모든 워드라인이 접지되고, 이 상태로 상기 p+형 웰(21P) 및 n+형 웰(21N)에 ＋15V의 소거 전압이 인가된다. 그 결과, 전 메모리 셀에 있어서 플로팅 게이트 전극(23) 내에 축적되어 있던 전자가 Si 기판(21) 내에 뽑아내어진다.
또한, 독출 동작시에는 상기 p+형 웰(21P) 및 n+형 웰(21N)이 접지되고, 상기 셀렉트 게이트 SG0 및 SG1에 ＋5V의 제어 전압이 인가된다. 또한, 상기 비트라인 BL(i) 및 BL(i＋1)에 약 ＋1V의 구동 전압이 인가되고, 선택 워드라인 WL(i＋1)를 접지하고, 비선택 워드라인 WL(i) 및 WL(i＋2), WL(i＋3)에 ＋5V의 전압을 인가한다.
이와 같이, 본 실시예에 의하면 단층 게이트 구조를 가지는 플래시 메모리 장치를 사용해 NAND형의 플래시 메모리 집적회로 장치를 형성할 수가 있다.
도 26은 도 24의 플래시 메모리 집적회로 장치의 한 변형예의 레이아웃을, 또 도 27은 대응하는 회로도를 나타낸다.
도 26을 참조하면, 본 변형예에 의한 플래시 메모리 집적회로 장치는, 인접하는 한 쌍의 활성영역(21A)에 의해 제 1의 구조 단위를 형성하고, 인접하는 한 쌍 의 활성영역(21B)에 의해 제 2의 구조 단위를 형성하고, 상기 제 1 및 제 2의 구조 단위를 상기 Si 기판(21) 상에 있어서 교대로 반복한 구성을 갖는다.
본 실시예에 있어서는, 상기 제 2의 구조 단위를 형성하는 한 쌍의 활성영역(21B)이 공통의 p형 웰(21P) 내에 형성되어 있고, 그 결과 앞의 도 23의 실시예의 레이아웃에 비해서 집적 밀도를 향상시킬 수가 있다.
도 26 및 27의 플래시 메모리 집적회로 장치에 있어서의 기입·소거 및 독출 동작은 앞의 경우와 같아서 설명을 생략한다.
이상, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명은 상기의 특정의 실시예에 한정되는 것은 아니고, 특허청구의 범위에 기재한 요지내에 있어서 여러 가지의 변형·변경이 가능하다.
본 발명에 의하면, 면적을 축소한 단층 게이트 구조의 플래시 메모리 장치를 실현할 수가 있다. 또, 기입 및 소거시의 전압을 저감하는 것이 가능하고, 또한 논리 회로와의 혼합 집적회로 장치를 제조할 때의 비용을 저감하는 것이 가능해진다.

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  15. 비휘발성 반도체 기억 장치에 있어서,
    p형 Si 기판과,
    상기 Si 기판 내에 형성된 n형 웰(well)과,
    상기 n형 웰 내에 형성된 p형 매립 확산 영역으로 형성된 컨트롤 게이트(control gate)와,
    상기 Si 기판 내에서의 상기 n형 웰 근처에 형성되고, 터널 절연막으로 덮여진 활성 영역, 및
    상기 Si 기판의 표면 상에 형성되어 상기 p형 매립 확산 영역과 용량성 결합하는 플로팅(floating) 게이트 전극으로 이루어지며,
    상기 플로팅 게이트 전극은, 상기 터널 절연막이 상기 플로팅 게이트 전극과 상기 Si 기판의 상기 표면 사이에 개재된 상태로 상기 활성 영역 위로 뻗어있고,
    상기 활성 영역은, 상기 플로팅 게이트 전극의 양측에, 각각 소스 영역 및 드레인 영역으로서의 한 쌍의 n형 확산 영역을 포함하며,
    상기 소스 영역을 형성하는 상기 n형 확산 영역은 상기 드레인 영역을 형성하는 상기 n형 확산 영역과 면하는 측에, n-형 확산 영역을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  16. 제 15 항에 있어서,
    상기 비휘발성 반도체 기억 장치는 NOR형 플래시 기억를 형성하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  17. 제 16 항에 있어서,
    상기 비휘발성 반도체 기억 장치로부터 데이터를 소거할 때 상기 컨트롤 게이트에 음 전압(negative voltage)이 인가되는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  18. 비휘발성 메모리 셀 어레이(array)를 갖는 반도체 집적 회로 장치에 있어서,
    p형 Si 기판과,
    상기 Si 기판 상에 반복하여 형성되고, 각각 상기 Si 기판 내에서 제 1 방향으로 뻗어있는 복수의 n형 웰과,
    p형 매립 확산 영역으로 형성되고, 각각의 상기 n형 웰 내에 형성되어 상기 제 1 방향으로 뻗어있는 컨트롤 게이트와,
    상기 기판 상에서 한 쌍의 인접한 n형 웰 사이에 형성되고, 각각 상기 제 1 방향으로 뻗어있고, 터널 절연막으로 덮여진 복수의 활성 영역과,
    각각의 상기 n형 웰 상에 형성되어 상기 Si 기판의 상기 표면을 덮는 절연막을 통해서 상기 n형 웰 내의 상기 p형 매립 확산 영역과 용량성 결합되고, 상기 n형 웰에 인접한 활성 영역 위로 뻗어있는 플로팅 게이트 전극과,
    각각의 상기 활성 영역 내에서 상기 플로팅 게이트 전극의 양측에 형성되는 n형 확산 영역과,
    상기 복수의 n형 웰 및 상기 복수의 활성 영역을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 상기 Si 기판 위로 뻗어있고, 각각의 상기 활성 영역 내에서 대응하는 n형 확산 영역과 접촉하는 한 쌍의 비트 라인(bit line)과,
    상기 복수의 n형 웰에 대응해 상기 제 1 방향으로 상기 Si 기판 위로 각각 뻗어있고, 대응하는 n형 웰 내에서 컨트롤 게이트와 각각 접촉하는 복수의 워드 라인(word line)과,
    상기 기판에 대해서 수직인 방향으로 보았을 때, 제 1 활성 영역의 제 1 측에서, 상기 제 1 활성 영역과 상기 제 1 활성 영역에 인접한 제 2 활성 영역을 가로질러 연결하는 제 1 플로팅 게이트 전극, 및
    상기 기판에 대해서 수직인 방향으로 보았을 때, 상기 제 1 활성 영역의 반대측인 제 2 측에서, 상기 제 1 활성 영역과 상기 제 1 활성 영역에 인접한 제 3 활성 영역을 가로질러 연결하는 상기 제 1 플로팅 게이트 전극에 인접한 제 2 플로팅 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 어레이를 갖는 반도체 집적 회로 장치.
  19. 비휘발성 메모리 셀 어레이를 갖는 반도체 집적 회로 장치에 있어서,
    p형 Si 기판과,
    상기 Si 기판 상에 반복하여 형성되고, 각각 상기 Si 기판 내에서 제 1 방향으로 뻗어있는 복수의 n형 웰과,
    각각의 상기 n형 웰 내에서 상기 제 1 방향으로 뻗도록 형성되고, 각각 컨트롤 게이트를 형성하는 한 쌍의 매립 확산 영역과,
    상기 Si 기판의 표면 상에서 한 쌍의 인접한 n형 웰 사이에 위치한 부분 내에 형성되고 각각 상기 제 1 방향으로 뻗어 있고 터널 절연막으로 덮여진 한 쌍의 활성 영역과,
    각각의 상기 n형 웰 상에 형성되어, 상기 Si 기판의 상기 표면을 덮고 있는 절연막을 통해서 상기 n형 웰 내의 상기 p형 매립 확산 영역 중의 하나와 용량성 결합되고, 상기 n형 웰에 인접한 상기 활성 영역 위로 뻗어있는 플로팅 게이트 전극과,
    각각의 상기 활성 영역 내에서 상기 플로팅 게이트 전극의 양측에 형성되는 한 쌍의 n형 확산 영역과,
    상기 복수의 n형 웰 및 상기 복수의 활성 영역을 가로질러 상기 제 1 방향과 교차하는 제 2 방향으로 상기 Si 기판 위로 뻗어있고, 각각의 상기 활성 영역 내에서 대응하는 n형 확산 영역과 각각 접촉하는 한 쌍의 비트 라인, 및
    상기 복수의 n형 웰에 대응해 각각 상기 제 1 방향으로 상기 Si 기판 위로 뻗어있고, 대응하는 n형 웰 내에서 컨트롤 게이트와 각각 접촉하는 복수의 워드 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀 어레이를 갖는 반도체 집적 회로 장치.
  20. 비휘발성 반도체 기억장치를 제조하는 방법에 있어서,
    기판 상에 서로 격리된 제 1 및 제 2 활성 영역을 형성하는 단계로서, 상기 제 1 활성 영역은 터널 절연막으로 작용하는 제 1 절연막으로 덮여지며, 상기 제 2 활성 영역은 게이트 절연막으로 작용하는 제 2 절연막으로 덮는 단계와,
    상기 제 2 활성 영역에 대응하여 상기 기판 내에 제 1 도전형의 웰을 형성하는 단계와,
    상기 제 2 절연막에 의해 표면이 덮여지도록 상기 웰 내에 제 2 도전형의 확산 영역을 형성하는 단계와,
    상기 제 1 활성 영역 내의 상기 제 1 절연막과 상기 제 2 활성 영역 내의 상기 제 2 절연막을 연속적으로 덮도록 상기 기판 상에 플로팅 전극을 제공하는 단계, 및
    상기 플로팅 게이트 전극의 양 측면에서 상기 제 1 활성 영역 내에 n+형 소스 영역과 드레인 영역을 형성하는 단계로서, 상기 소스 영역은 상기 드레인 영역과 면하는 측에서 n- 형 확산 영역을 구비하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억장치를 제조하는 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4859292B2 (ja) * 2001-07-02 2012-01-25 富士通セミコンダクター株式会社 半導体集積回路装置およびｎａｎｄ型不揮発性半導体装置
US6949784B2 (en) * 2002-11-01 2005-09-27 Micrel, Inc. Zero-cost non-volatile memory cell with write and erase features
JP4972272B2 (ja) * 2004-03-30 2012-07-11 セイコーインスツル株式会社 浮遊ゲート形不揮発性メモリ
JP2005353984A (ja) 2004-06-14 2005-12-22 Seiko Epson Corp 不揮発性記憶装置
US7019356B2 (en) * 2004-08-02 2006-03-28 Texas Instruments Incorporated Memory device with reduced cell area
JP2006202834A (ja) * 2005-01-18 2006-08-03 Seiko Epson Corp 半導体記憶装置および半導体記憶装置の製造方法
KR100660901B1 (ko) * 2005-12-22 2006-12-26 삼성전자주식회사 단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의동작방법 및 상기 이이피롬의 제조방법
KR100650867B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
US7348621B2 (en) * 2006-02-10 2008-03-25 Micrel, Inc. Non-volatile memory cells
US7603001B2 (en) * 2006-02-17 2009-10-13 Qualcomm Mems Technologies, Inc. Method and apparatus for providing back-lighting in an interferometric modulator display device
JP2007335717A (ja) * 2006-06-16 2007-12-27 Toppan Printing Co Ltd 不揮発性メモリ及びその製造方法
US20080169500A1 (en) * 2007-01-16 2008-07-17 Atmel Corporation Low voltage non-volatile memory cell with shared injector for floating gate
JPWO2009096083A1 (ja) * 2008-01-29 2011-05-26 国立大学法人九州工業大学 浮遊ゲート型不揮発性メモリ装置及びその製造方法
CN102017129B (zh) * 2008-05-09 2013-10-23 株式会社半导体能源研究所 非易失性半导体存储装置
US9147690B2 (en) 2012-03-08 2015-09-29 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5690872B2 (ja) * 2013-06-07 2015-03-25 イーメモリー テクノロジー インコーポレイテッド 消去可能プログラム可能単一ポリ不揮発性メモリ
US9070551B2 (en) 2013-06-18 2015-06-30 Qualcomm Incorporated Method and apparatus for a diffusion bridged cell library
KR102185079B1 (ko) * 2014-04-21 2020-12-01 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR102383641B1 (ko) * 2021-04-28 2022-04-08 주식회사 키파운드리 실리콘 제어 정류기 기반 esd 보호 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227983A (ja) * 1994-11-11 1996-09-03 Nkk Corp 不揮発性半導体記憶装置およびその製造方法
JPH10223782A (ja) * 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR19990008697A (ko) * 1997-07-03 1999-02-05 윤덕용 에이에프엠을 이용한 비휘발성 메모리 소자와 해당 메모리 소자의 운영 방법
KR19990067789A (ko) * 1998-01-09 1999-08-25 가네꼬 히사시 기판을 통해 흐르는 누설 전류를 감소 시킬 수 있는 반도체 메모리 장치
KR20000000580A (ko) * 1998-06-01 2000-01-15 윤종용 불휘발성 반도체 메모리 장치 및 그 동작 방법
US6674119B2 (en) * 2001-07-02 2004-01-06 Fujitsu Limited Non-volatile semiconductor memory device and semiconductor integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088315B2 (ja) * 1989-03-08 1996-01-29 富士通株式会社 半導体装置の製造方法及び半導体装置
JP3083547B2 (ja) * 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
JPH0846067A (ja) * 1994-07-29 1996-02-16 Ricoh Co Ltd 不揮発性半導体メモリ装置
JP3204602B2 (ja) * 1995-07-13 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
US5886376A (en) * 1996-07-01 1999-03-23 International Business Machines Corporation EEPROM having coplanar on-insulator FET and control gate
US6031771A (en) * 1996-10-28 2000-02-29 Macronix International Co., Ltd. Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US6166954A (en) * 1999-07-14 2000-12-26 Programmable Microelectronics Corporation Single poly non-volatile memory having a PMOS write path and an NMOS read path

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227983A (ja) * 1994-11-11 1996-09-03 Nkk Corp 不揮発性半導体記憶装置およびその製造方法
JPH10223782A (ja) * 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR19990008697A (ko) * 1997-07-03 1999-02-05 윤덕용 에이에프엠을 이용한 비휘발성 메모리 소자와 해당 메모리 소자의 운영 방법
KR19990067789A (ko) * 1998-01-09 1999-08-25 가네꼬 히사시 기판을 통해 흐르는 누설 전류를 감소 시킬 수 있는 반도체 메모리 장치
KR20000000580A (ko) * 1998-06-01 2000-01-15 윤종용 불휘발성 반도체 메모리 장치 및 그 동작 방법
US6674119B2 (en) * 2001-07-02 2004-01-06 Fujitsu Limited Non-volatile semiconductor memory device and semiconductor integrated circuit

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