CN1498424A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和平板型电容器，在逻辑电路区域设有CMOS的各晶体管。平板型电容器的电容绝缘膜(15)及板形电极(16b)遍及和浅沟渠分离(12a)共有的沟渠设置，用电容绝缘膜(15)及板形电极(16b)填于沟渠上部。为储存节点的n型扩散层(19)的端部沿着沟渠上部的侧面形成到和浅沟渠分离(12a)重叠的区域。不增加衬底面积而使起作用作为电容器的部分的面积增大。

Description

半导体存储器件及其制造方法
                     技术领域
本发明是关于一种半导体存储器件及其制造方法，特别适用于将DRAM混载于逻辑晶片的所谓DRAM混载逻辑大规模集成电路(LSI)。
                     背景技术
近几年，已将混载高性能逻辑电路和DRAM存储器部的DRAM混载器件实际应用于要求小型化和大电容的存储器一电容和高速信息转移速度的多媒体机器。DRAM混载器件大致区分成沟渠电容器型和堆叠电容器型，其中，沟渠电容器型：为DRAM存储单元的资讯存储部的电容器设于半导体衬底的沟渠内；及，堆叠电容器型：电容器或电极三维堆叠于半导体衬底主面的上方。
另一方面，作为可还简便形成存储单元的器件，混载使用栅极绝缘膜作为电容绝缘膜、使用栅极作为板形电极的所谓平板型(MOS构造)DRAM及逻辑电路的器件最近再次受到注目。
(发明所要解决的问题)
然而，关于上述以前的DRAM、逻辑混载器件，分别有如下的缺点。
对于用作制造上述沟渠电容器型或堆叠型DRAM、逻辑混载器件的工序，除了存储单元晶体管的外，还要形成存储单元电容器，所以追加了复杂的工序。其结果，有以下缺点：用作设计变还等的开发周期或制造器件所需的时间加长化，而且器件的优质品率的提高还更加困难，制造成本也变高。
此外，关于平板型DRAM、逻辑混载器件，虽然用作制造其的工序简短、单纯，但因存储单元的尺寸比堆叠电容器型或沟渠电容器型变大而有下述缺点：难以在得到将大电容的DRAM混载于逻辑电路的同时得到被高密度化了的半导体器件。
                        发明内容
本发明的目的，在于提供一种不引起衬底面积增大而可使电容器的电容增大的DRAM或混载此DRAM和逻辑电路的半导体器件及其制造方法。
本发明的半导体器件具备半导体衬底；凹部：形成于上述半导体衬底；存储单元晶体管：具有设于上述半导体衬底上的栅极和栅极绝缘膜，以及在上述半导体衬底内设于上述栅极两侧方的源极、漏极扩散层；及，电容器：具有如横跨上述半导体衬底上面和上述凹部的至少一部分般地由和上述存储单元晶体管的栅极共同的导体膜形成的板形电极及设于上述板形电极下方的电容绝缘膜。
由此可得到一种半导体器件，其具备具有横跨半导体衬底上面和凹部的板形电极的平板型或沟渠型电容器。而且，由和存储单元晶体管的栅极共同的导体膜形成板形电极，所以半导体器件全体的阶差变小，容易形成精细构造。因此，可得到具有适于高密度化的存储电容部的半导体器件。
上述电容器可还具有储存节点用扩散层，其在上述半导体衬底内夹住上述电容绝缘膜，和上述板形电极对向所形成，连接于上述存储单元晶体管的源极、漏极扩散层中任何一方的扩散层，和上述源极、漏极扩散层相同导电型。
在上述凹部的下部埋入绝缘膜，上述板形电极及电容绝缘膜在上述凹部内形成于上述绝缘膜上，由此不增加衬底面积而仅凹部侧面一部分起作用作为电容器的电容的部分的面积扩大。因此，可得到适于还高密度化的构造。
由上述凹部内的绝缘膜起作用作为元件分离用绝缘膜，使元件分离的一部分也共有作为电容器，而成为适于高密度化的构造。
上述板形电极及电容绝缘膜也可以填于上述凹部内。这种情况，形成上述板形电极的上述导体膜及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上，由此在凹部上方，导体膜的上面变得平坦。因此，可得到具有图案形成精度高的精细栅极的存储单元晶体管。
还具备上部绝缘膜，其设于用作形成上述板形电极的导体膜上，上述上部绝缘膜、形成上述板形电极的上述导体膜及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上，由此在想要设置防止反射膜或硬式掩膜时，亦可维持凹部上方的上部绝缘膜平坦性。
上述电容绝缘膜和上述存储单元晶体管的上述栅极绝缘膜可以由共同的膜形成，也可以由互相不同的膜形成。
还具备逻辑晶体管时，该逻辑晶体管具有设于上述半导体衬底上的栅极及栅极绝缘膜和形成于上述半导体衬底内的源极/漏极扩散层，上述电容器的板形电极、上述存储单元晶体管的栅极及上述逻辑电路的晶体管的各栅极最好均由共同的导体膜形成。
本发明的第一半导体器件的制造方法是具备半导体衬底、具有栅极和源极/漏极扩散层的存储单元晶体管及具有板形电极和电容绝缘膜的电容器，包含以下工序：工序(a)在上述半导体衬底的上面区域形成沟渠；工序(b)形成填于上述沟渠的第一绝缘膜；工序(c)除去上述第一绝缘膜一部分的上部；工序(d)在上述工序(c)后，遍及上述沟渠内及上述半导体衬底上面上形成第二绝缘膜和覆盖该第二绝缘膜的导体膜；及，工序(e)将上述导体膜形成图案，形成上述存储单元晶体管的栅极和上述电容器的板形电极。
由此方法，因沟渠侧面的一部分起作用作为电容器而可得到半导体器件，其具有平均衬底面积的电容密度高的平板型电容器。
在上述工序(c)后上述工序(d)前，可还包含下述工序：在遍及上述半导体衬底上面的一部分和上述沟渠露出的侧面的区域掺入杂质，形成上述电容器成为储存节点杂质扩散层。
在上述工序(d)，依次层叠氧化膜和氮化膜作为上述第二绝缘膜后，使上述氮化膜氧化，形成由氧化膜、氮化膜及氧化膜的叠层膜构成的电容绝缘膜，同时使上述半导体衬底表面氧化而形成上述存储单元晶体管的栅极绝缘膜，在上述工序(e)由将上述导体膜形成于上述电容绝缘膜和栅极绝缘膜上，可一面改变栅极绝缘膜和电容绝缘膜的材质，一面由共同的导体膜形成栅极和板形电极。
上述半导体器件还具备逻辑晶体管时，该逻辑晶体管具有栅极和源极、漏极扩散层，在上述工序(a)在上述逻辑晶体管形成区域形成元件分离用的沟渠，在上述工序(b)用上述第一绝缘膜填于上述逻辑晶体管形成区域的上述沟渠，在上述工序(c)由填于上述逻辑晶体管形成区域的上述沟渠的上述第一绝缘膜照样留下，一面形成利用元件分离用的沟渠的电容器，一面可同时形成逻辑晶体管的元件分离，可谋求工序简易化和导体器件高密度化。
本发明的第二半导体器件的制造方法是具备半导体衬底、具有栅极和源极/漏极扩散层的存储单元晶体管及具有板形电极和电容绝缘膜的电容器，包含以下工序：工序(a)在上述半导体衬底的上面区域形成沟渠；工序(b)遍及上述沟渠内及上述半导体衬底的上面上形成第二绝缘膜和覆盖该第二绝缘膜的导体膜；及，工序(c)将上述导体膜形成图案，形成上述存储单元晶体管的栅极和上述电容器的板形电极，在上述工序(b)，上述第二绝缘膜和上述导体膜的合计膜厚比上述沟渠的沟宽二分之一还厚。
由此方法，在形成沟渠型电容器的际，工序(b)的在沟渠上方的导体膜上面变得平坦，所以工序(c)的导体膜的图案形成精度提高。
在上述工序(b)，依次层叠氧化膜和氮化膜作为上述第二绝缘膜后，使上述氮化膜氧化，形成由氧化膜、氮化膜及氧化膜的叠层膜构成的电容绝缘膜，同时使上述半导体衬底的表面氧化而形成上述存储单元晶体管的栅极绝缘膜，在上述工序(c)由将上述导体膜形成于上述电容绝缘膜和栅极绝缘膜上，可一面改变栅极绝缘膜和电容绝缘膜的材质，一面由共同的导体膜形成栅极和板形电极。
在上述工序(a)之前还包含下述工序：形成由氧化膜构成的沟渠分离，在上述工序(a)由使用具有开口的抗蚀掩膜蚀刻上述半导体衬底，该开口包含上述沟渠分离的一部分，横跨多数活性区域，形成上述沟渠，由此不需要抗蚀掩膜定位，可谋求工序简易化。
                     附图说明
图1为表示关于本发明第一实施形态的半导体器件中存储器部结构的平面图。
图2(a)、图2(b)分别为图1所示的IIa-IIa线的剖面图及IIb-IIb线的剖面图。
图3(a)～图3(c)为表示第一实施形态的半导体器件的第一制造方法的剖面图。
图4(a)～图4(c)为表示第一实施形态的半导体器件的第二制造方法的剖面图。
图5(a)～图5(c)为显第一实施形态变形例的半导体器件工序的剖面图。
图6为表示关于本发明第二实施形态的半导体器件中存储器部结构的平面图。
图7(a)、体7(b)分别为图6所示的VIIa-VIIa线剖面图及VIIb-VIIb线的剖面图。
图8(a)～图8(c)为表示第二实施形态的半导体器件工序的剖面图。
图9(a)～图9(c)为表示本实施形态的半导体器件的制造方法的变形例的剖面图。
图10为表示关于本发明第三实施形态的半导体器件中存储器部结构的平面图。
图11(a)、图11(b)分别为图10所示的XIa-XIa线的剖面图及XIb-XIb线的剖面图。
图12(a)、图12(b)分别依次为省略比栅极及板形电极上方的构件而表示关于本发明第四实施形态的半导体器件中存储器部结构的平面图及表示形成电容器用沟渠时使用的抗蚀掩膜构造的平面图。
图13(a)～图13(b)分别为图12所示的XIIIa-XIIIa线的剖面图及XIIIb-XIIIb线的剖面图。
图14(a)、图14(b)分别依次为省略比栅极及板形电极上方的构件而表示关于本发明第五实施形态的半导体器件中存储器部结构的平面图及表示形成电容器用沟渠时使用的抗蚀掩膜构造的平面图。
图15(a)～图15(d)分别为图14所示的XVa-XVa线的剖面图及XVb-XVb线的剖面图。
(符号说明)
10  硅衬底                                11  阱
12   浅沟渠分离                        19  高浓度n型扩散层
14   栅极绝缘膜                        20  源极、漏极扩散层
15   电容绝缘膜                        25  绝缘膜侧壁
16a  栅极                              26  绝缘膜侧壁
16b  板形电极                          30  层间绝缘膜
16c  栅极                              31  位线接点
17   漏极区域                          32  位线
18   源极区域
                     具体实施方式
(第一实施形态)
图1为表示关于本发明第一实施形态的半导体器件中存储器部结构的平面图。图2(a)、图2(b)分别为图1所示的IIa-IIa线的剖面图及IIb-IIb线的剖面图。又，在图2(a)表示半导体器件的存储器区域Rmemo及逻辑电路区域Rlogc的截面构造，但在图1及图2(b)，逻辑电路区域Rlogc的截面构造的图示则被省略。
如图1及图2(a)、图2(b)所示，本实施形态的半导体器件具有P型硅衬底10、设于硅衬底10的存储器区域Rmemo的P阱11a、设于硅衬底10的逻辑电路区域Rlogc的n阱11b和p阱11c及包围存储器区域Rmemo的p阱11a底部的深部n阱11d，具有所谓的三重阱(triple well)构造。此外，具备区划存储器区域Rmemo的活性区域的浅沟渠分离12a和区划逻辑电路区域Rlogc的活性区域的浅沟渠分离12b。
而且，在存储器区域Rmemo，在p阱11a上设有具有栅极16a、栅极绝缘膜14a、绝缘膜侧壁25a、含有低浓度n型杂质的低浓度漏极扩散层17b、含有高浓度n型杂质的高浓度漏极扩散层17a及源极扩散层18的存储单元晶体管Trm和具有板形电极16b、起作用作为储存节点的n型扩散层19、电容绝缘膜15及绝缘膜侧壁25b的平板型电容器Cpp。在此，用高浓度漏极扩散层17a及低浓度漏极扩散层17b构成存储单元晶体管的漏极扩散层。另一方面，源极扩散层18全体只由含有低浓度n型杂质的低浓度杂质扩散层所构成。
平板型电容器Cpp的电容绝缘膜15及板形电极16b是遍及硅衬底10上及和浅沟渠分离12a共有的沟渠内所设，用电容绝缘膜15及板形电极16b填于沟渠上部。此外，n型扩散层19的端部沿着沟渠上部的侧面形成到和浅沟渠分离12a及源极扩散层18重叠的区域。
此外，在逻辑电路区域Rlogc设有具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及p型源极、漏极扩散层21的p沟道型MIS晶体管(pMIS)和具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及n型源极、漏极扩散层20的n沟道型MIS晶体管(nMIS)。
而且，在衬底全体沈积层间绝缘膜30，设有贯通层间绝缘膜30而连接于存储器区域Rmemo的存储单元晶体管Trm的高浓度漏极扩散层17a的位线接点31及连接于位线接点31、延伸于层间绝缘膜30上的位线32。又，在逻辑电路区域Rlogc也设有贯通层间绝缘膜30而到达源极、漏极扩散层20、21的源极接点及漏极接点或贯通层绝缘膜30而接触到栅极16c的栅极接点等，但这些构件不是关于本发明本质的部分，所以省略图示。
在此，本实施形态的特征是由和存储单元晶体管Trm的栅极16a共同导体膜(本实施形态为多晶硅膜)形成板形电极16b和平板型电容器Cpp的电容绝缘膜15及板形电极16b遍及和浅沟渠分离12a共有的沟渠内填于该沟渠上部。
根据本实施形态，由于是由和存储单元晶体管的栅极16a共同的导体膜形成板形电极16b，所以可缩小存储单元尺寸。
而且，根据本实施形态，浅沟渠分12a只填于沟渠下部，沟渠上部为平板型电容器Cpp的电容绝缘膜15和板形电极16b所填于。其结果，沟渠上部在沟渠侧面部，n型扩散层19(储存节点)和板形电极16b夹住电容绝缘膜15而相对向，所以仅此部分，电容器电容就会增大。即，本实施形态的平板型电容器遍及硅衬底10上面及沟渠侧面的一部分所设，不增加衬底面积而可使起作用作为电容器的部分的面积增大。可以说成为被高电容化作为平面、沟渠混合型电容器的构造，由此，可谋求用作存储器功能所需面积的缩小。
—第一实施形态的半导体器件的第一制造方法—
其次，就本发明第一实施形态的半导体器件的第一制造方法加以说明。图3(a)～图3(c)为表示本实施形态的半导体器件的第一制造方法的剖面图。但是在图3(a)～图3(c)只图示存储器区域Rmemo，逻辑电路区域Rlogc的图示省略。此外，在图3(a)～图3(c)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
首先，在图3(a)所示的工序，利用使用垫氧化膜和氮化膜掩膜的众所周知的方法在硅衬底10表面区域形成用作区划活性区域的分离用沟渠。此时，在逻辑电路区域Rlogc也形成分离用沟渠。其后，在分离用沟渠内埋入氧化硅膜，形成元件分离用绝缘膜50。此时，在逻辑电路区域Rlogc也形成如图2(a)所示的元件分离12b。再者，使用覆盖逻辑电路区域Rlogc一部分的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo以加速能量1200keV、剂量3.0×1012的条件进行磷离子(p+)的注入，在存储器区域Rmemo的p阱11a底部区域形成深部n阱11d(参考图2(a))。再者，使用覆盖逻辑电路区域Rlogc的p沟道型晶体管形成区域的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分以加速能量250keV、剂量1×1013的条件进行硼离子(B+)的注入，形成存储器区域Rmemo的p阱11a和逻辑电路区域Rlogc的p阱11c(参考图2(a))。此外，使用覆盖存储器区域Rmemo和逻辑电路区域Rlogc的p沟道型晶体管形成区域的抗蚀掩膜(未图示)，以加速能量250keV、剂量1×1013cm-2的条件进行磷离子(p+)的注入，在逻辑电路区域Rlogc形成n阱11b(参考图2(a)未示，但在存储器区域Rmemo及逻辑电路区域Rlogc，在浅沟渠分离12a、12b的正下方注入通道阻绝层用的杂质，在晶体管的通道区域下方注入冲穿阻绝层用的杂质。就这些条件而言，可谓是用众所周知的条件。
又，本实施形态在形成分离用沟渠及元件分离用绝缘膜50后，形成深部n阱11d、p阱11a、11c及n阱11b，但也可以在形成分离用沟渠及元件分离用绝缘膜50的前，形成这些各阱。
其次，在图3(b)所示的工序，使用覆盖逻辑电路区域Rlogc全体和存储器区域Rmemo的活性区域一部分的抗蚀掩膜51作为掩膜，选择地利用湿式蚀刻除去仅存储器区域Rmemo的元件分离用绝缘膜50上部，形成使分离用沟渠及元件分离用绝缘膜50上部，形成使分离用沟渠及元件分离用绝缘膜50下部残留而成的浅沟渠分离12a。此时，在逻辑电路区域Rlogc不蚀刻元件分离用绝缘膜，而照样留下其作为浅沟渠分离12b(参考图2(a))。再者，照样使用抗蚀掩膜51作为注入掩膜，注入砷离子(As+)，形成成为储存节点的n型扩散层19。此时，抗蚀掩膜51的横向尺寸设定成存储单元晶体管的源极扩散层18和平板型电容器Cpp的n型扩散层19重叠。
其次，在图3(c)所示的工序，形成成为存储器区域Rmemo的电容绝缘膜15，栅极绝缘膜14a及逻辑电路区域Rlogc的栅极绝缘膜14b的厚度2～6nm的氧化膜后，在其上沈积厚度200nm的多晶硅膜。
其后，由将多晶硅膜及氧化膜形成图案，在存储器区域Rmemo形成平板型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图3(c)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图2(a))。又，在多晶硅膜的图案形成的前，多晶硅膜中也可以在p沟道型MIS晶体管及n沟道型MIS晶体管双方或成为p沟道型MIS晶体管的栅极的部分进行用作降低栅极电阻的杂质离子的注入。
其后，在存储器区域Rmemo的存储单元晶体管以栅极16a及板形电极16b为掩膜，注入低浓度的砷离子。由此，在存储器区域Rmemo形成低浓度漏极扩散层17b及源极扩散层18。此时，存储单元晶体管的源极扩散层18形成如下：和为储存节点的n型扩散层19重叠。
其次，在衬底上的全面依次沈积氧化硅膜及氮化硅膜后，由进行非等向蚀刻，在存储单元晶体管的栅极16a侧面上形成绝缘膜侧壁25a。此时，在沟渠型电容器的板形电极16b侧面上也形成绝缘膜侧壁25b。而且，存储单元晶体管的源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖。此外，在逻辑电路区域Rlogc，在p沟道型MIS晶体管及n沟道型MIS晶体管的各栅极16c侧面上也形成绝缘膜侧壁26(参考图2(a))。
此外，在逻辑电路区域Rlogc及存储器区域Rmemo的n沟道型MIS晶体管注入高浓度的砷离子。由此，在逻辑电路区域Rlogc形成n沟道型MIS晶体管的源极、漏极扩散层20。此外，在存储器区域Rmemo形成高浓度漏极扩散层17a。此时，源极扩散层18上以绝缘膜侧壁25a、25b覆盖，所以不注入高浓度的砷，而不会形成高浓度源极扩散层。此外，在逻辑电路区域Rlogc，在p沟道型MIS晶体管以栅极16c及绝缘膜侧壁26为掩膜，注入高浓度的氟化硼离子，形成p沟道型MIS晶体管的源极、漏极扩散层21。
其后，在衬底上沈积厚度900nm的氧化硅膜后，利用CMP进行平坦化，形成层间绝缘膜30。再者，贯通层间绝缘膜30形成到达存储器区域Rmemo的高浓度漏极扩散层17a的接触孔后，由用钨等填于接触孔，形成位线接点31。又，在逻辑电路区域Rlogc也形成源极、漏极接点(在图2(a)未图示)。其后，在层间绝缘膜30上沈积厚度400nm的铝合金膜(或铜合金膜)后，由将其形成图案，形成位线32。由此，可得到图1及图2(a)、(b)所示的半导体器件的构造。
由本实施形态的半导体器件的第一制造方法，由共同的多晶硅膜形成存储单元晶体管的栅极16a、平板型电容器的板形电极16b及逻辑电路区域Rlogc的MIS晶体管的栅极16c，所以可谋求因工序简易化而减低制造成本。
—第一实施形态的半导体器件的第二制造方法—
其次，就本发明第一实施形态的半导体器件的第二制造方法加以说明。图4(a)～图4(c)为表示本实施形态的半导体器件的第二制造方法的剖面图。在图4(a)～图4(c)只图示存储器区域Rmemo，逻辑电路区域Rlogc的图示省略。此外，在图4(a)～图4(c)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
首先，在图4(a)所示的工序，以和图3(a)所示的工序同样的条件进行同样的处理。即，在硅衬底10表面区域形成用作区划活性区域的分离用沟渠后，在分离用沟渠内埋入氧化硅膜，形成元件分离用绝缘膜50(逻辑电路区域Rlogc的浅沟渠分离12b)。再者，使用覆盖逻辑电路区域Rlogc的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo进行磷离子(p+)的注入，在存储器区域Rmemo的p阱11a底部区域形成深部n阱11d(参考图2(a))。再者，形成存储器区域Rmemo的p阱11a、逻辑电路区域Rlogc的p阱11c和n阱11b(参考图2(a))及存储器区域Rmemo和逻辑电路区域Rlogc通道阻绝层和冲穿阻绝层。
其次，在存储器区域Rmemo和逻辑电路区域Rlogc的活性区域上形成氧化膜构成的注入保护用氧化膜54后，在注入保护用氧化膜54上形成覆盖逻辑电路区域Rolgc全体和存储器区域Rmemo的活性区域一部分的抗蚀掩膜51。然后，使用此抗蚀掩膜51作为掩膜，注入砷离子(As+)，形成成为储存节点n型扩散层19。此时，抗蚀掩膜51的横向尺寸设定成存储单元晶体管的源极扩散层18和平板型电容器Cpp的n型扩散层19重叠。
其次，在图4(b)所示的工序，利用湿式蚀刻除去存储器区域Rmemo的注入保护用氧化膜54和元件分离用绝缘膜50上部，形成使分离用沟渠及元件分离用绝缘膜50下部残留而成的浅沟渠分离12a。此时，在逻辑电路区域Rlogc不蚀刻元件分离用绝缘膜，而照样留下其作为浅沟渠分离12b(参考图2(a))。
其次，在4(c)所示的工序，进行和图3(c)同样的处理。即，形成平板型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图2(a))。再者，形成存储器区域Rmemo的低浓度漏极扩散层17b、高浓度漏极扩散层17a、源极扩散层18和绝缘膜侧壁25a、25b及逻辑电路区域Rlogc的各MIS晶体管的源极、漏极扩散层20、21和绝缘膜侧壁26。其后，形成层间绝缘膜30、位线接点31及位线32。
由以上工序，可得到具有图1及图2(a)、图2(b)所示的构造的半导体器件。
在此第二制造方法，和第一制造方法不同，是形成n型扩散层19之后，蚀刻元件分离用绝缘膜50上部。而且，由此第二制造方法，亦可和上述第一制造方法同样发挥效果。
—第一实施形态变形例的半导体器件的制造方法—
其次，就本发明第一实施形态变形例的半导体器件的制造方法加以说明。图5(a)～图5(c)为表示第一实施形态变形例的半导体器件工序剖面图。在图5(a)～图5(c)也只图示存储器区域Rmemo，逻辑电路区域Rlogc的图示省略。此外，在图5(a)～图5(c)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部图示省略。
首先，在图5(a)所示的工序，以和图3(a)所示的工序同样的条件进行同样的处理。即，在硅衬底10表面区域形成用作区划活性区域的分离用沟渠后，在分离用沟渠内埋入氧化硅膜，形成元件分离用绝缘膜50(逻辑电路区域Rlogc的浅沟渠分离12b)。再者，使用覆盖逻辑电路区域Rlogc的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo进行磷离子(p+)的注入，在存储器区域Rmemo的p阱11a底部区域形成深部n阱11d(参考图2(a))。此外，形成存储器区域Rmemo的p阱11a、逻辑电路区域Rlogc的p阱11c和n阱11b(参考图2(a))及存储器区域Rmemo和逻辑电路区域Rlogc的通道阻绝层和冲穿阻绝层。
其次，在图5(b)所示的工序，使用覆盖逻辑电路区域Rlogc全体和存储器区域Rmemo的活性区域一部分的抗蚀掩膜51作为掩膜，选择地利用湿式蚀刻除去仅存储器区域Rmemo的元件分离用绝缘膜50上部，形成使分离用沟渠及元件分离用绝缘膜50下部残留而成的浅沟渠分离12a。此时，在逻辑电路区域Rlogc不蚀刻元件分离用绝缘膜，而照样留下其作为浅沟渠分离12b(参考图2(a))。但是，在此变形例不进行如图3(b)所示的砷离子(As+)的注入，不形成n型扩散层19。
即，在本变形例由偏压施加于板形电极16b，使p阱表面的反转层起作用作为储存节点。
其次，在图5(c)所示的工序，进行和图3(c)同样的处理。即形成平板型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图2(a))。再者，形成存储器区域Rmemo的低浓度漏极扩散层17b、高浓度漏极扩散层17a、源极扩散层18和绝缘膜侧壁25a、25b及逻辑电路区域Rlogc的各MIS晶体管的源极、漏极扩散层20、21和绝缘膜侧壁26。其后，形成层间绝缘膜30、位线接点31及位线32。
由本变形例，也和上述第一实施形态的制造方法同样发挥效果。
又，在存储器区域Rmemo可由另外的绝缘膜形成栅极绝缘膜14a和电容绝缘膜15。例如以栅极绝缘膜14a为氧化膜，以电容绝缘膜为氧化膜、氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。此外，在逻辑电路区域Rlogc，大多按照晶体管种类设有两种、三种等多数种类栅极绝缘膜厚度。而且，逻辑电路区域Rlogc的各晶体管的栅极绝缘膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。
此外，在存储器区域Rmemo可由共同的绝缘膜形成栅极绝缘膜14a和电容绝缘膜15，例如可用氧化膜、氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜ONO膜、高介电膜的HfO2膜、ZrO2膜等构成栅极绝缘膜14a及电容绝缘膜。此外，在逻辑电路区域Rlogc，大多按照晶体管种类设有两种、三种等多数种类栅极绝缘膜厚度。而且，逻辑电路区域Rlogc的各晶体管的栅极绝缘膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。
但是，如本实施形态，用各别的膜形成存储单元晶体管的栅极绝缘膜和电容绝缘膜，可不降低晶体管的性能，而形成漏电流少的电容器。
(第二实施形态)
图6为表示关于本发明第二实施形态的半导体器件中存储器部结构的平面图。图7(a)、图7(b)分别为图6所示的VIIa-VIIa线的剖面图及VIIb-VIIb线剖面图。又，在图7(a)表示半导体器件的存储器区域Rmemo及逻辑电路区域Rlogc的截面构造，但在图6及图7(b)，逻辑电路区域Rlogc的截面构造的图示则被省略。
如图6及图7(a)、图7(b)所示，本实施形态的半导体器件具有p型硅衬底10、设于硅衬底10的存储器区域Rmemo的p阱11a、设于硅衬底10的逻辑电路区域Rlogc的n阱11b和p阱11c及包围存储器区域Rmemo的p阱11a底部区域的深部n阱11d，具有所谓的三重阱(triple well)构造。此外，具备区划存储器区域Rmemo的活性区域的浅沟渠分离12a和区划逻辑电路区域Rlogc的活性区域的浅沟渠分离12b。
而且，在存储器区域Rmemo，在p阱11a上设有具有栅极16a、栅极绝缘膜14a、绝缘膜侧壁25a、含有低浓度n型杂质的低浓度漏极扩散层17b、含有高浓度n型杂质高浓度漏极扩散层17a及源极扩散层18的存储单元晶体管Trm和具有板形电极16b、起作用作为储存节点的n型扩散层19、电容绝缘膜15及绝缘膜侧壁25b的沟渠型电容器Cpt。在此，用高浓度漏极扩散层17a及低浓度漏极扩散层17b构成存储单元晶体管的漏极扩散层。另一方面，源极扩散层18全体只由含有低浓度n型杂质的低浓度杂质扩散层所构成。
此外，在逻辑电路区域Rlogc设有有栅极16c、栅极绝缘膜15、绝缘膜侧壁26及p型源极、漏极扩散层21的p沟道型MIS晶体管(pMIS)和具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及n型源极、漏极扩散层20的n沟道型MIS晶体管(nMIS)。
而且，在衬底全体沈积层间绝缘膜30，设有贯通层间绝缘膜30而连接于存储器区域Rmemo的存储单元晶体管Trm的高浓度漏极扩散层17a的位线接点31及连接于位线接点31、延伸于层间绝缘膜30上的位线32。又，在逻辑电路区域Rlogc也设有贯通层间绝缘膜30而到达源极、漏极扩散层20、21的源极接点及漏极接点或贯通层间绝缘膜30而接触到栅极16c的栅极接点等，但这些构件不是关于本发明本质的部分，所以省略图示。
根据本实施形态，一面采取沟渠型电容器构造，一面和第一实施形态同样，由和存储单元晶体管的栅极16a共同的导体膜形成板形电极16b，所以可缩小存储单元尺寸，同时可减低衬底全体的阶差。
在此，栅极16a、16c及板形电极16b厚度最好加其和电容绝缘膜15的厚度的合计厚度比埋入沟渠型电容器的沟渠的沟宽二分之一厚。这种情况，是因为在沟渠上方，凹部不存在于多晶硅膜，而如后述，可顺利进行工序的缩影，所以可精度良好地进行多晶硅膜的图案形成。
—第二实施形态的制造方法—
其次，就本发明第二实施形态的半导体器件的制造方法加以说明。图8(a)～图8(c)为表示本实施形态的半导体器件工序的剖面图。但是在图8(a)～图8(c)只图示存储器区域Rmemo，逻辑电路区域Rlogc的图示省略。此外，在图8(a)～图8(c)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
首先，在图8(a)所示的工序，利用使用垫氧化膜和氮化膜掩膜的众所周知的方法在硅衬底10表面区域形成用作区划活性区域分离用沟渠。此时，在逻辑电路区域Rlogc也形成分离用沟渠。其后，在分离用沟渠内埋入氧化硅膜，形成浅沟渠分离12a。此时，在逻辑电路区域Rlogc也形成如图7(a)所示的沟渠分离12b。再者，使用覆盖逻辑电路区域Rlogc的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo进行磷离子(p+)的注入，在存储器区域Rmemo的p阱11a底部区域形成深部n阱11d(参考图2(a))。再者，使用覆盖逻辑电路区域Rlogc的p沟道型晶体管形成区域的抗蚀掩膜(未图示)，在硅衬底10中存储器区域Rmemo和逻辑电路区域Rlogc的一部分进行硼离子(B+)的注入，形成存储器区域Rmemo的p阱11a和逻辑电路区域Rlogc的p阱11c(参考图7(a))。此外，使用覆盖存储器区域Rmemo和逻辑电路区域Rlogc的n沟道型晶体管形成区域的抗蚀掩膜(未图示)进行磷离子(p+)的注入，在逻辑电路区域Rlogc形成n阱11b(参考图7(a))。这些工序条件和第一实施形态同样。又，虽然在图7(a)未图示，但在存储器区域Rmemo及逻辑电路区域Rlogc，在浅沟渠分离12a、12b的正下方注入通道阻绝层用的杂质，在晶体管通道区域下方注入冲穿阻绝层用的杂质。
其后，在硅衬底10上形成将要形成电容器用沟渠的区域开口的抗蚀掩膜55。然后，使用抗蚀掩膜55进行干式蚀刻，由此在硅衬底10形成电容器用沟渠56。电容器用沟渠的沟宽为0.3μm。此时，在逻辑电路区域不形成电容器用沟渠。
其次，在图8(b)所示的工序除去抗蚀掩膜55后，形成覆盖逻辑电路区域Rlogc及存储器区域Rmemo的活性区域一部分的抗蚀掩膜55′后，使用此抗蚀掩膜55′作为注入掩膜，注入砷离子(As+)，在电容器用沟渠56的内壁面区域及其附近区域形成成为储存节点的n型扩散层19。
其次，在图8(c)所示的工序形成成为存储器区域Rmemo的电容绝缘膜15、栅极绝缘膜14a及逻辑电路区域Rlogc的栅极绝缘膜14b的厚度2～6nm的氧化膜后，在其上沈积厚度200nm的多晶硅膜。此多晶硅膜和氧化膜的合计厚度为电容器用沟渠56的沟宽二分之一以上。其后，由将多晶硅膜及热氧化膜形成图案，在存储器区域Rmemo形成沟渠型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图8(c)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图7(a))。
其后，在存储器区域Rmemo的存储单元晶体管区域及逻辑电路区域Rlogc的n沟道型MIS晶体管区域以栅极16a、16c及板形电极16b为掩膜，注入延伸用浓度的砷离子。由此，在存储器区域Rmemo形成低浓度漏极扩散层17b及源极扩散层18，在逻辑电路区域Rlogc形成n沟道型MIS晶体管的延伸扩散层。此时，存储单元晶体管的源极扩散层18形成如下：和为储存节点的n型扩散层19重叠。此外，虽然未图示，但在逻辑电路区域Rlogc注入p沟道型MIS晶体管的延伸用浓度的氟化硼离子，形成p沟道型MIS晶体管的延伸扩散层。
其次，在存储单元晶体管的栅极16a侧面上形成绝缘膜侧壁25a。此时，在沟渠型电容器的板形电极16b侧面上也形成绝缘膜侧壁25b。而且，存储单元晶体管的源极扩散层18为两个绝缘膜侧壁25a、25b所覆盖。此外，在逻辑电路区域Rlogc，在p沟道型MIS晶体管及n沟道型MIS晶体管的各栅极16c侧面上也形成绝缘膜侧壁26(参考图7(a))。
其后，在逻辑电路区域Rlogc的n沟道型MIS晶体管及存储器区域Rmemo以栅极16a、16c、板形电极16b及绝缘膜侧壁25a、25b为掩膜，注入高浓度的砷离子(As+)。由此，在逻辑电路区域Rlogc形成n沟道型MIS晶体管的源极、漏极扩散层20。此外，在存储器区域Rmemo形成高浓度漏极扩散层20。此时，源极扩散层18上以绝缘膜侧壁25a、25b覆盖，所以不注入高浓度的砷，不会形成高浓度源极扩散层。此外，在逻辑电路区域Rlogc的p沟道型MIS晶体管以栅极16c及绝缘膜侧壁26为掩膜，注入高浓度的氟化硼离子，形成p沟道型MIS晶体管的源极、漏极扩散层21。
虽然其后的工序未图示，但进行和第一实施形态同样的处理，在衬底上形成层间绝缘膜30、贯通层间绝缘膜30而分别连接于存储器区域Rmemo的高浓度漏极扩散层17a、板形电极16b的位线接点31及延伸于层间绝缘膜30上的位线32。又，在逻辑电路区域Rlogc也形成源极、漏极接点(在图7(a)未图示)。由此，可得到图6及图7(a)、图7(b)所示的半导体器件构造。
由本实施形态的制造方法，形成电容器用沟渠56后，将电容器用沟渠的沟宽二分之一以上的厚度的多晶硅膜沈积于电容器用沟渠56上，所以在电容器用沟渠56上方的多晶硅膜上面成为平坦。若陡峭的凹部存在于多晶硅膜上面，则形成用作将多晶硅膜形成图案的抗蚀掩膜的际，阻剂被凹部吸收而阻剂膜全体的平坦性恶化。因此，在设计规则0.1μm程度的器件的工序，难以确保栅极的图案形成精度。对此，本实施形态将多晶硅膜厚度设定在电容器用沟渠56宽度二分之一以上，所以可维持栅极的图案形成精度，实质上可由共同的导体膜(多晶硅膜)形成存储单元晶体管或逻辑晶体管的栅极和沟渠型电容器的板形电极。
而且，由共同的导体膜(多晶硅膜)形成存储单元晶体管或逻辑晶体管的栅极和沟渠型电容器的板形电极，可极小地维持衬底全体的阶差，容易形成精细图案的配线，所以可谋求DRAM、逻辑混载型半导体器件的高密度化。
又，在存储器区域Rmemo可由另外的绝缘膜形成栅极绝缘膜14a和电容绝缘膜15。例如以栅极绝缘膜14a为氧化膜，以电容绝缘膜为氧化膜、氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。此外，在逻辑电路区域Rlogc，大多按照晶体管种类设有两种、三种等多数种类栅极绝缘膜厚度。而且，逻辑电路区域Rlogc的各晶体管的栅极绝缘膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜叠层膜的ON膜、氧化膜/氮化膜/氧化膜叠层膜的ONO膜、高介电膜的HfO2膜、ZrO2膜等。
用各别的膜形成存储单元晶体管的栅极绝缘膜和电容绝缘膜，可不降低晶体管的性能，形成漏电流少的电容器。
再者，为加工电极而使用硬式掩膜或形成防止反射膜时，设计浅沟渠的开口宽度，以便也包含形成于这些电极材料上的绝缘膜在内，浅沟渠部可平坦化，可高维持栅极的图案形成精度。
—第二实施形态的半导体器件的制造方法的变形例—
其次就本发明第二实施形态的半导体器件的制造方法的变形例加以说明。图9(a)～图9(c)为表示本实施形态的半导体器件的制造方法的变形例的剖面图。但是在图9(a)～图9(c)只图示存储器区域Rmemo，逻辑电路区域Rlogc的图示省略。此外，在图9(a)～图9(c)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
首先，在图9(a)所示的工序，在p型硅衬底10上形成由例如厚度200nm的SiO2膜构成的氧化膜掩膜(未图示)，由使用氧化膜掩膜的干式蚀刻，在硅衬底10形成电容器用沟渠。
其次，使用注入掩膜(未图示)，注入砷离子(As+)，形成成为储存节点的n型扩散层19。
其次，除去注入掩膜后，在衬底上依次形成厚度20nm的氧化硅膜和厚度95nm的氮化硅膜，进行氮化硅膜60中位于沟渠上方的部分的平坦化。然后，将氮化硅膜和氧化硅膜形成图案，形成氮化膜掩膜60及垫氧化膜59。再者，使用氮化膜掩膜60等作为掩膜，进行干式蚀刻，由此在硅衬底10形成浅沟渠61。此时，虽然未图示，但在逻辑电路区域也形成浅沟渠。
其次，在图9(b)所示的工序，在衬底上沈积氧化硅膜(未图示)后，利用CMP将氧化硅膜平坦化。其后，除去氮化膜掩膜60及垫氧化膜59，由此形成浅沟渠分离12a。当时，浅沟渠分离12a的表面部也被蚀刻，但对于全体厚度只是微小厚度部分被蚀刻。其后，和第二实施形态同样，形成深部n阱11d、p阱11a、p阱11c、n阱11b(参考图2(a))等。
此外，虽然在2(a)未图示，但在存储器区域Rmemo及逻辑电路区域Rlogc，在浅沟渠分离12a、12b的正下方注入通道阻绝层用的杂质，在晶体管的通道区域下方注入冲穿阻绝层用的杂质。
其后，在图9(c)所示的工序，由进行和已说明图8(c)所示的工序相同的处理，可得到图6及图7(a)、图7(b)所示的半导体器件的构造。
在本实施形态，在先形成电容器用沟渠及n型扩散层19之后，形成浅沟渠分离12a、12b的点和先形成浅沟渠分离之后，形成电容器用沟渠的图8(a)～图8(c)所示的方法不同。按照此程序亦可发挥和图8(a)～图8(c)所示的制造方法基本上相同的效果。
此外，按照此变形例的程序，由在图9(a)、图9(b)所示的工序的氧化，可容易弄圆电容器用沟渠的角部形状，同时沟渠的壁面被清洁化、平滑化，所以之后所形成的电容绝缘膜15的特性提高。所谓此特性提高，意味着例如膜厚被大致均匀化，减低透过电容绝缘膜15的漏电或电容值的偏差变小等，因此电荷保持功能稳定。
(第三实施形态)
可将第一实施形态的平板型电容器设置成填于第二实施形态所示的电容器用沟渠和浅沟渠分离的沟渠的各上部。
图10为表示关于本发明第三实施形态的半导体器件中存储器部结构平面图。图11(a)、图11(b)分别为图10所示的XIa-XIa线的剖面图及Xib-XIb线的剖面图。又，在图11(a)表示半导体器件的存储器区域Rmemo及逻辑电路区域Rlogc的截面构造，但在图10及图11(b)，逻辑电路区域Rlogc的截面构造的图示则被省略。
如图10及图11(a)、图11(b)所示，本实施形态的半导体器件具有p型硅衬底10、设于硅衬底10的存储器区域Rmemo的p阱11a、设于硅衬底10的逻辑电路区域Rlogc的n阱11b和p阱11c及包围存储器区域Rmemo的p阱11a底部区域的深部n阱11d，具有所谓的三重阱(triplewell)构造。此外，具备区划存储器区域Rmemo的活性区域的浅沟渠分离12a和区划逻辑电路区域Rlogc的活性区域的浅沟渠分离12b。
而且，在存储器区域Rmemo，在p阱11a上设有具有栅极16a、栅极绝缘膜14a、绝缘膜侧壁25a、含有低浓度n型杂质的低浓度漏极扩散层17b、含有高浓度n型杂质的高浓度漏极扩散层17a及源极扩散层18的存储单元晶体管Trm和具有板形电极16b、起作用作为储存节点n型扩散层19，电容绝缘膜15及绝缘膜侧壁25b的平板型电容器Cpp。在此，用高浓度漏极扩散层17a及低浓度漏极扩散层17b构成存储单元晶体管的漏极扩散层。另一方面，源极扩散层18全体只由含有低浓度n型杂质的低浓度扩散层所构成。
在此，平板型电容器Cpp的电容绝缘膜15及板形电极16b是遍及硅衬底10上、和浅沟渠分离12a共有的沟渠内及在第二实施形态的电容器用沟渠(以图8(a)的符号5b所示的沟渠)所设，用电容绝缘膜15及板形电极16b填于各沟渠上部。又，电容器用沟渠下部成为埋入氧化层56a。此外，n型扩散层19的端部沿着各沟渠的各上部侧面形成到和浅沟渠分离12a及埋入氧化层56a重叠的区域。
此外，在逻辑电路区域Rlogc设有具有栅极16c、栅极绝缘膜15、绝缘膜侧壁26及p型源极、漏极扩散层21的p沟道型MIS晶体管(pMIS)和具有栅极16c、栅极绝缘膜14b、绝缘膜侧壁26及n型源极、漏极扩散层20的n沟道型MIS晶体管(nMIS)。
而且，在衬底全体沈积层间绝缘膜30，设有贯通层间绝缘膜30而连接于存储器区域Rmemo的存储单元晶体管Trm的高浓度漏极扩散层17a的位线接点31及连接于位线接点31、延伸于层间绝缘膜30上的位线32。又，在逻辑电路区域Rlogc也设有贯通层间绝缘膜30而到达源极、漏极扩散层20、21的源极接点及漏极接点或贯通层间绝缘膜30而接触到栅极16c的栅极接点等，但这些构件不是关于本发明本质的部分，所以省略图示。
在此，本实施形态的特征是由和存储单元晶体管Trm的栅极16a共同的导体膜(本实施形态为多晶硅膜)形成板形电极16b和电容器Cpp的电容绝缘膜15及板形电极16b遍及和浅沟渠分离12a共有的沟渠与再加上第二实施形态的电容器用沟渠56(参考图8(a))的各内部，填于各沟渠的各上部。
本实施形态的电容器和第一实施形态同样，是遍及硅衬底10上面及沟渠侧面的一部分所设，可以说成为被高电容化作为平面、沟渠混合型电容器的构造，由此可谋求用作存储器功能所需面积的缩小。
而且，在本实施形态比第一实施形态还加起作用作为平板型电容器的电容的部分的面积增大，所以可还显着发挥第一实施形态的效果。
又，本实施形态的工序基本上和图3(a)～图3(c)所示的方法相同，只是被形成的沟渠(沟渠分离用绝缘膜50)数增大，所以省略图示及说明。此外，在本实施形态亦可适用图4(a)～图4(c)所示的方法(第二制造方法)或图5(a)～图5(c)所示的构造(变形例)及其制造方法。
(第四实施形态)
图12(a)、图12(b)分别依次为省略比栅极及板形电极上方的构件而表示关于本发明第四实施形态的半导体器件中存储器部结构的平面图及表示形成电容器用沟渠时使用的抗蚀掩膜构造的平面图。图13(a)～图13(d)分别为图12所示的XIIIa-XIIIa线的剖面图及XIIIb-XIIIb线的剖面图。又，在图13(a)～图13(d)，半导体器件的逻辑电路区域Rlogc的截面构造的图示被省略。
如图12(a)所示，横跨活性区域(衬底区域)和包围活性区域的浅沟渠分离12a而具备栅极16a和板形电极16b。板形电极16b的一部分和第二实施形态同样，埋入电容器用沟渠内。电容器用沟渠与栅宽方向实质平行延伸且位于被浅沟渠分离12a包围的矩形上的衬底区域的栅长方向的大致中央部。半导体器件的其他构造和第二实施形态同样。以下，在本实施形态将以本实施形态特征部分的电容器用沟渠、板形电极的形成方法为主而加以说明。
首先，在图13(a)所示的工序，进行分离用沟渠形成和氧化硅膜埋入分离用沟渠内，形成浅沟渠分离12a。此时，在逻辑电路区域Rlogc也形成沟渠分离。再者，进行和第二实施形态同样的工序，形成深部n阱11d、p阱11a、逻辑电路区域的p阱11c及n阱11b(参考图7(a))。又，在图13(a)～图13(d)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
其次，在图13(b)所示的工序，在硅衬底10上形成将要形成电容器用沟渠的区域开口的抗蚀掩膜55(参考图12(b))。如图12(b)及图13(b)所示，抗蚀掩膜55的开口横过浅沟渠分离12a的一部分而横跨多数活性区域(衬底区域)。然后，使用抗蚀掩膜55进行干式蚀刻。由此在硅衬底10形成电容器用沟渠56。此时，需要高度确保构成浅沟渠分离12a的氧化硅膜和硅衬底蚀刻选择比，所以使用氯是气体(例如HBr/Cl2)作为蚀刻气体。电容器用沟渠56的沟宽为例如0.3μm。此时，在逻辑电路区域不形成电容器用沟渠。
其次，在13(c)所示的工序，除去抗蚀掩膜55后，形成覆盖比晶体管形成区域窄的范围的抗蚀掩膜(未图示)后，使用此抗蚀掩膜作为注入掩膜，注入砷离子(As+)，在电容器用沟渠56的壁面正下方区域及其附近区域形成成为储存节点的n型扩散层19。
其次，形成成为存储器区域Rmemo的电容绝缘膜15及存储器区域Rmemo的栅极绝缘膜14a的厚度2.9nm的热氧化膜和成为逻辑电路区域Rlogc的栅极绝缘膜14b(参考图7(a))的厚度2～6nm的热氧化膜后，在其上沈积厚度200nm的多晶硅膜16。此多晶硅膜16和热氧化膜的合计厚度为电容器用沟渠56的沟宽二分之一以上。
其次，在图13(d)所示的工序，由将多晶硅膜16及热氧化膜形成图案，在存储器区域Rmemo形成沟渠型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图13(d)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅缘膜14b及栅极16c(参考图7(a))。
虽然其后的工序的图示省略，但进行和第二实施形态的制造方法同样的工序，形成存储器区域Rmemo的各侧壁25a、25b、高浓度漏极扩散层17a、低浓度漏极扩散层17b、源极扩散层18及逻辑电路区域Rlogc的侧壁26、源极/漏极扩散层20、21等。
由本实施形态的方法，在图13(b)所示的工序，使用抗蚀掩膜55，其具有横跨夹住浅沟渠分离12a的多数活性区域的开口，进行用作形成电容器用沟渠56的蚀刻，所以并不是将抗蚀掩膜要求对于浅沟渠分离的定位精度，而可谋求工序的简易化。
(第五实施形态)
图14(a)、图14(b)分别依次为省略比栅极及板形电极上方的构件而表示关于本发明第五实施形态的半导体器件中存储器部结构的平面图及表示形成电容器用沟渠时使用的抗蚀掩膜构造的平面图。图15(a)～图15(d)分别为图14所示的XVa-XVa线的剖面图及XVb-XVb线的剖面图。又，在图15(a)～图15(d)，半导体器件的逻辑电路区域Rlogc的截面构造的图示被省略。
如图14(a)所示，横跨活性区域(衬底区域)和包围活性区域的浅沟渠分离12a而具备栅极16a和板形电极16b。板形电极16b的一部分和第二实施形态同样，埋入电容器用沟渠内。电容器用沟渠与栅宽方向实质平行延伸且位于被浅沟渠分离12a包围的矩形上的衬底区域的栅长方向的端部。半导体器件的其他构造和第二实施形态同样。以下，在本实施形态将以本实施形态特征部分的电容器用沟渠、板形电极的形成方法为主而加以说明。
首先，在图14(a)所示的工序，进行分离用沟渠形成和氧化硅膜埋入分离用沟渠内，形成浅沟渠分离12a。此时，在逻辑电路区域Rlogc也形成沟渠分离。再者，进行和第二实施形态同样的工序，形成深部n阱11d、p阱11a、逻辑电路区域的p阱11c及n阱11b(参考图7(a))。又，在图14(a)-(d)，p阱11a及深部n阱11d形成于硅衬底10，但为了方便起见，硅衬底10的衬底本体部的图示省略。
其次，在图15(b)所示的工序，在硅衬底10上形成将要形成电容器用沟渠的区域开口抗蚀掩膜55(参考图14(b))。如图14(b)及图15(b)所示，抗蚀掩膜55的开口横过浅沟渠分离12a的一部分而横跨多数活性区域(衬底区域)。然后，使用抗蚀掩膜55进行干式蚀刻，由此在硅衬底10形成电容器用沟渠56。此时，需要高度确保构成浅沟渠分离12a的氧化硅膜和硅衬底的蚀刻选择比，所以使用氯是气体(例如HBr/Cl2)作为蚀刻气体。电容器用沟渠56的沟宽为例如0.3μm。此时，在逻辑电路区域不形成电容器用沟渠。
其次，在图15(c)所示的工序，除去抗蚀掩膜55后，形成覆盖比晶体管形成区域窄的范围的抗蚀掩膜(未图示)后，使用此抗蚀掩膜作为注入掩膜，注入砷离子(As+)，在电容器用沟渠56的壁面正下方区域及其附近区域形成成为储存节点的n型扩散层19。
其次，形成成为存储器区域Rmemo的电容绝缘膜15及存储器区域Rmemo的栅极绝缘膜14a的厚度2.9nm的热氧化膜和成为逻辑电路区域Rlogc的栅极绝缘膜14b(参考图7(a))的厚度2-6nm的热氧化膜后，在其上沈积厚度200nm的多晶硅膜16。此多晶硅膜16和热氧化膜的合计厚度为电容器用沟渠56的沟宽二分之一以上。
其次，在图15(d)所示的工序，由将多晶硅膜16及热氧化膜形成图案，在存储器区域Rmemo形成沟渠型电容器的电容绝缘膜15及板形电极16b和存储单元晶体管的栅极绝缘膜14a及栅极16a。此外，虽然在图13(d)未图示，但在逻辑电路区域Rlogc形成p沟道型MIS晶体管及n沟道型MIS晶体管的栅极绝缘膜14b及栅极16c(参考图7(a))。
虽然其后的工序的图示省略，但进行和第二实施形态的制造方法同样的工序，形成存储器区域Rmemo的各侧壁25a、25b、高浓度漏极扩散层17a、低浓度漏极扩散层17b、源极扩散层18及逻辑电路区域Rlogc的侧壁26、源极、漏极扩散层20、21等。
由本实施形态的方法，在图15(b)所示的工序，使用抗蚀掩膜55，其具有横跨夹住浅沟渠分离12a的多数活性区域的开口，进行用作形成电容器用沟渠56的蚀刻，所以并不是将抗蚀掩膜要求对于浅沟渠分离的定位精度，而可比第四实施形态还加谋求工序的简易化。
(其他实施形态)
在上述各实施形态，存储单元也可以是被深的n阱包围的结构。
此外，在上述各实施形态是以存储单元晶体管为n沟道型晶体管，但存储单元晶体管也可以是p沟道型晶体管。由以存储单元晶体管为p沟道型晶体管，也可以不采取三重阱构造，所以有可减低工序的掩膜数的优点。这种情况，需要形成n阱以取代p阱11a，形成p型扩散层以取代n型扩散层19，形成高浓度p型扩散层以取代高浓度漏极扩散层17a，以存储单元晶体管的源极扩散层18及低浓度漏极扩散层17b均为p型区域。而且，不需要相当于深部n阱11d的阱。
也可以在用作形成上述各实施形态的栅极16a、16c及板形电极16b的多晶硅膜上设置SiON膜等防止反射膜。这种情况，为了确保在沟渠上方的叠层膜的平坦性，最好防止反射膜、多晶硅膜及电容绝缘膜的合计厚度为沟渠的宽度二分之一以上。这种情况，在用作形成多晶硅膜形成图案的阻剂膜的缩影工序可高度维持阻剂膜的图案形成精度，所以在设置还精细晶体管的情况有利。
此外，也可以在用作形成上述各实施形态的栅极16a、16c及板形电极16b的多晶硅膜上设置氧化膜等蚀刻用的硬式掩膜。这种情况，为了确保在沟渠上方的叠层膜的平坦性，最好蚀刻膜、多晶硅膜及电容绝缘膜的合计厚度为沟渠的宽度二分之一以上。这种情况，硬式掩膜比抗蚀掩膜在蚀刻中的图案走样小，所以栅极等图案形成精度还提高。因此，在设置还精细晶体管的情况有利。
此外，设置硬式掩膜和防止反射膜双方的情况或设置起作用作为硬式掩膜，也起作用作为防止反射膜的膜的情况亦同样。
此外，上述栅极或板形电极也可以由导体膜形成，该导体膜是由多晶硅膜及金属膜的叠层膜(所谓的多金属)构成。这种情恍，由多晶硅膜及金属膜的叠层膜构成的导体膜和电容绝缘膜的合计厚度或由多晶硅膜及金属膜的叠层膜构成的导体膜、电容绝缘膜和防止反射膜等绝缘膜的合计厚度比沟渠的沟宽二分之一大即可。
(发明效果)
由本发明的半导体器件或其制造方法，不增加衬底面积而可使起作用作为存储单元的电容器的部分的面积增大，所以可得到适于高密度化的DRAM或DRAM、逻辑混载器件。

Claims (17)

1.一种半导体器件，其特征为：
具备：
半导体衬底；
凹部：形成于上述半导体衬底上；
存储单元晶体管：具有设于上述半导体衬底上的栅极及栅极绝缘膜和设在上述半导体衬底内的上述栅极两侧的源极、漏极扩散层；及
电容器：具有横跨上述半导体衬底上面和上述凹部的至少一部分且由和上述存储单元晶体管的栅极共同的导体膜形成的板形电极及设于上述板形电极下方的电容绝缘膜。
2.根据权利要求第1项所述的半导体器件，其特征为：
上述电容器还具有储存节点用扩散层，其形成在上述半导体衬底内夹住上述电容绝缘膜，和上述板形电极对峙，连接于上述存储单元晶体管的源极、漏极扩散层中任何一个的扩散层，导电型和上述源极、漏极扩散层相同。
3.根据权利要求第1项或者第2项所述的半导体器件，其特征为：
在上述凹部的下部埋入绝缘膜，
上述板形电极及电容绝缘膜形成于上述凹部内上述绝缘膜上。
4.根据权利要求第3项所述的半导体器件，其特征为：
上述凹部内的绝缘膜中至少一个为元件分离用绝缘膜。
5.根据权利要求第1项或者第2项所述的半导体器件，其特征为：
上述板形电极及电容绝缘膜填于上述凹部内。
6.根据权利要求第5项所述的半导体器件，其特征为：
形成上述板形电极的上述导体膜及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上。
7.根据权利要求第5项所述的半导体器件，其特征为：
还具备上部绝缘膜，其设于用以形成上述板形电极的导体膜上，
上述上部绝缘膜、形成上述板形电极的上述导体膜及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上。
8.根据权利要求第1项～第7项中任一项所述的半导体器件，其特征为：
上述电容绝缘膜和上述存储单元晶体管的上述栅极绝缘膜由共同的膜形成。
9.根据权利要求第1项～第7项中任一项所述的半导体器件，其特征为：
上述电容绝缘膜和上述存储单元晶体管的上述栅极绝缘膜由互相不同的膜形成。
10.根据权利要求第1项～第8项中任一项所述的半导体器件，其特征为：
还具备逻辑晶体管，其具有设于上述半导体衬底上的栅极及栅极绝缘膜和形成于上述半导体衬底内的源极、漏极扩散层，
上述电容器的板形电极、上述存储单元晶体管的栅极及上述逻辑电路晶体管的各栅极均由共同的导体膜形成。
11.一种半导体器件的制造方法，该半导体器件具备半导体衬底、具有栅极和源极/漏极扩散层的存储单元晶体管及具有板形电极和电容绝缘膜的电容器，其特征为：
该制造方法包含以下工序：
工序(a)，在上述半导体衬底的上面区域形成沟渠；
工序(b)，形成填于上述沟渠的第一绝缘膜；
工序(c)，除去上述第一绝缘膜的一部分上部；
工序(d)，在上述工序(c)后，遍及上述沟渠内及上述半导体衬底的上面上形成第二绝缘膜和覆盖该第二绝缘膜的导体膜；以及
工序(e)，将上述导体膜图案化，形成上述存储单元晶体管的栅极和上述电容器的板形电极。
12.根据权利要求第11项所述的半导体器件的制造方法，其特征为：
在上述工序(c)后且在上述工序(d)前，还包含下述工序：
在遍及上述半导体衬底上面的一部分和上述沟渠露出的侧面的区域掺入杂质，形成成为上述电容器储存节点的杂质扩散层。
13.根据权利要求第11项或者第12项所述的半导体器件的制造方法，其特征为：
在上述工序(d)依次叠加形成氧化膜和氮化膜作为上述第二绝缘膜后，再将上述氮化膜氧化，形成由氧化膜、氮化膜及氧化膜的叠层膜构成的电容绝缘膜，同时将上述半导体衬底的表面氧化而形成上述存储单元晶体管的栅极绝缘膜，
在上述工序(e)，让上述导体膜形成于上述电容绝缘膜和栅极绝缘膜上。
14.根据权利要求第11项～第13项中任一项所述的半导体器件的制造方法，其特征为：
上述半导体器件还具备逻辑晶体管，其具有栅极和源极/漏极扩散层，
在上述工序(a)，在上述逻辑晶体管形成区域形成元件分离用的沟渠，
在上述工序(b)，用上述第一绝缘膜填于上述逻辑晶体管形成区域的上述沟渠，
在上述工序(c)，填于上述逻辑晶体管形成区域的上述沟渠的上述第一绝缘膜照样留下。
15.一种半导体器件的制造方法，该半导体器件具备半导体衬底、具有栅极和源极/漏极扩散层的存储单元晶体管及具有板形电极和电容绝缘膜的电容器，其特征为：
该制造方法包含以下工序：
工序(a)，在上述半导体衬底的上面区域形成沟渠，
工序(b)，遍及上述沟渠内及上述半导体衬底的上面上形成第二绝缘膜和覆盖该第二绝缘膜的导体膜，
工序(c)，将上述导体膜图案化，形成上述存储单元晶体管的栅极和上述电容器的板形电极，
在上述工序(b)，上述第二绝缘膜和上述导体膜的合计膜厚比上述沟渠的沟宽的二分之一还厚。
16.根据权利要求第15项所述的半导体器件的制造方法，其特征为：
在上述工序(b)，依次层叠氧化膜和氮化膜作为上述第二绝缘膜后，再使上述氮化膜氧化，形成由氧化膜、氮化膜及氧化膜的叠层膜构成的电容绝缘膜，同时将上述半导体衬底的表面氧化而形成上述存储单元晶体管的栅极绝缘膜；
在上述工序(c)，将上述导体膜形成于上述电容绝缘膜和栅极绝缘膜上。
17.根据权利要求第15项或第16项所述的半导体器件的制造方法，其特征为：
在上述工序(a)前还包含形成由氧化膜构成的沟渠分离的工序，
在上述工序(a)，使用包含上述沟渠分离的一部分、横跨多数活性区域的开口的抗蚀掩膜，蚀刻上述半导体衬底，由此形成上述沟渠。
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