JPS62134963A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS62134963A JPS62134963A JP60274970A JP27497085A JPS62134963A JP S62134963 A JPS62134963 A JP S62134963A JP 60274970 A JP60274970 A JP 60274970A JP 27497085 A JP27497085 A JP 27497085A JP S62134963 A JPS62134963 A JP S62134963A
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- film
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は大きな容量を持つダイナミックＲＡＭの製造方
法に関する。
法に関する。
ｍ個のＭＯ８キャパシタと１個のＭＯ８トランジスタに
よりメモリセルを溝底する，いわゆるＭ Ｏ Ｓ型ｄ几
ＡＭは、高集積化の一途を辿っている。
よりメモリセルを溝底する，いわゆるＭ Ｏ Ｓ型ｄ几
ＡＭは、高集積化の一途を辿っている。
高集積化（伴りて情報を記憶するＭＯ８キャパシ夕の面
積が減少し、従ってＭＯＳキャパシタに蓄えられる電荷
の量が減少する。この結果、メモリ内容が誤って読み出
されたり、Ｘ線等の放射線によりメモリ内容が破壊され
る、といった問題が生じている。
積が減少し、従ってＭＯＳキャパシタに蓄えられる電荷
の量が減少する。この結果、メモリ内容が誤って読み出
されたり、Ｘ線等の放射線によりメモリ内容が破壊され
る、といった問題が生じている。
この様な問題を解決するため、Δ４０８キャパシタの領
域に溝を堀って、占有面桟を拡大することなく実質的に
表面積を大きくしてＭＯＳキャパシタの容量を増大させ
、以って蓄積電荷量を増大させる方法が提案されている
。
域に溝を堀って、占有面桟を拡大することなく実質的に
表面積を大きくしてＭＯＳキャパシタの容量を増大させ
、以って蓄積電荷量を増大させる方法が提案されている
。
第３図はその櫟なｄ Ｒ，ＡＭの一例の２ビット分を示
している。（＋１）は平面図、（ｂ）はそのＡ−Ａ’断
面図である。図において、４１は例えばｐ型シリコン基
板であり、４２はフィールド絶縁膜である。
している。（＋１）は平面図、（ｂ）はそのＡ−Ａ’断
面図である。図において、４１は例えばｐ型シリコン基
板であり、４２はフィールド絶縁膜である。
ＭＯＳキャパシタは、基板４１の一部に溝４３．。
４３２．を堀り、この溝４３．を含む領域にゲート絶縁
膜４４を介してキャパシタ電極４５を形成して得られる
。４６はＭＯＳトランジスタのゲート電極である。この
様な構成とすれば、溝４３１，４３１の側面をもＭＯＳ
キャパシタとして利用するため。
膜４４を介してキャパシタ電極４５を形成して得られる
。４６はＭＯＳトランジスタのゲート電極である。この
様な構成とすれば、溝４３１，４３１の側面をもＭＯＳ
キャパシタとして利用するため。
キャパシタ容量の大きさを％溝を堀らない場合の２〜３
倍に増加させる事ができ、メモリセルを微細化しても蓄
積（荷量が減少するのを防ぐことができる。
倍に増加させる事ができ、メモリセルを微細化しても蓄
積（荷量が減少するのを防ぐことができる。
しかし％隣接するセルの溝４３．と４３．の間隙が狭く
なると蓄えられた４荷が失なわれデータに誤りが生じる
。これは例えば講４３１側には４荷が言えられ、Ｑ４３
ｔには電荷が零の場＆、 ｆａｔ ４３ｔから４３ＲＩ
ｃ ’を荷が移動するといった問題であり、これを防ぐ
には隣接するメモリセル間の距Ａ１４７を大きく引き離
す必要が生じ、高４積化の大きな妨げとなっていた。
なると蓄えられた４荷が失なわれデータに誤りが生じる
。これは例えば講４３１側には４荷が言えられ、Ｑ４３
ｔには電荷が零の場＆、 ｆａｔ ４３ｔから４３ＲＩ
ｃ ’を荷が移動するといった問題であり、これを防ぐ
には隣接するメモリセル間の距Ａ１４７を大きく引き離
す必要が生じ、高４積化の大きな妨げとなっていた。
本発明は上記事情に鑑みて為されたもので上記パンチス
ルーを防止する事のできる、大青な各９を育するｄ几Ａ
Ｍセルを、信頼性良く形成するアのできる製造方法を提
供する事を目的とする。
ルーを防止する事のできる、大青な各９を育するｄ几Ａ
Ｍセルを、信頼性良く形成するアのできる製造方法を提
供する事を目的とする。
本発明は、半導体基板表面に酸化膜を形成する工程と、
前記半導体基板のキャパシタを形成する領域に逆導電型
不純物をドープする工程と、前記酸化膜上に窒化膜を形
成する工程と、この窒化膜にフィールド領域に対応して
開口を形成し、前記半導体基板に基板と同導電型不純物
をドープする工程と、前記開口部の基板をエツチングし
て溝を形成する工程と、次いで酸化膜を堆積し、全面エ
ツチングをして前記溝に埋設する工程と、トランジスタ
を形成する領域及びこれに隣接するフィールド領域にフ
ォトレジストマスクを形成する工程と、このフォトレジ
スト及び前記窒化ＮＦマスクとしてキャパシタ領域外側
の酸化膜を底部に所望厚残してエツチング除去する工程
と、露出した基板側壁（基板を通導ｉｌ！型不純物をド
ープする工程と、前記基板上の酸化膜、窒化膜を除去し
、前記キャパシタ領域の基板上面及び側面の溝に、絶縁
薄膜を介してキャパシタ電極を設ける工程と、しかる後
、キャパシタ領域に隣接する基板上面にＭＯ８ｔ−ラン
ジスタを形成する工程とを具備した事を特徴とする。
前記半導体基板のキャパシタを形成する領域に逆導電型
不純物をドープする工程と、前記酸化膜上に窒化膜を形
成する工程と、この窒化膜にフィールド領域に対応して
開口を形成し、前記半導体基板に基板と同導電型不純物
をドープする工程と、前記開口部の基板をエツチングし
て溝を形成する工程と、次いで酸化膜を堆積し、全面エ
ツチングをして前記溝に埋設する工程と、トランジスタ
を形成する領域及びこれに隣接するフィールド領域にフ
ォトレジストマスクを形成する工程と、このフォトレジ
スト及び前記窒化ＮＦマスクとしてキャパシタ領域外側
の酸化膜を底部に所望厚残してエツチング除去する工程
と、露出した基板側壁（基板を通導ｉｌ！型不純物をド
ープする工程と、前記基板上の酸化膜、窒化膜を除去し
、前記キャパシタ領域の基板上面及び側面の溝に、絶縁
薄膜を介してキャパシタ電極を設ける工程と、しかる後
、キャパシタ領域に隣接する基板上面にＭＯ８ｔ−ラン
ジスタを形成する工程とを具備した事を特徴とする。
本発明によれば、キャパシタ溝はフィールド領域に形成
され、メモリセルの平面的な内耳面積を小さくしてもキ
ャパシタ容量を犬きくすることが出来、隣とのＳｉ島に
形成されたメモリセルとは、フィールド深部の埋設酸化
膜により分離されるのでパンチスルー現象がＳ実に防止
される。
され、メモリセルの平面的な内耳面積を小さくしてもキ
ャパシタ容量を犬きくすることが出来、隣とのＳｉ島に
形成されたメモリセルとは、フィールド深部の埋設酸化
膜により分離されるのでパンチスルー現象がＳ実に防止
される。
また、フィールド領域に溝を堀る前にドープした同導電
型不純物が、ＭＯＳトランジスタのチャネル幅方向端部
に形成され、基板が凸状てなっている事による電界集中
に帰因したコーナー叉伝を防止でき、良好な転送ゲート
特性を得る事ができる。
型不純物が、ＭＯＳトランジスタのチャネル幅方向端部
に形成され、基板が凸状てなっている事による電界集中
に帰因したコーナー叉伝を防止でき、良好な転送ゲート
特性を得る事ができる。
また、窒化膜をマスクとして、キャパシタ１頃の溝に埋
設された酸化膜をエツチングする様にしているので、核
工程における基板上面部のエツチング保護が確実となる
。しかもその際、窒化・１下には酸化膜を敷いており、
これが窒化膜に対して基板を有効に保護する。
設された酸化膜をエツチングする様にしているので、核
工程における基板上面部のエツチング保護が確実となる
。しかもその際、窒化・１下には酸化膜を敷いており、
これが窒化膜に対して基板を有効に保護する。
以下、本発明の実施声Ｊを図面を参照して詳述する。
第１図に］）は本発明の一実施例のＤＥＬＡＭの平面囚
であり、ｒｂ）はＡ−Ａ’、（Ｃ）はＢ−Ｂ’ 、 （
ｄ）はＣ−Ｃ′断面図である。かかるメモリセルの製造
工稲を第２図（ａ）〜（ｉｌに従い説明する。
であり、ｒｂ）はＡ−Ａ’、（Ｃ）はＢ−Ｂ’ 、 （
ｄ）はＣ−Ｃ′断面図である。かかるメモリセルの製造
工稲を第２図（ａ）〜（ｉｌに従い説明する。
先ず、ｐ型シリコン基板（１１）に熱酸化によりシリコ
ン酸比模（【２）を２００Δ形成した俣、ストライプ状
のレジスト膜（１３）パターンを形成する。この、レジ
スト膜（【３）をマスクとして酸化（ｇ Ｑ２）を通し
て例えばヒ素（Ａ３）のイオン注入を行ないｎ型不純物
＋６ （１４）を形成する（第２図ａ〕。この０型層（
１４）は表面用度がＩ Ｘ １０” 〜Ｉ Ｘ １０”
／ ｃｍ”程度（で設定すると良い。次にレジスト膜
（［３）を除去した後、酸化膜（１２）の上全面にシリ
コン窒化１莫（１５）ｉ−ＣＶ Ｄ形成する。熱酸化＋
ｆｆｉ （１２）の貼り替えを行なってからシリコン窒
化膜（１５）を形成してもよい。
ン酸比模（【２）を２００Δ形成した俣、ストライプ状
のレジスト膜（１３）パターンを形成する。この、レジ
スト膜（【３）をマスクとして酸化（ｇ Ｑ２）を通し
て例えばヒ素（Ａ３）のイオン注入を行ないｎ型不純物
＋６ （１４）を形成する（第２図ａ〕。この０型層（
１４）は表面用度がＩ Ｘ １０” 〜Ｉ Ｘ １０”
／ ｃｍ”程度（で設定すると良い。次にレジスト膜
（［３）を除去した後、酸化膜（１２）の上全面にシリ
コン窒化１莫（１５）ｉ−ＣＶ Ｄ形成する。熱酸化＋
ｆｆｉ （１２）の貼り替えを行なってからシリコン窒
化膜（１５）を形成してもよい。
この後ｈ Ｊｌ常のフォトレジスト工程を用いて所望の
レジスト膜（１６）パターンを形成し、レジストｒ４
（１６）をマスクとして下地のシリコン窒化膜（１５）
。
レジスト膜（１６）パターンを形成し、レジストｒ４
（１６）をマスクとして下地のシリコン窒化膜（１５）
。
酸化＠ （１２）を反応性イオンエツチング法（ＲＩＥ
）を用いて異方的にエツチングする。この時、シリコン
窒化膜（１５）のエツチングで酸化！（１２）表面にポ
リマ一層が出来る時は、０冨プラズマアッシャ−を行な
えば良い。その後、少なくともシリコン窒化膜（１５）
、酸化膜（Ｌ２）をマスクとして開口部（１７）全面
に例えばポロン（Ｂ）のイオン注入を行ない、口型不純
物層（１８）を形成する（第２図ｂ）。ｐ型層（１８）
の表面濃度は口型不純物層（１４）より２桁８度低いｌ
Ｘｌ０” 〜ｌＸｌ０”／ｃｍ” 程度がよい。この
ｐ型層（１８）はトランジスタを形成する時に素子分離
領域と接するチャネル領域コーナーにおける電界集中に
よる寄生チャネル効果を抑制させる。
）を用いて異方的にエツチングする。この時、シリコン
窒化膜（１５）のエツチングで酸化！（１２）表面にポ
リマ一層が出来る時は、０冨プラズマアッシャ−を行な
えば良い。その後、少なくともシリコン窒化膜（１５）
、酸化膜（Ｌ２）をマスクとして開口部（１７）全面
に例えばポロン（Ｂ）のイオン注入を行ない、口型不純
物層（１８）を形成する（第２図ｂ）。ｐ型層（１８）
の表面濃度は口型不純物層（１４）より２桁８度低いｌ
Ｘｌ０” 〜ｌＸｌ０”／ｃｍ” 程度がよい。この
ｐ型層（１８）はトランジスタを形成する時に素子分離
領域と接するチャネル領域コーナーにおける電界集中に
よる寄生チャネル効果を抑制させる。
次にレジスト膜（１６）を除去し、シリコン窒化膜（１
５） 、 ｆＱ化＠ （１２）をマスクとしてＳｉ基板
（１１）を例えば塩素を含む几ＩＥでエツチングし、素
子分離領域に溝（１９）を形成する。上記ｐ型１ （１
８）は溝（１９）上端のコーナーに残る。続いて所望に
よりイオン注入で溝（１９）の底面にフィール反転防止
用に口型不純物層（２０）を形成する。その表面濃度は
、ｌＸｌ０Ｉ’ 〜５ｘＩ ９１１７ｃｍ”である。基
板１１度が高げれば必ずしも形成しなくても良い（第２
図Ｃ）。
５） 、 ｆＱ化＠ （１２）をマスクとしてＳｉ基板
（１１）を例えば塩素を含む几ＩＥでエツチングし、素
子分離領域に溝（１９）を形成する。上記ｐ型１ （１
８）は溝（１９）上端のコーナーに残る。続いて所望に
よりイオン注入で溝（１９）の底面にフィール反転防止
用に口型不純物層（２０）を形成する。その表面濃度は
、ｌＸｌ０Ｉ’ 〜５ｘＩ ９１１７ｃｍ”である。基
板１１度が高げれば必ずしも形成しなくても良い（第２
図Ｃ）。
続いて、全面に化学的気相成長法（ＣＶＤ）でシリコン
酸化膜（２１）を厚さ１．０μｍ程度堆積し、溝（１９
）を埋め込む。更に流動性膜、例えばフォトレジスト（
２２）を塗布しく＠２図ｄ）、流動性＊ （２２）と酸
ｆヒ＋ｇ （２１）のエツチング速度がほぼ等しい（±
１０％）条件で両者を凡ＩＩＥで連続エツチングする。
酸化膜（２１）を厚さ１．０μｍ程度堆積し、溝（１９
）を埋め込む。更に流動性膜、例えばフォトレジスト（
２２）を塗布しく＠２図ｄ）、流動性＊ （２２）と酸
ｆヒ＋ｇ （２１）のエツチング速度がほぼ等しい（±
１０％）条件で両者を凡ＩＩＥで連続エツチングする。
この状態が第２図（ｅ）である。
次にＳｉ島両端のフィールドを俊化膜を、夫々゛コ”の
字形に除去するため、基板上にストライプ状のレジスト
膜（２３）パターンを形成し％溝の中の酸化膜（２１）
を底部に３００ＯＡ厚残してＲＩｇでエツチングする（
第２図ｆ）。この時、キャパシタを形成しｆ（い領域の
溝には酸化膜（２１）は埋込まれたままである。第２図
げ）から判る様に、レジストｊ臭（２３）パターン形成
時からシリコン窒化膜（１つは一部４出している。
字形に除去するため、基板上にストライプ状のレジスト
膜（２３）パターンを形成し％溝の中の酸化膜（２１）
を底部に３００ＯＡ厚残してＲＩｇでエツチングする（
第２図ｆ）。この時、キャパシタを形成しｆ（い領域の
溝には酸化膜（２１）は埋込まれたままである。第２図
げ）から判る様に、レジストｊ臭（２３）パターン形成
時からシリコン窒化膜（１つは一部４出している。
従って、基板上面は、フィールドのシリコン酸化膜（２
１）のｌｌＬＩｇ時にエツチングから保護される。
１）のｌｌＬＩｇ時にエツチングから保護される。
例えレジストが退行しても問題はない。シリコン窒化膜
は酸化膜のエツチングマスクに十分なるからである。シ
リコン窒化膜の代りにポリシリコンを用いる事も出来る
が、後でポリシリコンを除去する時に、同材料である基
板もエツチングされるので好ましくない。
は酸化膜のエツチングマスクに十分なるからである。シ
リコン窒化膜の代りにポリシリコンを用いる事も出来る
が、後でポリシリコンを除去する時に、同材料である基
板もエツチングされるので好ましくない。
次に、レジスト（２３）を除去し、列えば減圧ＣＶＤ（
ＬＰＣＶＤ）法にヨって１例えばヒＨガラス（Ａｓ８Ｇ
）膜（２５） ８全面に堆積し、１０００℃、６０分の
熱拡散を行ない、キャパシタを形成する溝の測面にｎ型
不純物層（２６）を形成する（第２図ｇ）。
ＬＰＣＶＤ）法にヨって１例えばヒＨガラス（Ａｓ８Ｇ
）膜（２５） ８全面に堆積し、１０００℃、６０分の
熱拡散を行ない、キャパシタを形成する溝の測面にｎ型
不純物層（２６）を形成する（第２図ｇ）。
このｎ型層（２６）の表面濃度（ゴ％例えばｌＸｌ０Ｉ
？〜Ｉ Ｘｉ Ｏ” ／ｃｍ” ８度にすれば良い。Ａ
ｓ５Ｇ堆償前には、予め自然酸化膜等を除去してＳ」基
板を露出させておく。
？〜Ｉ Ｘｉ Ｏ” ／ｃｍ” ８度にすれば良い。Ａ
ｓ５Ｇ堆償前には、予め自然酸化膜等を除去してＳ」基
板を露出させておく。
次に、ヒ素ガラス膜（２５）を例えばＮＨ，Ｆ等で除去
し１次にシリコン窒化膜（１５）を例えば熱したリン酸
液でＳｉ基板、酸化膜に対して選択的に除去し、更に、
基板を保護していた酸化膜（１２）を例えばＮＨ，Ｆ液
で除去する。その後％例えば８５０”Ｃの酸素雰囲気で
約１００Ａのキャパシタ酸化膜（２７）を形成し、全面
にリンをドープした第１の多結晶シリコン膜を堆積し、
これをパターニングしてプレート成極（２８）を形成す
る（第２図ｈ）。
し１次にシリコン窒化膜（１５）を例えば熱したリン酸
液でＳｉ基板、酸化膜に対して選択的に除去し、更に、
基板を保護していた酸化膜（１２）を例えばＮＨ，Ｆ液
で除去する。その後％例えば８５０”Ｃの酸素雰囲気で
約１００Ａのキャパシタ酸化膜（２７）を形成し、全面
にリンをドープした第１の多結晶シリコン膜を堆積し、
これをパターニングしてプレート成極（２８）を形成す
る（第２図ｈ）。
この電極（２８）の加工には几ＩＢを用いて垂直にエツ
チングしても良いし、３０〜７０度程度のテーパーをつ
けてエツチングしてもよい。
チングしても良いし、３０〜７０度程度のテーパーをつ
けてエツチングしてもよい。
次に露出するキャパシタ酸化膜（２７）を除去し、熱醒
化によりゲート酸化［（２９）を形成し％第２の多結晶
シリコン膜（３０）を堆積し、これをパターニングして
ＭＯＳトランジスタのゲート電極（３０）を形成する。
化によりゲート酸化［（２９）を形成し％第２の多結晶
シリコン膜（３０）を堆積し、これをパターニングして
ＭＯＳトランジスタのゲート電極（３０）を形成する。
そして例えばＡｓのイオン注入によりＭＯＳトランジス
タのソース、ドレイン３１．３２を形成する（第２図１
）。
タのソース、ドレイン３１．３２を形成する（第２図１
）。
ここで、ゲート電極はＤＲＡＮメモリセルのワード線で
、プレート電極（２８）には全メモリセルについて共通
電位が与えられる。また、この後は、図示されないが、
全面にＣＶＤ酸化膜で覆い、これに必要なコンタクト孔
を開けてメモリセルのドレイン領域にワード線とは直交
する方向にビット線となるＡＩ配線を配設してＤＲＡＭ
が完成する。
、プレート電極（２８）には全メモリセルについて共通
電位が与えられる。また、この後は、図示されないが、
全面にＣＶＤ酸化膜で覆い、これに必要なコンタクト孔
を開けてメモリセルのドレイン領域にワード線とは直交
する方向にビット線となるＡＩ配線を配設してＤＲＡＭ
が完成する。
この（屓に１本発明によれば、メモリセル間Ｆに伸びた
分離絶縁１漠によって、パンチスルーが防止され、デバ
イス特性、プロセス１言頌注の浸れたメモリの製法が提
供される。
分離絶縁１漠によって、パンチスルーが防止され、デバ
イス特性、プロセス１言頌注の浸れたメモリの製法が提
供される。
尚、上記災施列では、マスクはシリコン酸化１莫。
シリコン窒化膜の２層でありたが％第２図（ｂ）の工程
において、シリコン窒化膜（１５）表面にＣＶＤ法でシ
リコン酸化膜を形成しておいてからレジスト膜（１６）
を塗布する様にし、このシリコン酸化膜を（ｄ）の工程
ま、で残すようにしてもよい。
において、シリコン窒化膜（１５）表面にＣＶＤ法でシ
リコン酸化膜を形成しておいてからレジスト膜（１６）
を塗布する様にし、このシリコン酸化膜を（ｄ）の工程
ま、で残すようにしてもよい。
また、キャパシタ絶縁ｌｌすは熱識化・漢としたが。
酸化；ａと窒化膜の積層構造であってその表面を酸化し
たもの、シリコン以外の：ＣＲ化模或いは窒化膜のみの
もの等を用いることができる。
たもの、シリコン以外の：ＣＲ化模或いは窒化膜のみの
もの等を用いることができる。
また電極材料として多結晶シリコンの他、Ｍ。
等の高融点金属あるいはそのシリサイドなどを用いる事
もできる。
もできる。
その他事発明の主旨を逸脱しない範囲で埋々変形して実
施することができる。
施することができる。
第１１ｙＪ、第２図は本発明の一実施例を説明するため
の図、第３図は従来例の図である。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 （Ｃ） 第 １ 図 第 １ 図 （Ｃ） 第 ２ 図 （の Ｃｅ） Ｃｆ） 第２図 ＣｆＬ） （ｉ） 第２図
の図、第３図は従来例の図である。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 （Ｃ） 第 １ 図 第 １ 図 （Ｃ） 第 ２ 図 （の Ｃｅ） Ｃｆ） 第２図 ＣｆＬ） （ｉ） 第２図
Claims (3)
- （１）半導体基板表面に酸化膜を形成する工程と、前記
半導体基板のキャパシタを形成する領域に逆導電型不純
物をドープする工程と、前記酸化膜上に窒化膜を積層す
る工程と、この窒化膜にフィールド領域に対応して開口
を形成し、前記半導体基板に基板と同導電型不純物をド
ープする工程と、前記開口部の板板をエッチングして溝
を形成する工程と、次いで酸化膜を堆積し、全面エッチ
ングをして前記溝に埋設する工程と、トランジスタを形
成する領域及びこれに隣接するフィールド領域にフォト
レジストマスクを形成する工程と、このフォトレジスト
及び前記窒化膜をマスクとしてキャパシタ領域外側の溝
に埋設された酸化膜を底部に所望厚残してエッチング除
去する工程と、露出した基板側壁に基板と逆導電型不純
物をドープする工程と、前記基板上の酸化膜、窒化膜を
除去し、前記キャパシタ領域の基板上面及び側面の溝に
、絶縁薄膜を介してキャパシタ電極を設ける工程と、し
かる後、キャパシタ領域に隣接する基板上面にＭＯＳト
ランジスタを形成する工程とを具備した事を特徴とする
半導体記憶装置の製造方法。 - （２）窒化膜上面に酸化膜を形成しておく事を特徴とす
る前記特許請求の範囲第１項記載の半導体記憶装置の製
造方法。 - （３）溝底部に基板と同導電型不純物をドープする事を
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274970A JPS62134963A (ja) | 1985-12-09 | 1985-12-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274970A JPS62134963A (ja) | 1985-12-09 | 1985-12-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134963A true JPS62134963A (ja) | 1987-06-18 |
Family
ID=17549099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274970A Pending JPS62134963A (ja) | 1985-12-09 | 1985-12-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995415B2 (en) | 2002-02-14 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
-
1985
- 1985-12-09 JP JP60274970A patent/JPS62134963A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995415B2 (en) | 2002-02-14 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
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