KR0184938B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 150000002500 ions Chemical class 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- -1 LDD ions Chemical class 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 50
- 238000001459 lithography Methods 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 LDD 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
본 발명은 LDD 영역을 반도체 기판에 형성하고, 소오스/드레인 접합부를 LDD 영역이 형성된 반도체 기판상에 고농도 불순물이 주입된 실리콘막으로 형성하여 접합부 영역을 최대한 확장하면서 깊이가 얕은 접합부를 갖는 반도체 소자를 제조한다.
따라서, 본 발명은 반도체 소자의 쇼트 채널 효과를 억제시키고, 구동 능력을 높이면서 접합부의 저항을 줄일 수 있다.
Description
제1a도 내지 제1c도는 종래의 MOS 트랜지스터의 접합부 형성 공정을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제2a도 내지 제2c도는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제3a도 내지 제3c도는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제4a도 내지 제4c도는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 반도체 기판 12,22,32 : 게이트 산화막
13,23,33 : 게이트 전극 14,24,34 : 산화막
15,25,35 : 산화물 스페이서 16,26 : 에피택셜 실리콘막
36 : 폴리실리콘막 16A,26A,36A : 소오스/드레인 접합부
17,27,37 : LDD 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 LDD(lightly doped drain) 구조를 갖는 반도체 소자의 쇼트 채널 효과(short channel effect)를 억제시키고, 구동 능력(drivability)을 높이면서 접합부의 저항을 줄이기 위하여, 접합부 영역을 최대한 넓히면서 깊이가 얕은 접합부(shallow junction)를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화 되어감에 따라 게이트의 채널 길이도 짧아진다. 0.5㎛ 이하의 짧은 채널을 갖는 반도체 소자를 제조함에 있어, 쇼트 채널 효과를 억제시키고, 구동 능력을 높이기 위해서는 깊이가 얕으면서 저항이 낮은 접합부를 형성하여야 한다.
제1a도 내지 제1c도는 종래 MOS 트랜지스터의 접합부를 형성하는 공정 단계를 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1a도를 참조하면, 반도체 기판(1) 상부에 게이트 산화막(2)을 형성한다. 게이트 산화막(2) 상부에 폴리실리콘을 증착한 후, 게이트 전극 마스크(도시안됨)를 사용한 리소그라피 공정 및 폴리실리콘 식각 공정으로 게이트 전극(3)을 형성한다. LDD 이온 주입 마스크(도시안됨)를 사용한 리소그라피 공정 및 LDD 이온 주입공정을 실시한다. 여기서, LDD 이온은 RMOS 트랜지스터를 제조할 경우에 p-타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 N-타입의 불순물 이온이다.
제1b도를 참조하면, 게이트 전극(3)의 측벽에 산화막 스페이서(4)를 형성하고, 게이트 전극(3) 및 산화막 스페이서(4)를 포함한 전체 구조 상부에 희생 산화막(5)을 형성한다. 소오스/드레인 불순물 이온 주입 마스크(도시안됨)를 사용한 리소그라피 공정 및 소오스/드레인 불순물 이온 주입 공정을 실시한다. 여기서, 소오스/드레인 불순물 이온은 PMOS 트랜지스터를 제조할 경우 P+타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 T 타입의 불순물 이온이다.
제1c도는 희생 산화막(5)을 제거하고, 열처리 공정을 실시하여 상기 공정에서 주입된 LDD 이온 및 소오스/드레인 불순물 이온을 반도체 기판(1) 내부로 확산시켜 LDD 영역(6)과 소오스/드레인 접합부 영역(7)을 형성한 상태의 단면도이다. 여기서, PMOS 트랜지스터의 접합부를 형성하는 경우 불순물 이온으로 주로 붕소 이온을 사용한다. 그런데, 이 붕소 이온의 우수한 확산 특성으로 인하여 접합부의 깊이가 0.2∼0.3㎛ 정도가 되어 얕은 접합부를 형성할 수 없고, BF2이온을 사용할 경우 불소 이온이 게이트 산화막에 침투하여 게이트 산화막의 막질을 열화시키는 문제가 있다. TOMS 트랜지스터의 접합부를 형성하는 경우에는 불순물 이온으로 붕소보다 중량이 무거운 비소(arsenic : As)나 인(phosphorous : P) 이온을 주입하여 형성하기 때문에 얕은 접합부를 형성하기가 용이하지만 반도체 소자가 고집적화 및 소형화 되어감에 따라 접합부 영역을 확보하는데 한계가 있다.
따라서, 본 발명은 LDD 영역을 반도체 기판에 형성하고, 소오스/드레인 접합부를 LDD 영역이 형성된 반도체 기판상에 고농도 불순물이 주입된 실리콘막으로 형성하므로써, 구동 능력을 높이면서 접합부의 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 게이트 전극을 포함한 반도체 기판 상부에 산화막을 형성한 후, LDD 이온 주입 공정을 실시하는 단계와, 상기 산화막을 제거한 후, 게이트 전극의 측벽에 산화물 스페이서를 형성하고, 선택적 에피택셜 성장 방법으로 반도체 가판과 게이트 전극의 노출된 부분에 불순물이 도핑된 실리콘막을 형성하는 단계와, 열처리 공정을 실시하여 상기 반도체 기판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 상기 불순물이 도핑된 실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부의 선택된 영역에 게이트 전극 및 산화막을 순차적으로 형성한 후, 상기 게이트 전극의 측벽에 산화물 스페이서를 형성하는 단계와, 선택적 에피택셜 성장 방법으로 반도체 기판의 노출된 부분에 불순물이 도핑된 실리콘막을 형성하는 단계와, 열처리 공정을 실시하여 상기 반도체 가판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 불순물이 도핑된 실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부의 선택된 영역에 게이트 전극 및 산화막을 순차적으로 형성한 후, 상기 게이트 전극의 측벽에 산화물 스페이서를 형성하는 단계와, 상기 산화물 스페이서 측부의 반도체 기판상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계와, 열처리 공정을 실시하여 상기 반도체 기판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 상기 불순물이 도핑된 폴리실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제2a도는 반도체 기판(11) 상부에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상부에 폴리실리콘을 증착한다. 게이트 전극 마스크(도시안됨)를 사용한 리소그라피 공정 및 폴리실리콘 식각 공정으로 게이트 전극(13)을 형성한다. 게이트 전극(13)을 포함한 반도체 기판(11) 상부에 산화막(14)을 200∼500Å의 두께로 형성하고, LDD 이온 주입 마스크(도시안됨)를 사용한 리소그라피 공정 및 LDD 이온 주입 공정을 실시한다. 여기서, LDD 이온은 PMOS 트랜지스터를 제조할 경우에 P-타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 N-타입의 불순물 이온이다. 후에 형성될 LDD 영역은 산화막(14)의 두께에 의하여 그 깊이가 결정된다.
제2b도를 참조하면, 산화막(14)을 제거한 후, 게이트 전극(13)의 측벽에 산화물 스페이서(15)를 형성한다. 선택적 에피택셜 성장(selective epitaxial growth) 방법으로 반도체 기판(11)과 게이트 전극(13)의 노출된 부분에 불순물이 도핑된 실리콘막(16)을 두껍게 형성한다. 여기서, 산화물 스페이서(15)는 2000∼2500Å의 두께로 산화물을 증착한 후 블랭켓 식각 공정에 의해 형성되며, 실리콘막(16)은 600∼1000Å 두께로 형성된다. 불순물이 도핑된 실리콘막(16)은 선택적 에피택셜 성장시 동시에 불순물을 주입하는 방법, 또는 선택적 에피택셜 성장 방법으로 불순물 도핑없이 실리콘막을 형성한 후 소오스/드레인 불순물 이온 주입 방법을 통해 형성된다. 실리콘막(16)에 도핑된 불순물은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 N+타입의 불순물 이온이다.
제2c도는 열처리 공정을 실시하여 반도체 기판(11) 표면부에 LDD 영역(17)을 형성하고, LDD 영역(17)상에 형성된 실리콘막(16)으로된 소오스/드레인 접합부(16A)를 형성한 상태의 단면도이다. 이때, 게이트 전극(11)상의 실리콘막(16B)은 게이트 전극(11)의 일부가 된다.
제3a도 내지 제3c도는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제3a도를 참조하면, 반도체 기판(21) 상부에 게이트 산화막(22)을 형성하고, 게이트 산화막(22) 상부에 폴리실리콘 및 산화물을 순차적으로 증착한다. 게이트 전극 마스크(도시안됨)를 사용한 리소그라피 공정 및 산화물/폴리실리콘 식각공정으로 상부에 산화막(24)이 형성된 게이트 전극(23)을 형성한다. 게이트 전극(23) 측벽에 산화물 스페이서(25)를 형성한다. 여기서, 산화물 스페이서(25)는 300∼700Å의 얇은 두께로 산화물을 증착한 후 블랭켓 식각 공정에 의해 형성된다.
제3b도는 선택적 에피택셜 성장(selective epitaxial growth) 방법으로 반도체 기판(21)의 노출된 부분에 불순물이 도핑된 실리콘막(26)을 얇게 형성한 상태의 단면도이다. 실리콘막(26)은 300∼600Å 두께로 형성된다. 불순물이 도핑된 실리콘막(26)은 선택적 에피택셜 성장시 동시에 불순물을 주입하는 방법, 또는 선택적 에피택셜 성장 방법으로 불순물 도핑없이 실리콘막을 형성한 후 소오스/드레인 불순물 이온 주입 방법을 통해 형성된다. 실리콘막(26)에 도핑된 불순물은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 T 타입의 불순물 이온이다.
제3c도는 열처리 공정을 실시하여 반도체 기판(21) 표면부에 LDD 영역(27)을, LDD 영역(27)상에 형성된 실리콘막(26)으로된 소오스/드레인 접합부(26A)를 형성한 상태의 단면도이다. 여기서, LDD 영역(27)은 실리콘막(26)으로된 소오스/드레인 접합부(26A)로부터 반도체 기판(21)쪽으로 불순물이 확산되어 형성된다.
제4a도 내지 제4c도는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제4a도를 참조하면, 반도체 기판(31) 상부에 게이트 산화막(32)을 형성하고, 게이트 산화막(32) 상부에 폴리실리콘 및 산화물을 순차적으로 증착한다. 게이트 전극 마스크(도시안됨)를 사용한 리소그라피 공정 및 산화물/폴리실리콘 식각 공정으로 상부에 산화막(34)이 형성된 게이트 전극(33)을 형성한다. 게이트 전극(33) 측벽에 산화물 스페이서(35)를 형성한다. 여기서, 산화물 스페이서(35)는 300~700Å의 얇은 두께로 산화물을 증착한 후 블랭켓 식각 공정을 실시하여 형성된다.
제4b도는 산화물 스페이서(35) 측부의 반도체 기판(31)상에 불순물이 도핑된 폴리실리콘막(36)을 형성한 것이 도시된다. 여기서, 폴리실리콘막(36)은 산화막(34)과 산화물 스페이서(35)로 둘러싸인 게이트 전극(33)을 포함한 반도체 기판(31) 상부에 폴리실리콘을 증착한 후 소오스/드레인 영역에 폴리실리콘이 남도록 리소그라피 공정 및 폴리실리콘 식각 공정을 실시하여 형성된다. 불순물이 도핑된 폴리실리콘막(36)은 폴리실리콘 증착시 동시에 불순물을 주입하는 방법, 또는 폴리실리콘 증착시 불순물 도핑없이 폴리실리콘막을 형성한 후 소오스/드레인 불순물 이온 주입 마스크를 사용하여 불순물을 주입하는 방법을 통해 형성된다. 폴리실리콘막(36)에 도핑된 불순물은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온이다.
제4c도는 열처리 공정을 실시하여 반도체 기판(31) 표면부에 LDD 영역(37)을, LDD 영역(37)상에 형성된 폴리실리콘막(36)으로된 소오스/드레인 접합부(36A)를 형성한 상태의 단면도이다. 여기서, LDD 영역(37)은 폴리실리콘막(36)으로된 소오스/드레인 접합부(36A)로부터 반도체 기판(31)쪽으로 불순물이 확산되어 형성된다.
상술한 바와 같이 본 발명에 의하면 LDD 영역을 반도체 기판에 형성하고, 소오스/드레인 접합부를 LDD 영역이 형성된 반도체 기판상에 고농도 불순물이 주입된 실리콘막으로 형성하여 접합부 영역을 최대한 확장하면서 깊이가 얕은 접합부를 갖는 반도체 소자를 제조하므로써, 반도체 소자의 쇼트 채널 효과를 억제시키고, 구동 능력을 높이면서 접합부의 저항을 줄일 수 있다.
Claims (20)
- 게이트 전극을 포함한 반도체 기판 상부에 산화막을 형성한 후, LDD 이온 주입 공정을 실시하는 단계와, 상기 산화막을 제거한 후, 게이트 전극의 측벽에 산화물 스페이서를 형성하고, 선택적 에피택셜 성장 방법으로 반도체 기판과 게이트 전극의 노출된 부분에 불순물이 도핑된 실리콘막을 형성하는 단계와, 열처러 공정을 실시하여 상기 반도체 기판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 상기 불순물이 도핑된 실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 LDD 이온은 PMOS 트랜지스터를 제조할 경우에 P-타입의 불순물 이온이고, NMOS 트랜지스터를 제조할 경우에 N-타입의 불순물 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물이 도핑된 실리콘막은 600 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물이 도핑된 실리콘막은 선택적 에피택셜 성장시 동시에 불순물을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물이 도핑된 실리콘막은 선택적 에피택셜 성장 방법으로 불순물 도핑없이 실리콘막을 형성한 후 소오스/드레인 불순물 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 불순물이 도핑된 실리콘막은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온을 도핑하여 형성하고, NMOS 트랜지스터를 제조할 경우에 T 타입의 불순물 이온을 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상부의 선택된 영역에 게이트 전극 및 산화막을 순차적으로 형성한 후, 상기 게이트 전극의 측벽에 산화물 스페이서를 형성하는 단계와, 선택적 에피택셜 성장 방법으로 반도체 기판의 노출된 부분에 불순물이 도핑된 실리콘막을 형성하는 단계와, 열처리 공정을 실시하여 상기 반도체 기판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 불순물이 도핑된 실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 산화물 스페이서는 300 내지 700Å의 두께로 산화물을 증착한 후 블랭켓 식각 공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 불순물이 도핑된 실리콘막은 300 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 불순물이 도핑된 실리콘막은 선택적 에피택셜 성장시 동시에 불순물을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 불순물이 도핑된 실리콘막은 선택적 에피택셜 성장 방법으로 불순물 도핑없이 실리콘막을 형성한 후 소오스/드레인 불순물 이온 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 불순물이 도핑된 실리콘막은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온을 주입하여 형성하고, NMOS 트랜지스터를 제조할 경우에 N+타입의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서, 상기 LDD 영역은 상기 열처리 공정시 상기 소오스/드레인 접합부로부터 반도체 기판쪽으로 불순물이 확산되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법
- 반도체 기판 상부의 선택된 영역에 게이트 전극 및 산화막을 순차적으로 형성한 후, 상기 게이트 전극의 측벽에 산화물 스페이서를 형성하는 단계와, 상기 산화물 스페이서 측부의 반도체 기판상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계와, 열처리 공정을 실시하여 상기 반도체 기판 표면부에 LDD 영역을 형성하고, 상기 LDD 영역 상부에 상기 불순물이 도핑된 폴리실리콘막으로된 소오스/드레인 접합부를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서, 상기 산화물 스페이서는 300 내지 700Å의 두께로 산화물을 증착한 후 블랭켓 식각 공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서, 상기 불순물이 도핑된 폴리실리콘막은 폴리실리콘 증착시 동시에 불순물을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서, 상기 불순물이 도핑된 폴리실리콘막은 폴리실리콘 증착시 불순물 도핑없이 폴리실리콘막을 형성한 후 소오스/드레인 불순물 이은 주입 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서, 상기 불순물이 도핑된 폴리실리콘막은 PMOS 트랜지스터를 제조할 경우에 P+타입의 불순물 이온을 주입하여 형성하고, NMOS 트랜지스터를 제조할 경우에 N+타입의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서, 상기 LDD 영역은 상기 열처리 공정시 상기 소오스/드레인 접합부로부터 반도체 기판쪽으로 불순물이 확산되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006088A KR0184938B1 (ko) | 1995-03-22 | 1995-03-22 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006088A KR0184938B1 (ko) | 1995-03-22 | 1995-03-22 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035910A KR960035910A (ko) | 1996-10-28 |
| KR0184938B1 true KR0184938B1 (ko) | 1999-04-15 |
Family
ID=19410346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950006088A KR0184938B1 (ko) | 1995-03-22 | 1995-03-22 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184938B1 (ko) |
-
1995
- 1995-03-22 KR KR1019950006088A patent/KR0184938B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960035910A (ko) | 1996-10-28 |
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